JP3849712B2 - 半導体スイッチ - Google Patents
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Description
【0001】
本発明は、半導体スイッチに関し、化合物半導体やSiで形成された高耐圧のノーマリオン型のFETと2つの低オン抵抗のMOS FETを直列に接続し、交流で使用可能な高圧の半導体スイッチに関する。
【背景技術】
【0002】
制御信号によりオン/オフして、入力された交流信号をオン/オフ制御させる交流用の半導体スイッチ(以下、交流スイッチと称する。)としては、図1、図2、図3に示すようなものがある。これらの交流スイッチは、高圧のFETを2個用いて、第1端子11と第2端子12との両端に印加された交流信号をオン/オフ制御させる。
【0003】
図1に示す交流スイッチは、第1端子11と第2端子12との両端に、逆直列接続されたノーマリオフ型のMOS FETQ11(FETQ11と称する。)とノーマリオフ型のMOS FETQ12(FETQ12と称する。)とが接続されている。図2に示す交流スイッチも、ノーマリオフ型のFETQ13とノーマリオフ型のFETQ14とが逆直列接続され、ドレイン及びソースの接続が図1に示すものとは逆になっている。
【0004】
図1に示す交流スイッチによれば、第1ゲート信号が正電圧でゲート端子G1tからFETQ11のゲートG1に印加され、第2ゲート信号が正電圧でゲート端子G2tからFETQ12のゲートG2に印加されると、FETQ11及びFETQ12が共にオンする。このため、第1及び第2ゲート信号が正電圧である期間においては、第1端子11に正電圧が印加されている時には第1端子11から第2端子12に電流が流れ、第2端子12に正電圧が印加されている時には第2端子12から第1端子11に電流が流れる。
【0005】
次に、第1及び第2ゲート信号が零電圧で、FETQ11及びFETQ12のゲートに印加されると、FETQ11及びFETQ12が共にオフする。このため、交流スイッチに電流が流れなくなる。
【0006】
なお、図2に示す交流スイッチも、図1に示す交流スイッチと同様に動作する。
【0007】
図3に示す交流スイッチは、第1端子11と第2端子12との両端に、ダイオードD11とノーマリオフ型のFETQ15とからなる第1直列回路と、ダイオードD12とノーマリオフ型のFETQ16とからなる第2直列回路とが並列に接続されている。ダイオードD11のアノードは第1端子11に接続され、ダイオードD12のアノードは第2端子12に接続されている。
【0008】
図3に示す交流スイッチによれば、第1ゲート信号が正電圧でゲート端子G1tからFETQ15のゲートG1に印加され、第2ゲート信号が正電圧でゲート端子G2tからFETQ16のゲートG2に印加されると、FETQ15及びFETQ16が共にオンする。このため、第1端子11→ダイオードD11→FETQ15→第2端子12と電流が流れる。即ち、第1及び第2ゲート信号が正電圧である期間においては、第1端子11に正電圧が印加されている時には第1端子11から第2端子12に電流が流れる。また、第2端子12に正電圧が印加されている時には、第2端子12→ダイオードD12→FETQ16→第1端子11と電流が流れる。即ち、第2端子12から第1端子11に電流が流れる。
【0009】
次に、第1及び第2ゲート信号が零電圧で、FETQ15及びFETQ16のゲートに印加されると、FETQ15及びFETQ16が共にオフする。このため、交流スイッチに電流が流れなくなる。
【0010】
しかし、図1、図2に示す交流スイッチではオン抵抗の高い高圧の素子が2個直列に接続されているため、交流の半導体スイッチとしてはオン抵抗がかなり大きくなり、ロスが増大する。また、図3に示す交流スイッチでは、部品が多くなりコストが高くなる。
【0011】
一方、SiCやGaN等の化合物半導体のFETは、耐圧が高くても低オン抵抗で、大電力スイッチに非常に適しているが、ノーマリオンといわれているFET(ゲート信号が零のときドレイン電流が流れてしまうFET)しか製造することができない。このノーマリオン型のFETでは、電源を投入した時間はゲート信号がないので、ドレイン電流が流れて破損につながり非常に使いづらい。このため、ゲート信号が零でもドレイン電流が流れないFETを開発する必要があった。
【0012】
そこで、図4に示すように、第1端子11と第2端子12との両端に、高圧のSiCからなるノーマリオン型のFETQ18と低圧低オン抵抗のノーマリオフ型のFETQ17とをカスケード接続した直流スイッチが用いられている(特開平5ー75110号公報)。この直流スイッチは、高圧で低オン抵抗にしたもので、第1端子11と第2端子12との間に直流信号が印加されるようになっている。
【0013】
図4に示す直流スイッチによれば、FETQ17のゲートG1にしきい値以上の電圧を印加すると、FETQ17がオンし、FETQ18もオンする。また、FETQ17のゲートG1にしきい値未満の電圧を印加すると、FETQ17がオフし、FETQ18もオフする。即ち、FETQ17のゲートG1でオン/オフし、あたかも1個の高耐圧のFETとして動作することができる。
【0014】
しかしながら、図4に示す直流スイッチでは交流には使用できない。このため、図5や図6のような回路を用いて交流スイッチを実現していた。
【0015】
図5に示す交流スイッチは、図4に示す直流スイッチを図3に示す交流スイッチに適用したものであり、図5に示すFETQ19,Q21が図3に示すFETQ15に対応し、図5に示すFETQ20,Q22が図3に示すFETQ16に対応し、その動作は図3及び図4に示す動作と同様である。
【0016】
図6に示す交流スイッチは、図4に示す直流スイッチを図1に示す交流スイッチに適用したものであり、図6に示すFETQ25,Q26が図1に示すFETQ11に対応し、図6に示すFETQ23,Q24が図1に示すFETQ12に対応し、その動作は図1及び図4に示す動作と同様である。
【発明の開示】
しかしながら、図5に示す交流スイッチでは、図3に示す交流スイッチに比べてノーマリオン型のFETが2個必要であり、また、メイン電流を流すパワーダイオードも2個余計に必要である。即ち、部品が多くコストが高く、ダイオードによるロスが大きかった。また、図6に示す交流スイッチも部品が多くコストが高かった。
【0017】
本発明は、交流信号をオン/オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することにある。
【0018】
本発明は、上記課題を解決するためになされたものであり、本発明は、1個又は直列に接続された複数個のノーマリオン型のFETを、第1のノーマリオフ型のFETと第2のノーマリオフ型のFETとの間に接続し、前記第1及び第2のノーマリオフ型のFET をオン/オフすることにより前記ノーマリオン型のFETをオン/オフさせる制御手段を有する半導体スイッチにおいて、前記制御手段は、前記第1のノーマリオフ型のFETのソースに一方の電極が接続された第1ダイオードと、この第1ダイオードに電流を供給する第1電流供給手段と、前記第2のノーマリオフ型のFETのソースに一方の電極が接続され他方の電極が前記第1ダイオードの他方の電極に接続された第2ダイオードと、この第2ダイオードに電流を供給する第2電流供給手段と、を有し、前記第1ダイオードの他方の電極と前記第2ダイオードの他方の電極との接続点を前記ノーマリオン型のFETのゲートに接続したことを特徴とする。
【図面の簡単な説明】
【0019】
【図1】図1は、従来の半導体スイッチの例1の回路図である。
【図2】図2は、従来の半導体スイッチの例2の回路図である。
【図3】図3は、従来の半導体スイッチの例3の回路図である。
【図4】図4は、従来の半導体スイッチの例4の回路図である。
【図5】図5は、従来の半導体スイッチの例5の回路図である。
【図6】図6は、従来の半導体スイッチの例6の回路図である。
【図7】図7は、本発明の第1の実施の形態に係る半導体スイッチの基本回路図である。
【図8】図8は、本発明の第1の実施の形態に係る半導体スイッチの具体的な回路図である。
【図9】図9は、図8に示す半導体スイッチの第1の等価回路図である。
【図10】図10は、図8に示す半導体スイッチの第2の等価回路図である。
【図11】図11は、図8に示す半導体スイッチの第3の等価回路図である。
【図12】図12は、図8に示す半導体スイッチの第4の等価回路図である。
【図13】図13は、本発明の第2の実施の形態に係る半導体スイッチの回路図である。
【図14】図14は、本発明の第3の実施の形態に係る半導体スイッチの回路図である。
【図15】図15は、本発明の第4の実施の形態に係る半導体スイッチの回路図である。
【図16】図16は、本発明の第5の実施の形態に係る半導体スイッチの回路図である。
【図17】図17は、本発明の第6の実施の形態に係る半導体スイッチの回路図である。
【図18】図18は、本発明の第7の実施の形態に係る半導体スイッチの回路図である。
【図19】図19は、本発明の第8の実施の形態に係る半導体スイッチの回路図である。
【発明を実施するための最良の形態】
【0020】
以下、本発明の実施の形態に係る半導体スイッチを図面を参照しながら詳細に説明する。
【0021】
(第1の実施の形態)
第1の実施の形態に係る半導体スイッチは、2個のSiの低圧低オン抵抗のMOS FETの間に、高圧の化合物半導体のFETを直列に接続し、交流信号をオン/オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチとしたことを特徴とする。
【0022】
図7は本発明の第1の実施の形態に係る半導体スイッチの基本回路図である。
【0023】
図7に示す半導体スイッチは、ノーマリオン型のFETQ3をノーマリオフ型FETQ1とノーマリオフ型のFETQ2との間に接続してなる。FETQ1のソースSは第1端子11に接続され、FETQ1のドレインDはFETQ3の第1主電極21に接続され、FETQ3の第2主電極22はFETQ2のドレインDに接続されFETQ2のソースSは第2端子12に接続されている。
【0024】
FETQ1,Q2はSiからなる低圧低オン抵抗のMOSFETである。FETQ3は、オン抵抗が小さく高耐圧であり、例えばSiCやGaN等の化合物半導体又はMESFETからなる。このノーマリオン型のFETQ3は、ドレインとソースとが対称に形成されているので、第1端子11と第2端子12との内の電位の高い端子に接続された第1主電極21又は第2主電極22がドレインとなり、電位の低い端子に接続された他方の主電極がソースとなる。
【0025】
また、パルス信号等からなる第1ゲート信号は、ゲート端子G1tを介してFETQ1のゲートG1に印加され、第2ゲート信号は、ゲート端子G2tを介してFETQ2のゲートG2に印加され、第3ゲート信号は、ゲート端子G3tを介してFETQ3のゲートG3(制御電極)に印加されるようになっている。
【0026】
次に、このように構成された第1の実施の形態に係る半導体スイッチの動作を説明する。
【0027】
まず、第1端子11及び第2端子12間に交流信号が入力されると、第1端子11の電位が高く第2端子12の電位が低い場合には、FETQ3の第1主電極21がドレインとなり、第2主電極22がソースとなる。ソースとなる第2主電極22の電位に対してゲートG3を高い電位又は零電位とする第3ゲート信号がゲート端子G3tから入力されると、FETQ3がオンする。また、このとき、第1ゲート信号が正電圧でゲート端子G1tからFETQ1のゲートG1に印加され、第2ゲート信号が正電圧でゲート端子G2tからFETQ2のゲートG2に印加されると、FETQ1及びFETQ2が共にオンする。
【0028】
次に、第2端子12の電位が高く第1端子11の電位が低い場合には、FETQ3の第1主電極21がソースとなり、第2主電極22がドレインとなる。ソースとなる第1主電極21の電位に対してゲートG3を高い電位又は零電位とする第3ゲート信号がゲート端子G3tから入力されると、FETQ3がオンする。
【0029】
また、このとき、第1ゲート信号が正電圧でゲート端子G1tからFETQ1のゲートG1に印加され、第2ゲート信号が正電圧でゲート端子G2tからFETQ2のゲートG2に印加されると、FETQ1及びFETQ2が共にオンする。
【0030】
さらに、第1端子11の電位が高く第2端子12の電位が低い場合、及び第2端子12の電位が高く第1端子11の電位が低い場合でも、ソースとなる主電極の電位に対してゲートG3を低い電位とするゲート信号が入力されると、FETQ3はオフする。
【0031】
このように、第1の実施の形態に係る半導体スイッチによれば、2個のSiの低圧低オン抵抗のMOS FETの間に、高圧の化合物半導体のFETを直列に接続し、交流信号をオン/オフ制御することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することができる。
【0032】
(半導体スイッチの具体的な回路)
図8は本発明の第1の実施の形態に係る半導体スイッチの具体的な回路図である。図7に示す半導体スイッチでは、ゲート端子G3tからの第3ゲート信号による電圧をFETQ3のゲートG3に入力したが、図8に示す半導体スイッチでは、第1端子11及び第2端子12の交流信号による電圧を抵抗を介してFETQ3のゲートG3に印加することで、第3ゲート信号の入力をなくしたものである。
【0033】
FETQ1のソースSにはダイオードD1のカソード及び第2電流供給手段としての抵抗R1の一端が接続され、FETQ2のソースSにはダイオードD2のカソード及び第1電流供給手段としての抵抗R2の一端が接続されている。ダイオードD1のアノード及び抵抗R1の他端と、ダイオードD2のアノード及び抵抗R2の他端とは、FETQ3のゲートG3に接続されている。ダイオードD1,D2はFETQ1,Q2のソースの低い方の電位を選ぶダイオードである。抵抗R1,R2は、そのダイオードにバイアス電流を流す抵抗である。
【0034】
なお、その他の構成は図7に示す構成と同一構成であるので、同一部分には同一符号を付し、その詳細な説明は省略する。
【0035】
次に、図8に示す半導体スイッチの動作を説明する。まず、第1端子11の電位が高く第2端子12の電位が低い場合には、図9に示す第1の等価回路となる。このとき、FETQ2のゲートG2に入力される第2ゲート信号によりオン/オフできる。即ち、ダイオードD1とダイオードD2とで低い方の電位が選択されることにより、ダイオードD2がオンし、FETQ3のゲートG3は、FETQ2のソースSの電位になる。このため、FETQ2がオンしているときには、FETQ3がオンになる。FETQ2がオフのときには、ドレイン電流が流れないので、FETQ3のドレイン電流も流れず、オフとなる。即ち、等価回路は図10のようになる。このとき、FETQ1のゲート信号を入力していると、MOSFETによってボディダイオードDq1の順方向ドロップも小さくできる。
【0036】
また、図8において、第1端子11の電位が低く第2端子12の電位が高い場合には、等価回路は図11に示すようになる。FETQ1のゲートG1に入力される第1ゲート信号によりオン/オフできる。即ち、ダイオードD1とダイオードD2とで低い方の電位が選択されることにより、ダイオードD1がオンし、FETQ3のゲートG3は、FETQ1のソースSの電位になる。このため、FETQ1がオンしているときには、FETQ3がオンになる。FETQ1がオフのときには、ドレイン電流が流れないので、FETQ3のドレイン電流も流れず、オフとなる。即ち、等価回路は図12のようになる。このとき、FETQ2のゲート信号を入力していると、MOSFETによってボディダイオードDq2の順方向ドロップも小さくできる。即ち、第1端子11、第2端子12で交流信号をオン/オフすることができる。
【0037】
(第2の実施の形態)
図13は本発明の第2の実施の形態に係る半導体スイッチの回路図である。第2の実施の形態に係る半導体スイッチは、第1の実施の形態に係る半導体スイッチのダイオードD1,D2に代えて、FETQ4,Q5を設けて、ノイズや漏洩電流による誤動作を防止したことを特徴とする。
【0038】
図13において、FETQ4,Q5は、ノーマリオフ型のMOS FET等のスイッチであり、FETQ4のドレインDは第1端子11に接続され、FETQ5のドレインDは第2端子12に接続されている。FETQ4のソースSとFETQ5のソースSとはFETQ3のゲートG3に接続されている。
【0039】
また、FETQ4及びFETQ5の内、電位の低い端子に接続されたFETのゲートに正電圧のゲート信号を入力することでオンし、電位の高い端子に接続されたFETのゲートに負電圧のゲート信号を入力することでオフするようになっている。ここでは、FETQ4及びFETQ5の内、FETQ1,Q2の内のソース電位の低い方のFETに接続されたFETをオンし、FETQ1,Q2の内のソース電位の高い方のFETに接続されたFETをオフする。
【0040】
次に、このように構成された第2の実施の形態に係る半導体スイッチの動作を説明する。
【0041】
まず、第1端子11の電位が高く第2端子12の電位が低い場合には、FETQ2のゲートG2に入力される第2ゲート信号によりオン/オフできる。即ち、FETQ5のゲートに正電圧のゲート信号を入力することでオンする。このため、FETQ3のゲートG3は、FETQ2のソースSの電位になる。このため、FETQ2がオンしているときには、FETQ3がオンになる。FETQ2がオフのときには、ドレイン電流が流れないので、FETQ3のドレイン電流も流れず、オフとなる。
【0042】
また、第1端子11の電位が低く第2端子12の電位が高い場合には、FETQ1のゲートG1に入力される第1ゲート信号によりオン/オフできる。即ち、FETQ4のゲートに正電圧のゲート信号を入力することでオンする。FETQ3のゲートG3は、FETQ1のソースSの電位になる。このため、FETQ1がオンしているときには、FETQ3がオンになる。FETQ1がオフのときには、ドレイン電流が流れないので、FETQ3のドレイン電流も流れず、オフとなる。即ち、第1端子11、第2端子12で交流信号をオン/オフすることができる。
【0043】
このように第2の実施の形態に係る半導体スイッチによれば、第1の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、FETQ4,Q5を安定にオンできるので、ノイズや漏洩電流による誤動作を防止できる。
【0044】
(第3の実施の形態)
図14は本発明の第3の実施の形態に係る半導体スイッチの回路図である。ノーマリオン型のFETは、ゲート電圧が零電圧で完全にオンしないで中途半端で電流が流れる現象が発生することがある。第3の実施の形態に係る半導体スイッチは、電位の高い端子からダイオード及び抵抗を介して電流をFETQ3のゲートG3に流し、ゲート電圧を正電圧にしてFETQ3を確実にオンさせるようにしたことを特徴とする。
【0045】
なお、図14において、図7に示す部分と同一部分には同一符号を付し、同一部分の説明は省略する。
【0046】
第1端子11にはダイオードD1のアノードが接続され、ダイオードD1のカソードは抵抗R1を介してダイオードD3のアノードとダイオードD4のアノードとFETQ3のゲートG3とに接続されている。ダイオードD3のカソードはFETQ1のゲートG1に接続され、ダイオードD4のカソードはFETQ2のゲートG2に接続されている。第2端子12にはダイオードD2のアノードが接続され、ダイオードD2のカソードは抵抗R1の一端及びダイオードD1のカソードに接続されている。
【0047】
次に、このように構成された第3の実施の形態に係る半導体スイッチの動作を説明する。ここでは、ダイオードD1〜D4によるFETQ3のゲートG3への印加の動作のみを説明する。
【0048】
まず、第1端子11の電位が高く第2端子12の電位が低い場合には、FETQ3の第1主電極21がドレインとなり、第2主電極22がソースとなる。このとき、第1端子11→ダイオードD1→抵抗R1→FETQ3のゲートG3と電流が流れる。これにより、FETQ3のゲート電圧が確保できるので、FETQ3を確実にオンすることができる。なお、ダイオードD2はオフである。
【0049】
次に、第2端子12の電位が高く第1端子11の電位が低い場合には、FETQ3の第1主電極21がソースとなり、第2主電極22がドレインとなる。このとき、第2端子12→ダイオードD2→抵抗R1→FETQ3のゲートG3と電流が流れる。これにより、FETQ3のゲート電圧が確保できるので、FETQ3を確実にオンすることができる。なお、ダイオードD1はオフである。
【0050】
このように、第3の実施の形態に係る半導体スイッチによれば、第1の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、電位の高い端子からダイオード及び抵抗を介して電流をFETQ3のゲートG3に流し、ゲート電圧を正電圧にしてFETQ3を確実にオンさせることができる。これにより、ノイズや漏洩電流による誤動作を防止できる。
【0051】
(第4の実施の形態)
図15は本発明の第4の実施の形態に係る半導体スイッチの回路図である。第4の実施の形態に係る半導体スイッチは、図8に示す構成に、さらに、抵抗R1と抵抗R2との接続点とFETQ3のゲートG3との間に直流電源Eを設けたことを特徴とする。直流電源Eの正極はFETQ3のゲートG3に接続され、直流電源Eの負極は抵抗R1と抵抗R2との接続点に接続されている。
【0052】
なお、図15において、図7に示す部分と同一部分には同一符号を付し、同一部分の説明は省略する。
【0053】
このように構成された第4の実施の形態に係る半導体スイッチによれば、直流電源Eの直流電圧がバイアス電圧としてFETQ3のゲートG3に常に印加されるので、ゲート電圧不足が発生しなくなり、FETQ3が誤動作しなくなる。
【0054】
(第5の実施の形態)
図8に示す半導体スイッチでは、FETQ2,Q3が耐圧20Vでオン抵抗が1mΩのSiのFETであり、FETQ3は耐圧1000Vの化合物半導体のノーマリオン型のFETである。FETQ3はゲート電圧が−20Vでオフするとすれば、FETQ2の耐圧は20Vであり、20Vの耐圧があれば動作できる。
【0055】
しかし、FETQ3がもっと耐圧が高い化合物半導体、例えば4000Vの耐圧のFETであると、このFETをオフするには、ゲートに−50V程度の電圧を印加しなければならない。このため、図8に示す半導体スイッチでオン/オフするには、FETQ1,Q2の耐圧が50V必要である。
【0056】
ところが、50VのSiのFETでは、20Vの耐圧のFETと比べてオン抵抗が5〜10倍程度大きくなってしまうため、全体のオン抵抗が大きくなってしまう。
【0057】
そこで、第5の実施の形態に係る半導体スイッチでは、図16に示すように、図8に示す半導体スイッチに対して、さらに、FETQ1とFETQ3との間に中圧のノーマリオン型のFETQ6を設け、FETQ3とFETQ2との間に中圧のノーマリオン型のFETQ7を設けたものである。
【0058】
FETQ2とFETQ7との組、及びFETQ1とFETQ6との組で、図16に示すような構成にして、耐圧50V以上のFETと同等の等価回路にすると、FETQ3をオン/オフできる。即ち、FETQ6とFETQ7は、ゲート信号が−20V以下でオン/オフできるノーマリオン型のFETであり、FETQ1及びFETQ2のドレインDの耐圧は、20Vで良い。また、FETQ3は、ゲート信号が−50V以下でオン/オフできるノーマリオン型のFETであり、FETQ6とFETQ7のドレインDの耐圧は、50Vで良い。従って、全体を耐圧4000Vという高圧の半導体スイッチを構成することができる。
【0059】
以下、図16に示す半導体スイッチの構成及び動作の詳細を説明する。FETQ6の第1主電極23はFETQ1のドレインDに接続され、FETQ6の第2主電極24はFETQ3の第1主電極21に接続されている。FETQ7の第1主電極25はFETQ3の第2主電極22に接続され、FETQ7の第2主電極26はFETQ2のドレインDに接続されている。FETQ3のゲートG3にはFETQ6のゲートG6とFETQ7のゲートG7とが共通に接続されている。
【0060】
次に、このように構成された第5の実施の形態に係る半導体スイッチの動作を説明する。
【0061】
まず、第1端子11の電位が高く第2端子12の電位が低い場合には、FETQ2のゲートG2に入力される第2ゲート信号によりオン/オフできる。即ち、ダイオードD2がオンし、FETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7は、FETQ2のソースSの電位になる。このため、FETQ2がオンしているときには、FETQ3、FETQ6及びFETQ7がオンになる。FETQ2がオフのときには、ドレイン電流が流れないので、FETQ3、FETQ6及びFETQ7のドレイン電流も流れず、オフとなる。
【0062】
また、第1端子11の電位が低く第2端子12の電位が高い場合には、FETQ1のゲートG1に入力される第1ゲート信号によりオン/オフできる。即ち、ダイオードD1がオンし、FETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7は、FETQ1のソースSの電位になる。このため、FETQ1がオンしているときには、FETQ3、FETQ6及びFETQ7がオンになる。FETQ1がオフのときには、ドレイン電流が流れないので、FETQ3、FETQ6及びFETQ7のドレイン電流も流れず、オフとなる。即ち、第1端子11、第2端子12で交流信号をオン/オフすることができる。
【0063】
このように第5の実施の形態に係る半導体スイッチによれば、第2の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、3個のノーマリオン型のFETと2個のノーマリオフ型のSiの低圧低オン抵抗のMOS FETで構成された高圧の半導体スイッチを提供することができる。
【0064】
(第6の実施の形態)
図17は本発明の第6の実施の形態に係る半導体スイッチの回路図である。図17に示す半導体スイッチは、図13に示す半導体スイッチに対して、さらに、FETQ1とFETQ3との間に中圧のノーマリオン型のFETQ6を設け、FETQ3とFETQ2との間に中圧のノーマリオン型のFETQ7を設けたものである。FETQ4のソースSとFETQ5のソースSとはFETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7に接続されている。
【0065】
このように構成された第6の実施の形態に係る半導体スイッチによれば、図13に示す半導体スイッチの動作と略同様に動作する。但し、FETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7が電位の低い端子に接続されたFETのソースSの電位と同じになることで、FETQ3、FETQ6及びFETQ7がオンになる点が異なる。
【0066】
このように第6の実施の形態に係る半導体スイッチによれば、第5の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、FETQ4,Q5を安定にオンできるので、ノイズや漏洩電流による誤動作を防止できる。
【0067】
(第7の実施の形態)
図18は本発明の第7の実施の形態に係る半導体スイッチの回路図である。図18に示す半導体スイッチは、図14に示す半導体スイッチに対して、さらに、FETQ1とFETQ3との間に中圧のノーマリオン型のFETQ6を設け、FETQ3とFETQ2との間に中圧のノーマリオン型のFETQ7を設けたものである。FETQ3のゲートG3には、FETQ6のゲートG6及びFETQ7のゲートG7が接続されている。
【0068】
このように、第7の実施の形態に係る半導体スイッチによれば、第5の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、電位の高い端子からダイオード及び抵抗を介して電流をFETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7に流し、ゲート電圧を正電圧にしてFETQ3、FETQ6及びFETQ7を確実にオンさせることができる。これにより、ノイズや漏洩電流による誤動作を防止できる。
【0069】
(第8の実施の形態)
図19は本発明の第8の実施の形態に係る半導体スイッチの回路図である。図19に示す半導体スイッチは、図15に示す半導体スイッチに対して、さらに、FETQ1とFETQ3との間に中圧のノーマリオン型のFETQ6を設け、FETQ3とFETQ2との間に中圧のノーマリオン型のFETQ7を設けたものである。FETQ3のゲートG3には、FETQ6のゲートG6及びFETQ7のゲートG7が接続されている。
【0070】
このように、第8の実施の形態に係る半導体スイッチによれば、第5の実施の形態に係る半導体スイッチの効果と同様な効果が得られるとともに、直流電源Eの直流電圧がバイアス電圧としてFETQ3のゲートG3、FETQ6のゲートG6及びFETQ7のゲートG7に常に印加されるので、ゲート電圧不足が発生しなくなり、FETQ3、FETQ6及びFETQ7が誤動作しなくなる。
【0071】
なお、第1、第3乃至第5、第7及び第8の実施の形態に係る半導体スイッチでは、電流を流すために抵抗R1を用いたが、抵抗R1に代えて、例えば定電流素子や定電流回路等を用いても良く、これらによれば、低い電圧から高い電圧まで安定に順方向電流を流すことができる。
【産業上の利用可能性】
【0072】
本発明によれば、ノーマリオン型のFETを第1のノーマリオフ型FETと第2のノーマリオフ型のFETとの間に接続することによりロスを低減し、高耐圧でしかも安価な半導体スイッチを提供することができる。
Claims (7)
- 1個又は直列に接続された複数個のノーマリオン型のFETを、第1のノーマリオフ型のFETと第2のノーマリオフ型のFETとの間に接続し、
前記第1及び第2のノーマリオフ型のFETをオン/オフすることにより前記ノーマリオン型のFETをオン/オフさせる制御手段を有する半導体スイッチにおいて、
前記制御手段は、
前記第1のノーマリオフ型のFETのソースに一方の電極が接続された第1ダイオードと、
この第1ダイオードに電流を供給する第1電流供給手段と、
前記第2のノーマリオフ型のFETのソースに一方の電極が接続され他方の電極が前記第1ダイオードの他方の電極に接続された第2ダイオードと、
この第2ダイオードに電流を供給する第2電流供給手段と、
を有し、前記第1ダイオードの他方の電極と前記第2ダイオードの他方の電極との接続点を前記ノーマリオン型のFETのゲートに接続したことを特徴とする半導体スイッチ。 - 1個又は直列に接続された複数個のノーマリオン型のFETを、第1のノーマリオフ型のFETと第2のノーマリオフ型のFETとの間に接続し、
前記第1及び第2のノーマリオフ型のFETをオン/オフすることにより前記ノーマリオン型のFETをオン/オフさせる制御手段を有する半導体スイッチにおいて、
前記制御手段は、
前記第1のノーマリオフ型のFETのソースに一方の電極が接続された第1ダイオードと、
前記第2のノーマリオフ型のFETのソースに一方の電極が接続され他方の電極が前記第1ダイオードの他方の電極に接続された第2ダイオードと、
前記第1ダイオードの他方の電極と前記第2ダイオードの他方の電極との接続点と前記ノーマリオン型のFETのゲートとの間に接続された抵抗と、
前記ノーマリオン型のFETのゲートと前記第1のノーマリオフ型のFETのゲートとの間に接続された第3ダイオードと、
前記ノーマリオン型のFETのゲートと前記第2のノーマリオフ型のFETのゲートとの間に接続された第4ダイオードと、
を有することを特徴とする半導体スイッチ。 - 1個又は直列に接続された複数個のノーマリオン型のFETを、第1のノーマリオフ型のFETと第2のノーマリオフ型のFETとの間に接続し、
前記第1及び第2のノーマリオフ型のFETをオン/オフすることにより前記ノーマリオン型のFETをオン/オフさせる制御手段を有する半導体スイッチにおいて、
前記制御手段は、
前記第1のノーマリオフ型のFETのソースに第1電極が接続された第1スイッチと、
前記第2のノーマリオフ型のFETのソースに第3電極が接続され第4電極が前記第1スイッチの第2電極に接続された第2スイッチと、を有し、
前記第1スイッチの第2電極と前記第2スイッチの第4電極との接続点を前記ノーマリオン型のFETのゲートに接続し、
前記第1スイッチ及び第2スイッチの内、前記第1及び第2のノーマリオフ型のFETの内のソース電位の低い方のFETに接続されたスイッチをオンし、前記ソース電位の高い方のFETに接続されたスイッチをオフすることを特徴とする半導体スイッチ。 - 前記ノーマリオン型のFETのゲートに直流電圧を印加する直流電源
を更に有することを特徴とする請求項1記載の半導体スイッチ。 - 前記ノーマリオン型のFETは、化合物半導体からなり、前記第1及び第2のノーマリオフ型のFETは、Si半導体からなることを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体スイッチ。
- 前記ノーマリオン型のFETは、MESFETからなることを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体スイッチ。
- 前記ノーマリオン型のFETは、高圧の半導体スイッチからなり、前記第1及び第2のノーマリオフ型のFETは、低圧低オン抵抗のFETからなることを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体スイッチ。
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