JPS62100164A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS62100164A JPS62100164A JP23828085A JP23828085A JPS62100164A JP S62100164 A JPS62100164 A JP S62100164A JP 23828085 A JP23828085 A JP 23828085A JP 23828085 A JP23828085 A JP 23828085A JP S62100164 A JPS62100164 A JP S62100164A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は電力変換装置などにスイッチングデバイスと
して使用される複合半導体装置に関する。
して使用される複合半導体装置に関する。
以下各図の説明において同一の符号は同一または相当部
分を示す。 電力を扱う半導体装置には、増々高速化が要求されてい
る。しかしながら、高電流、高電圧特性と高速特性とは
相反する特性で、その両特性を実現するには困難が多い
。そこで、これを両立させる方法として、高電流、高耐
圧に優れる第１の半導体装置（例えばゲートターンオフ
サイリスク。 パワートランジスタなど）と、高速性に優れる第２の半
導体装置（例えばＭＯＳＦＥＴ）とを組合わせて、両者
の良い点だけを引き出す試みがなされ、第２図（Ａ）
、 （Ｂ）のように、前記第１と第２の２つの半導体装
置をカスコード接続した複合半導体装置などが検討され
ている。 すなわち同図において、１１は第１の半導体装置として
のパワートランジスタ、２は第２の半導体装置としての
ＭＯＳ Ｆ ＥＴで、前者のコレクタＣ・エミッタＥと
後者のドレインＤ・ソースＳとは直列に接続されて主回
路電流１ｃを開閉する。次に同図（Ａ）において、１３
はパワートランジスタ１１のベースＢと、ＦＥＴ２のソ
ースＳとの間に設けられたツェナダイオード、また同図
（Ｂ）において１４．１５及び１６は同じく設けられた
抵抗、ダイオード及びパワートランジスタ１１駆動用の
直流電源である。また同図（Ａ）のｅＢはパワートラン
ジスタ１１のベースＢとＦＥＴ２のソース間に加えられ
るトランジスタ１１に対する駆動パルス、両図（Ａ）
、 （Ｂ）中のｅＧはＦＥＴ２のゲートＧとソースＳ間
に印加されるＦＥＴ２に対する駆動パルスである。 まず第２図（Ａ）の動作を説明する。ここで駆動パルス
ｅＢ、ｅＧは同時に立上り、かつ立下るものとする。ま
た駆動パルスｅＢは比較的電圧、電流が太き（パワート
ランジスタ１１のベースＢを充分に駆動できる能力を持
つものとする。 駆動パルスｅＢ、ｅＧが立上ると、ＦＥＴ２が急峻にＯ
Ｎすることによって、そのドレインＤ・ソース８間電圧
が急峻に下降し、これによりパワートランジスタ１１の
ベースＢにも充分なベース電流が急峻に流入してトラン
ジスタ１１も高速にＯＮする。 次に駆動パルスｅＢ、ｅＧが立下ると、ＦＥＴ２が高速
にＯＦＦすることにより、そのドレインＤ・ソース８間
電圧が急峻に高まる。これによりパワートランジスタ１
１のベースＢ・エミッタＥ間の蓄積キャリアは急速に放
出されてツェナダイオード１３に同図の矢印のように転
流する。なおツェナダイオード１３のツェナ電圧は、こ
のときパワートランジスタ１１のベースＢ・エミッタＥ
間を適当な電圧に逆バイアスするように選ばれている。 このようにしてＦＥＴ２に続いてパワートランジスタ１
１も急速にＯＦＦすることになる。 次に第２図（Ｂ）は同図（Ａ）の駆動パルスｅｆ３に代
わり直流電源１６が用いられ、またこの電源１６が前記
の転流時、前記ツェナダイオード１３と同様にベースＢ
・ソースＳ間の電圧を制限する。また抵抗１４はパワー
トランジスタ１１をＯＮする際にベース電流を制限する
ためのものであり、ダイオード１５はパワートランジス
タ１１のＯＦＦの際、そのベース蓄積キャリアを、直ち
に充分直流電源１６側に転流させるためのものである。 この複合トランジスタ１１．２のスイッチング動作は同
図（Ａ）で述べたものと同様であり説明を省略する。 しかしながら、以上の説明かられかるように、この複合
半導体装置においては、２つの半導体装置（トランジス
タ）１１と２に同時に開閉信号（駆動パルスｅＢ、ｅＧ
）を与えるか、あるいは一方の半導体装置（パワートラ
ンジスタ１１）に連続して信号（直流電源１６の電圧）
を与えておくか、いずれにしろ、２つの半導体装置１１
と２用に開閉用の信号電源を設けなければならないとい
う欠点が有る。
分を示す。 電力を扱う半導体装置には、増々高速化が要求されてい
る。しかしながら、高電流、高電圧特性と高速特性とは
相反する特性で、その両特性を実現するには困難が多い
。そこで、これを両立させる方法として、高電流、高耐
圧に優れる第１の半導体装置（例えばゲートターンオフ
サイリスク。 パワートランジスタなど）と、高速性に優れる第２の半
導体装置（例えばＭＯＳＦＥＴ）とを組合わせて、両者
の良い点だけを引き出す試みがなされ、第２図（Ａ）
、 （Ｂ）のように、前記第１と第２の２つの半導体装
置をカスコード接続した複合半導体装置などが検討され
ている。 すなわち同図において、１１は第１の半導体装置として
のパワートランジスタ、２は第２の半導体装置としての
ＭＯＳ Ｆ ＥＴで、前者のコレクタＣ・エミッタＥと
後者のドレインＤ・ソースＳとは直列に接続されて主回
路電流１ｃを開閉する。次に同図（Ａ）において、１３
はパワートランジスタ１１のベースＢと、ＦＥＴ２のソ
ースＳとの間に設けられたツェナダイオード、また同図
（Ｂ）において１４．１５及び１６は同じく設けられた
抵抗、ダイオード及びパワートランジスタ１１駆動用の
直流電源である。また同図（Ａ）のｅＢはパワートラン
ジスタ１１のベースＢとＦＥＴ２のソース間に加えられ
るトランジスタ１１に対する駆動パルス、両図（Ａ）
、 （Ｂ）中のｅＧはＦＥＴ２のゲートＧとソースＳ間
に印加されるＦＥＴ２に対する駆動パルスである。 まず第２図（Ａ）の動作を説明する。ここで駆動パルス
ｅＢ、ｅＧは同時に立上り、かつ立下るものとする。ま
た駆動パルスｅＢは比較的電圧、電流が太き（パワート
ランジスタ１１のベースＢを充分に駆動できる能力を持
つものとする。 駆動パルスｅＢ、ｅＧが立上ると、ＦＥＴ２が急峻にＯ
Ｎすることによって、そのドレインＤ・ソース８間電圧
が急峻に下降し、これによりパワートランジスタ１１の
ベースＢにも充分なベース電流が急峻に流入してトラン
ジスタ１１も高速にＯＮする。 次に駆動パルスｅＢ、ｅＧが立下ると、ＦＥＴ２が高速
にＯＦＦすることにより、そのドレインＤ・ソース８間
電圧が急峻に高まる。これによりパワートランジスタ１
１のベースＢ・エミッタＥ間の蓄積キャリアは急速に放
出されてツェナダイオード１３に同図の矢印のように転
流する。なおツェナダイオード１３のツェナ電圧は、こ
のときパワートランジスタ１１のベースＢ・エミッタＥ
間を適当な電圧に逆バイアスするように選ばれている。 このようにしてＦＥＴ２に続いてパワートランジスタ１
１も急速にＯＦＦすることになる。 次に第２図（Ｂ）は同図（Ａ）の駆動パルスｅｆ３に代
わり直流電源１６が用いられ、またこの電源１６が前記
の転流時、前記ツェナダイオード１３と同様にベースＢ
・ソースＳ間の電圧を制限する。また抵抗１４はパワー
トランジスタ１１をＯＮする際にベース電流を制限する
ためのものであり、ダイオード１５はパワートランジス
タ１１のＯＦＦの際、そのベース蓄積キャリアを、直ち
に充分直流電源１６側に転流させるためのものである。 この複合トランジスタ１１．２のスイッチング動作は同
図（Ａ）で述べたものと同様であり説明を省略する。 しかしながら、以上の説明かられかるように、この複合
半導体装置においては、２つの半導体装置（トランジス
タ）１１と２に同時に開閉信号（駆動パルスｅＢ、ｅＧ
）を与えるか、あるいは一方の半導体装置（パワートラ
ンジスタ１１）に連続して信号（直流電源１６の電圧）
を与えておくか、いずれにしろ、２つの半導体装置１１
と２用に開閉用の信号電源を設けなければならないとい
う欠点が有る。
この発明は、上記の欠点を除去し、一つの開閉用信号電
源を設けるのみで２つの半導体装置を駆動することがで
きる複合半導体装置を提供することを目的とする。
源を設けるのみで２つの半導体装置を駆動することがで
きる複合半導体装置を提供することを目的とする。
本発明の要点は、それぞれ２つの主端子と１つの制御用
端子を持つ３端子形の第１及び第２の半導体装置（ＳＩ
サイリスタ（又はＳＩ）ランジスタ）及びＦＥＴなど）
を備え、第１の半導体装置の主端子の一方（カソード（
又はエミッタ）など）と第２の半導体装置の主端子の一
方（ドレインなど）とを共通主端子として接続し、第２
の半導体装置の制御用端子（ゲートなど）と該装置の何
れかの主端子（ドレイン又はソースなど）との間に開閉
用信号電圧（駆動パルスなど）を加え、前記共通主端子
を介し、第１の半導体装置の他方の主端子（アノード（
又はコレクタ）など）と第２の半導体装置の他方の主端
子（ソースなど）との間を流れる主回路電流を開閉する
ようにした複合半導体装置において、 第１の半導体装置を、その制御用端子と、その共通主端
子との間の電圧の絶対値が所定値以下（以上）のとき、
同じくその主端子間が導通（非導通）になる（いわゆる
ノーマリ・オン型の）ものとするとともに、第１の半導
体装置の制御用端子（ゲート（又はベース）など）を、
第２の半導体装置の共通主端子でない主端子（ソースな
ど）と接続し、第２の半導体装置の主端子間にはインピ
ーダンス装置を並列に接続した点、又はさらに前記イン
ピーダンス装置を抵抗又はツェナダイオードとし、この
ツェナダイオードを第２の半導体装置の主端子間を流れ
る主回路電流が、該ダイオードに転流することを阻止す
る極性に設けるようにした点にある。
端子を持つ３端子形の第１及び第２の半導体装置（ＳＩ
サイリスタ（又はＳＩ）ランジスタ）及びＦＥＴなど）
を備え、第１の半導体装置の主端子の一方（カソード（
又はエミッタ）など）と第２の半導体装置の主端子の一
方（ドレインなど）とを共通主端子として接続し、第２
の半導体装置の制御用端子（ゲートなど）と該装置の何
れかの主端子（ドレイン又はソースなど）との間に開閉
用信号電圧（駆動パルスなど）を加え、前記共通主端子
を介し、第１の半導体装置の他方の主端子（アノード（
又はコレクタ）など）と第２の半導体装置の他方の主端
子（ソースなど）との間を流れる主回路電流を開閉する
ようにした複合半導体装置において、 第１の半導体装置を、その制御用端子と、その共通主端
子との間の電圧の絶対値が所定値以下（以上）のとき、
同じくその主端子間が導通（非導通）になる（いわゆる
ノーマリ・オン型の）ものとするとともに、第１の半導
体装置の制御用端子（ゲート（又はベース）など）を、
第２の半導体装置の共通主端子でない主端子（ソースな
ど）と接続し、第２の半導体装置の主端子間にはインピ
ーダンス装置を並列に接続した点、又はさらに前記イン
ピーダンス装置を抵抗又はツェナダイオードとし、この
ツェナダイオードを第２の半導体装置の主端子間を流れ
る主回路電流が、該ダイオードに転流することを阻止す
る極性に設けるようにした点にある。
以下第１図（Ａ）〜（Ｃ）に基づいて本発明の詳細な説
明する。各図（八）〜（Ｃ）はそれぞれ本発明装置の変
形実施例としての回路図である。同図（Ａ）、（Ｂ）に
おいて、１は第１の半導体装置としてのいわゆるノーマ
リ・オン型の静電誘導サイリスク（以下ＳＩサイリスク
と称す。）、２は第２の半導体装置としてのＦＥＴ、３
は抵抗、４はツェナダイオードである。また同図（Ｃ）
においてＩＡはＳｌサイリスタ１に代わるノーマリ・オ
ン型の静電誘導トランジスタ（以下ＳＩトランジスタと
称す。）（ＳＩＴ）である。ここでＳｒサイリスタ１及
びＳ■トランジスタＩＡは高電圧での電力開閉能力を主
要特性にして作られたものとし、他方ＦＥＴ２は第２図
と同様、低耐圧ではあるが、高速の電流開閉能力を主要
特性として作られたものとする。 まず同図（Ａ）の動作を述べると、ＦＥＴ２に駆動パル
スｅＧが印加されず、ＦＥＴ２がＯＦＦ状態にあるとき
には、ＦＥＴ２のドレインＤ・ソースＳ間、従ってＳｌ
サイリスタ１のカソードＫ・ゲート０間には、Ｓｌサイ
リスタ１及びＦＥＴ２の各主回路の漏洩抵抗ならびに抵
抗３によって、主回路電圧（即ちＳｌサイリスタ１のア
ノードＡと、ＦＥＴ２のソースＳとの間の電圧）の一部
が、この例ではドレインＤ（カソードＫ）側を正、ソー
スＳ（ゲートＧ）側を負とする形で加わっておりＳｒサ
イリスタ１もＯＦＦ状態にある。 次にＦＥＴ２のゲートＧとソースＳ間にＦＥＴ２をＯＮ
させる駆動パルスｅＧを与えると、ＦＥＴ２のドレイン
Ｄ・ソースＳ間（Ｓｌサイリスタ１のカソードＫ・ゲー
）Ｇ間）電圧は急速に低下消滅し、これによりＳｌサイ
リスタ１も急速にＯＮして、主回路電流ＩｃがＳＩサイ
リスクのアノードＡ・カソードに間及びＦＥＴ２のドレ
インＤ・ソースＳ間を流れる。 次に駆動パルスｅＧを消滅すると、ＦＥＴ２は急速に０
ＦＦＬ、このときＦＥＴ２のドレインＤ・ソースＳ間を
流れていた主回路電流Ｉｃは、抵抗３に矢印のように転
流して、Ｓｌサイリスタ１のゲートＧをカソードＫに対
し急速に逆バイアスするので、Ｓｌサイリスタ１も急速
にＯＦＦセしめられ、始めの状態に戻る。 第１図（Ｂ）では抵抗３に代わりツェナダイオード４が
用いられているので、前記の転流時、ＦＥＴ２のドレイ
ンＤ・ソースＳ間の電圧は、ツェナダイオード４のツェ
ナ電圧に制限され、主回路内の電流、電圧の変動にかか
わらず、Ｓｌサイリスタ１のゲートＧ・カソードに間の
逆バイアス電圧が過大になること（従ってサイリスタエ
の破損）を防ぐことができる。 また第１図（Ｃ）は同図（Ｂ）におけるＳｌサイリスタ
１をＳＩ）ランジスタＩＡで置換えたものであり、両回
路（Ｂ） 、 （Ｃ）の動作は同様である。但し前者の
アノードＡ、カソードに、ゲートＧの各端子はそれぞれ
後者のコレクタＣ，エミッタＥ、ベースＢに対応してい
る。 以上の説明において第２の半導体装置（上記の例ではＦ
ＥＴ２）は駆動パルスｅＧの印加によりＯＮするものと
なっているが、その逆のもの、即ち駆動パルスｅＧの無
印加状態でＯＮＬ、印加状態でＯＦＦするものであって
も、要は駆動パルスｅＧの有無によってその主端子間（
上記の例ではドレインＤとソースＳ間）が急速に導通状
態＝非導通状態に変化するものであれば、どのような半
導体装置であってもよい。 また駆動パルスｅＧはＦＥＴ２のゲートＧとソースＳ間
に印加されているが、例えばこれをドレインＤとゲート
間に印加するように、つまり一般的にいえば、駆動パル
スｅＧを第２の半導体装置の共通主端子（上記の例では
ドレインＤ）と制御用端子（上記の例ではゲー）Ｇ）間
に加える場合（但しこの場合第２の半導体装置はそのよ
うな駆動方法を行うように製作されるものとする）であ
っても本発明に含まれることには変りがない。
明する。各図（八）〜（Ｃ）はそれぞれ本発明装置の変
形実施例としての回路図である。同図（Ａ）、（Ｂ）に
おいて、１は第１の半導体装置としてのいわゆるノーマ
リ・オン型の静電誘導サイリスク（以下ＳＩサイリスク
と称す。）、２は第２の半導体装置としてのＦＥＴ、３
は抵抗、４はツェナダイオードである。また同図（Ｃ）
においてＩＡはＳｌサイリスタ１に代わるノーマリ・オ
ン型の静電誘導トランジスタ（以下ＳＩトランジスタと
称す。）（ＳＩＴ）である。ここでＳｒサイリスタ１及
びＳ■トランジスタＩＡは高電圧での電力開閉能力を主
要特性にして作られたものとし、他方ＦＥＴ２は第２図
と同様、低耐圧ではあるが、高速の電流開閉能力を主要
特性として作られたものとする。 まず同図（Ａ）の動作を述べると、ＦＥＴ２に駆動パル
スｅＧが印加されず、ＦＥＴ２がＯＦＦ状態にあるとき
には、ＦＥＴ２のドレインＤ・ソースＳ間、従ってＳｌ
サイリスタ１のカソードＫ・ゲート０間には、Ｓｌサイ
リスタ１及びＦＥＴ２の各主回路の漏洩抵抗ならびに抵
抗３によって、主回路電圧（即ちＳｌサイリスタ１のア
ノードＡと、ＦＥＴ２のソースＳとの間の電圧）の一部
が、この例ではドレインＤ（カソードＫ）側を正、ソー
スＳ（ゲートＧ）側を負とする形で加わっておりＳｒサ
イリスタ１もＯＦＦ状態にある。 次にＦＥＴ２のゲートＧとソースＳ間にＦＥＴ２をＯＮ
させる駆動パルスｅＧを与えると、ＦＥＴ２のドレイン
Ｄ・ソースＳ間（Ｓｌサイリスタ１のカソードＫ・ゲー
）Ｇ間）電圧は急速に低下消滅し、これによりＳｌサイ
リスタ１も急速にＯＮして、主回路電流ＩｃがＳＩサイ
リスクのアノードＡ・カソードに間及びＦＥＴ２のドレ
インＤ・ソースＳ間を流れる。 次に駆動パルスｅＧを消滅すると、ＦＥＴ２は急速に０
ＦＦＬ、このときＦＥＴ２のドレインＤ・ソースＳ間を
流れていた主回路電流Ｉｃは、抵抗３に矢印のように転
流して、Ｓｌサイリスタ１のゲートＧをカソードＫに対
し急速に逆バイアスするので、Ｓｌサイリスタ１も急速
にＯＦＦセしめられ、始めの状態に戻る。 第１図（Ｂ）では抵抗３に代わりツェナダイオード４が
用いられているので、前記の転流時、ＦＥＴ２のドレイ
ンＤ・ソースＳ間の電圧は、ツェナダイオード４のツェ
ナ電圧に制限され、主回路内の電流、電圧の変動にかか
わらず、Ｓｌサイリスタ１のゲートＧ・カソードに間の
逆バイアス電圧が過大になること（従ってサイリスタエ
の破損）を防ぐことができる。 また第１図（Ｃ）は同図（Ｂ）におけるＳｌサイリスタ
１をＳＩ）ランジスタＩＡで置換えたものであり、両回
路（Ｂ） 、 （Ｃ）の動作は同様である。但し前者の
アノードＡ、カソードに、ゲートＧの各端子はそれぞれ
後者のコレクタＣ，エミッタＥ、ベースＢに対応してい
る。 以上の説明において第２の半導体装置（上記の例ではＦ
ＥＴ２）は駆動パルスｅＧの印加によりＯＮするものと
なっているが、その逆のもの、即ち駆動パルスｅＧの無
印加状態でＯＮＬ、印加状態でＯＦＦするものであって
も、要は駆動パルスｅＧの有無によってその主端子間（
上記の例ではドレインＤとソースＳ間）が急速に導通状
態＝非導通状態に変化するものであれば、どのような半
導体装置であってもよい。 また駆動パルスｅＧはＦＥＴ２のゲートＧとソースＳ間
に印加されているが、例えばこれをドレインＤとゲート
間に印加するように、つまり一般的にいえば、駆動パル
スｅＧを第２の半導体装置の共通主端子（上記の例では
ドレインＤ）と制御用端子（上記の例ではゲー）Ｇ）間
に加える場合（但しこの場合第２の半導体装置はそのよ
うな駆動方法を行うように製作されるものとする）であ
っても本発明に含まれることには変りがない。
以上の説明から明らかなように本発明によれば、高耐圧
の第１の３端子型半導体装置と、高速の第２の３端子型
半導体装置とのそれぞれの主端子の一方を共通主端子と
して接続し、第２の半導体装置の制御用端子とその何れ
かの主端子との間に開閉用信号電圧を加え、第１及び第
２の半導体装置の直列の主回路を流れる主回路電流を開
閉する複合半導体装置において、 第１の半導体装置を、ＳＩサイリスク又はＳｌトランジ
スタなどのいわゆるノーマリ・オン型のもの、即ちその
制御用端子とその共通主端子との間の電圧の絶対値が所
定値以下（以上）のとき導通（非導通）になるものとし
、その制御用端子を第２の半導体装置の非共通側の主端
子へ接続し、かつ第２の半導体装置の主端子間に抵抗又
はツェナダイオードなどのインピーダンス装置を並列に
接続して、第２の半導体装置のＯＦＦの際、その主回路
電流をこのインピーダンス装置に転流させるＣツェナダ
イオード使用の際はさらに、その両端電圧をツェナ電圧
に制限する）ようにしたので、第２の半導体装置の開閉
用信号電源を設けるのみで、複合半導体装置全体の開閉
ができる利点が得られる。
の第１の３端子型半導体装置と、高速の第２の３端子型
半導体装置とのそれぞれの主端子の一方を共通主端子と
して接続し、第２の半導体装置の制御用端子とその何れ
かの主端子との間に開閉用信号電圧を加え、第１及び第
２の半導体装置の直列の主回路を流れる主回路電流を開
閉する複合半導体装置において、 第１の半導体装置を、ＳＩサイリスク又はＳｌトランジ
スタなどのいわゆるノーマリ・オン型のもの、即ちその
制御用端子とその共通主端子との間の電圧の絶対値が所
定値以下（以上）のとき導通（非導通）になるものとし
、その制御用端子を第２の半導体装置の非共通側の主端
子へ接続し、かつ第２の半導体装置の主端子間に抵抗又
はツェナダイオードなどのインピーダンス装置を並列に
接続して、第２の半導体装置のＯＦＦの際、その主回路
電流をこのインピーダンス装置に転流させるＣツェナダ
イオード使用の際はさらに、その両端電圧をツェナ電圧
に制限する）ようにしたので、第２の半導体装置の開閉
用信号電源を設けるのみで、複合半導体装置全体の開閉
ができる利点が得られる。
第１図（Ａ）〜（Ｃ）はそれぞれ本発明装置の変形実施
例としての回路図、第２図（Ａ） 、 （Ｂ）はそれぞ
れ従来装置の異なる回路図である。 １ ：ＳＩサイリスク、ＩＡ：ＳＩ）ランジスタ、２：
ＦＥＴ、３：抵抗、４：ツェナダイオード。 第１図
例としての回路図、第２図（Ａ） 、 （Ｂ）はそれぞ
れ従来装置の異なる回路図である。 １ ：ＳＩサイリスク、ＩＡ：ＳＩ）ランジスタ、２：
ＦＥＴ、３：抵抗、４：ツェナダイオード。 第１図
Claims (1)
- 【特許請求の範囲】 １）それぞれ第１、第２の主端子と１つの制御用端子を
持つ３端子形の第１及び第２の半導体装置を備え、第１
の半導体装置の第１の主端子と第２の半導体装置の第１
の主端子とを共通主端子として接続し、第２の半導体装
置の制御用端子と該装置の何れかの主端子との間に開閉
用信号電圧を加え、前記共通主端子を介し、第１の半導
体装置の第２の主端子と第２の半導体装置の第２の主端
子との間を流れる主回路電流を開閉するようにした複合
半導体装置において、 第１の半導体装置を、その制御用端子と、その共通主端
子との間の電圧の絶対値が所定値以下（以上）のとき、
同じくその主端子間が導通（非導通）になるものとする
とともに、第１の半導体装置の制御用端子を、第２の半
導体装置の第２の主端子と接続し、第２の半導体装置の
主端子間にはインピーダンス装置を並列に接続したこと
を特徴とする複合半導体装置。 ２）特許請求の範囲第１項に記載の装置において、前記
インピーダンス装置を抵抗又はツェナダイオードとし、
このツェナダイオードを第２の半導体装置の主端子間を
流れる主回路電流が、該ダイオードに転流することを阻
止する極性に設けたことを特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23828085A JPS62100164A (ja) | 1985-10-24 | 1985-10-24 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23828085A JPS62100164A (ja) | 1985-10-24 | 1985-10-24 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100164A true JPS62100164A (ja) | 1987-05-09 |
Family
ID=17027839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23828085A Pending JPS62100164A (ja) | 1985-10-24 | 1985-10-24 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010150549A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 電力変換装置 |
| JP2012522410A (ja) * | 2009-03-27 | 2012-09-20 | エー・テー・ハー・チューリッヒ | カスコード回路を有するスイッチング装置 |
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1985
- 1985-10-24 JP JP23828085A patent/JPS62100164A/ja active Pending
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