JP2002512498A - 極性誤り保護回路 - Google Patents

Abstract

(57)【要約】 本発明の極性誤り保護回路では、極性誤り保護ダイオード（１０）に並列に半導体スイッチ（１１）が接続されている。この半導体スイッチは、極性誤り時にスイッチオフされ、通常動作時にスイッチオンされる。

Description

【発明の詳細な説明】

【０００１】 本発明は、請求項１の上位概念に記載された極性誤り保護回路に関する。

【０００２】 パワー半導体スイッチおよび例えばＭＯＳ半導体スイッチにおける、リレーと
は別の問題は、ＭＯＳ半導体スイッチのソース端子とドレイン端子との間の、そ
の技術に起因するダイオードである。ＭＯＳ半導体スイッチに組み込まれるイン
バースダイオード（Inversdiode）とも称されるこれらのダイオードは、動作電
圧の極性が誤った場合の電流の方向に極性付けられており、これによってソース
端子またはドレイン端子に接続される負荷素子を通って電流が流れる。この場合
に負荷素子とＭＯＳ半導体スイッチとを極性誤りから効果的に保護するため、通
例、極性誤り保護回路がＭＯＳ半導体スイッチに直列に接続される。ここでこの
極性誤り保護ダイオードは、通常動作時に、すなわち給電電圧が回路装置に正し
く接続されている場合に、電流がこの極性誤りダイオードを流れるように極性付
けられている。これに対して極性誤りの場合、すなわち動作電圧が回路装置の端
子に誤って接続された場合、これらの極性誤りダイオードは遮断する。

【０００３】 図１にはこのために有利には回路装置が示されている。動作電圧Ｖは２つの端
子２，３に印加され、これにより負荷１６に、半導体スイッチ１２によって制御
されて電圧が供給される。負荷１６は、例えば自動車の前照灯であり、運転者が
要求する場合にスイッチオンされる。詳しくいうと端子２および３の間に、すで
に述べた極性誤り保護ダイオード１０と、半導体スイッチ１２と、負荷１６との
直列回路が接続される。極性誤り保護ダイオード１０のアノード端子は端子２に
、また極性誤り保護ダイオード１０のカソード端子は、ここではＭＯＳ半導体ス
イッチとして構成された半導体スイッチ１２のドレイン端子Ｄにそれぞれ接続さ
れている。ソース端子Ｓは負荷１６の一方の端子に接続されており、その他方の
端子は端子３に接続されている。半導体スイッチ１２の負荷区間に並列に、した
がってそのドレイン端子Ｄとソース端子Ｓとの間に、インバースダイオード１４
が接続されている。インバースダイオード１４のアノード端子はソース端子Ｓに
、そのカソード端子はドレイン端子Ｄに接続されている。半導体スイッチ１２は
、その制御端子ないしはゲート端子Ｇにおいて、当業者には十分に知られている
制御装置２０によって制御される。

【０００４】 図１に示した回路装置にはいわゆるハイサイドスイッチが示されている。すな
わち半導体スイッチ１２は、通常動作時に極性誤り保護ダイオード１０を介して
給電電圧端子の正の極に接続される。図１には通常動作が示されており、すなわ
ち給電電圧Ｖの正の極は端子２に、負の極は端子３に接続されている。

【０００５】 図１に示した回路装置の問題点は極性誤り保護ダイオード１０に起因する消費
電力であり、これは通常動作時に常時消費されてしまう。それは電流が必ず、電
流方向に極性付けられた極性誤り保護ダイオード１０を流されるからである。こ
の消費電力は殊に、半導体スイッチ１２が大電流をスイッチングしなければなら
ない場合に格段に多い。この場合に極性誤りダイオード１０における電圧降下は
高く、許容できないことが多い。なぜならばこれによって負荷１６における有効
な電圧が低減されてしまうからである。

【０００６】 したがって本発明の課題は、図１に示した極性誤り保護回路をさらに改善する
ことであり、殊にここで必然的に発生する消費電力を通常動作時に格段に低減す
ることである。

【０００７】 この課題は、請求項１の特徴部分に記載された構成を有する極性誤り保護回路
によって解決される。

【０００８】 本発明の発展形態は従属請求項に記載されている。

【０００９】 本発明の極性誤り保護回路の実質は、極性誤り回路に並列に別の制御可能な半
導体スイッチが接続されていることにあり、ここでこの別の半導体スイッチは、
制御回路によって通常動作時に少なくとも前記の半導体スイッチのスイッチオン
時間中はスイッチオンされ、また給電電圧の極性が誤っている場合はスイッチオ
フされる。

【００１０】 この解決手段の大きな利点は、通常動作時に、すなわち給電電圧が正しく端子
に接続されている場合に、極性誤り保護ダイオード１０がバイパスされることで
あり、したがってスイッチオンされた半導体スイッチの電圧降下だけに起因する
消費電力しかこの回路装置では発生しないことである。スイッチオンされた別の
半導体スイッチのこの消費電力は、極性誤り保護ダイオードによる消費電力より
も格段に少ない。

【００１１】 本発明の発展形態では、上記の２つの半導体スイッチ、すなわち負荷に対して
電流を導通するパワー半導体スイッチと、極性誤り保護ダイオードに並列に接続
される、より小さく設計可能な半導体スイッチとがそれぞれＭＯＳトランジスタ
によって実現される。

【００１２】 有利には、ＭＯＳ半導体スイッチではいずれにせよ設けられているインバース
ダイオードが極性誤り保護回路の極性誤り保護ダイオードとして使用される。こ
こで別の半導体スイッチのソース端子は、正の電位を取り出すことのできる、給
電電圧の端子に通常動作時に接続されている。この別の半導体スイッチのドレイ
ン端子はパワー半導体スイッチのドレイン端子に接続されており、このパワー半
導体スイッチのソース端子は負荷を介して、負の電位または基準電位を取り出す
ことのできる、給電電圧の第２端子に接続されている。別の半導体スイッチのゲ
ート端子は、上記の制御回路によって制御されて、別の半導体スイッチが通常動
作時に常にスイッチオンするか、またパワー半導体スイッチが導通している場合
に少なくとも導通するようにされる。これに対して極性誤りの場合、別の半導体
スイッチは阻止され、したがってスイッチオフされて、極性誤り保護ダイオード
はその遮断機能を果たすことができる。

【００１３】 この極性誤り保護回路全体はモノリシック集積回路装置として構成することが
できる。しかしながら本発明の極性誤り保護回路はこれに限定されるものではな
く、個別素子で形成したり、複数の半導体チップに集積することも可能である。
本発明の極性誤り保護回路の２つの半導体スイッチは、別個の半導体基体に集積
することができる。

【００１４】 本発明を以下、実施例に関連して詳しく説明する。ここで、 図１は、すでに説明した、従来技術による公知の極性誤り保護回路を示してお
り、 図２は、本発明による極性誤り保護回路の実施例のブロック回路図を示してお
り、 図３は、図２の回路装置の詳細な回路図を示している。

【００１５】 以下の図では、別に示さない限り、同じ参照符号は同じ機能を有する同じ部材
を表すものとする。

【００１６】 図２に示した極性誤り保護回路と、図１に示した極性誤り保護回路とが異なる
のは、極性誤り保護ダイオード１０に並列に、ここではＭＯＳ−ＦＥＴである半
導体スイッチの負荷区間が接続されていることである。詳しくいうとそのソース
端子Ｓは、極性誤り保護ダイオード１０のアノード端子に、したがって給電電圧
Ｖの端子２に接続されている。そのドレイン端子Ｄは、極性誤り保護ダイオード
１０のカソード端子に、したがってこの回路装置のパワーＭＯＳ−ＦＥＴ１２の
ドレイン端子に同様に接続されている。制御回路２０は別個の出力側を有してお
り、この出力側は、ＭＯＳ−ＦＥＴ１１のゲート端子Ｇに接続されており、かつ
これを制御し、これによりこのＭＯＳ−ＦＥＴは通常動作時に、すなわち正しく
極性付けられた給電電圧Ｖの場合に導通し、すなわちスイッチオンする。しかし
ながら制御回路２０は、パワーＭＯＳ−ＦＥＴ１２がスイッチオンすれば必ずＭ
ＯＳ−ＦＥＴ１１をスイッチオンする制御信号を供給することも可能である。Ｍ
ＯＳ−ＦＥＴ１１をこのように制御することによって、負荷１６に実際に電流を
流さなければならない場合には必ず、極性誤り保護ダイオード１０がＭＯＳ−Ｆ
ＥＴ１１によってバイパスされる。

【００１７】 しかしながら制御回路２０はさらに、極性誤り時にＭＯＳ−ＦＥＴ１１が遮断
されることを保証する。図２には通常動作時が示されている。すなわち給電電圧
Ｖの正の極が端子２に、また負の極が端子３に接続されている。これに対して極
性誤り時には電圧端子Ｖの負の極は端子２に、その正の極は端子３に接続される
ことになる。

【００１８】 図３には図２の回路装置が詳しく示されている。

【００１９】 パワーＭＯＳ−ＦＥＴ１２は、公知のように制御回路２０によって制御信号Ｉ
Ｎに応じてスイッチオンおよびスイッチオフされる。制御回路２０はこのために
制御電子回路２２を有しており、この電子回路は入力信号ＩＮを、パワーＭＯＳ
−ＦＥＴ１２のゲート端子Ｇに供給するために準備する。付加的に制御回路２０
に電荷ポンプ２４が設けられており、これも同様にパワーＭＯＳ−ＦＥＴ１２の
ゲート端子Ｇに作用して、これによって入力信号ＩＮ時にパワーＭＯＳ−ＦＥＴ
１２をスイッチオンする十分な電流が追従して供給されて、パワーＭＯＳ−ＦＥ
Ｔ１２がスイッチオンされたままになるようにする。このような電荷ポンプ２４
も同様にそれ自体公知である。パワーＭＯＳ−ＦＥＴ１２のゲート端子Ｇとソー
ス端子Ｓとの間にはツェナーダイオード４０が接続されている。ツェナーダイオ
ード４０のアノード端子はパワーＭＯＳ−ＦＥＴ１２のソース端子Ｓに、またカ
ソード端子はそのゲート端子Ｇに接続されている。ツェナーダイオード４０は、
パワーＭＯＳ−ＦＥＴのゲート−ソース区間を保護する。

【００２０】 別のＭＯＳ−ＦＥＴ１１のゲート端子Ｇは同様に電荷ポンプ２６に接続されて
いる。付加的に以下の回路部材がＭＯＳ−ＦＥＴ１１のゲート端子Ｇに接続され
ている。別のツェナーダイオード４１のカソード端子は、ＭＯＳ−ＦＥＴ１１の
ゲート端子Ｇに接続されている。ツェナーダイオード４１のアノード端子はダイ
オード３１のアノード端子に接続されている。ダイオード３１のカソード端子は
、極性誤り保護回路の端子２に接続されている。ツェナーダイオード４１に並列
に、ここでは別のＭＯＳ−ＦＥＴ３０である半導体スイッチの負荷区間がある。
ＭＯＳ−ＦＥＴ３０のドレイン端子はＭＯＳ−ＦＥＴ１１のゲート端子Ｇに接続
されている。ＭＯＳ−ＦＥＴ３０のソース端子Ｓは、ツェナーダイオード４１と
ダイオード３１のアノード端子に接続されている。ＭＯＳ−ＦＥＴ３０のゲート
端子Ｇは抵抗３５を介して基準電位になっており、したがってここでは極性誤り
保護回路の端子３に接続されている。付加的に別の２つのツェナーダイオード３
３，３４が設けられており、これらのツェナーダイオードは相互に逆向きに直列
に接続されている。つまりこれらのツェナーダイオード３３，３４の２つのアノ
ード端子は相互に接続されている。一方のツェナーダイオード３３のカソード端
子はツェナーダイオード４１とダイオード３１のアノード端子に接続されており
、これに対してツェナーダイオード３４のカソード端子はＭＯＳ−ＦＥＴ３０の
ゲート端子Ｇに接続されている。

【００２１】 極性誤り保護ダイオード１０は別個のダイオードとして実現する必要はなく、
ＭＯＳ−ＦＥＴ１１にいずれにせよ設けられているインバースダイオードとする
ことが可能である。したがって極性誤り保護ダイオード１０はＭＯＳ−ＦＥＴ１
１の半導体基体に集積される。

【００２２】 図３に示された回路装置は以下のように動作する。

【００２３】 ＭＯＳ−ＦＥＴ１１ならびにパワーＭＯＳ−ＦＥＴ１２は、１つずつの電荷ポ
ンプ２６ないしは２４によって制御されて、ＭＯＳ−ＦＥＴ１１によって極性誤
り保護ダイオード１０が低抵抗にバイパスされるようにする。これによってＭＯ
Ｓ−ＦＥＴ１１およびパワーＭＯＳ−ＦＥＴ１２の２つのスイッチオン抵抗によ
り、通常動作時の負荷１６での電圧損失が決定される。

【００２４】 ツェナーダイオード４０，４１は、２つのＭＯＳ−ＦＥＴ１１，１２のゲート
端子Ｇを保護する。ダイオード３１は、ＭＯＳ−ＦＥＴ１１のゲート端子Ｇに接
続された素子に流れる電流を阻止する。これが必要なのは、極性誤り保護回路全
体がモノリシックに共通の半導体基体の集積される場合に寄生的な作用を阻止す
るためである。したがってダイオード３１は誘電体分離の実施形態では省略する
ことも可能である。

【００２５】 給電電圧Ｖが極性誤りの場合、負荷１６に流れる電流は、ＭＯＳ−ＦＥＴ１１
を遮断することによって阻止される。このような遮断は極性誤りの場合にＭＯＳ
−ＦＥＴ３０によって保証され、ここでＭＯＳ−ＦＥＴ３０は極性誤り時に抵抗
３５によってスイッチオンされる。すなわち極性誤り時には端子３に接続された
、抵抗３５の端子は正の電位に接続されているため、ＭＯＳ−ＦＥＴ３０もスイ
ッチオンすることが可能である。スイッチオンされたＭＯＳ−ＦＥＴ３０は、ダ
イオード３１を介してＭＯＳ−ＦＥＴ１１のゲート端子Ｇと、そのソース端子Ｓ
とを短絡する。したがってＭＯＳ−ＦＥＴ１１は、スイッチオフされたままであ
るか、または極性誤りが発生した時点にスイッチオフされる。ツェナーダイオー
ド３３，３４はＭＯＳ−ＦＥＴ３０のゲート端子Ｇを過電圧から保護する。

【００２６】 これに対して通常動作時にはＭＯＳ−ＦＥＴ３０は抵抗３５を介してスイッチ
オフされ、これによって制御回路２０の電荷ポンプ２６は、ＭＯＳ−ＦＥＴ１１
のゲート端子を阻止されずに充電することができる。したがってＭＯＳ−ＦＥＴ
１１は通常動作時には常にスイッチオンされている。

【００２７】 ＭＯＳ−ＦＥＴ１１は、エンハンスメント形ＭＯＳ−ＦＥＴでもデプレッショ
ン形ＭＯＳ−ＦＥＴでもよい。図３に示されたＭＯＳ−ＦＥＴ３０の制御は、必
ずしもそこに示された抵抗３５によって行われる必要はない。むしろＭＯＳ−Ｆ
ＥＴ３０のゲート端子Ｇを、制御回路２０の内部の制御信号から上記のように供
給することも可能である。

【００２８】 上記のように図３に示した極性誤り保護回路全体をモノリシック集積回路とし
て実施することができるとしても、本発明は当然のことながらこれに限定される
ものではない。この極性誤り保護回路は、複数の半導体基体に集積することがで
きる。例えばこれらの２つのＭＯＳ−ＦＥＴ１１と１２を別個の半導体基体に収
容することができる。ドレインは、これらの２つのパワーＭＯＳ−ＦＥＴの反対
側であるため、２つの半導体基体を単一の金属支持体、例えばケーシングのリー
ドフレームに取り付けることが可能である。

【図面の簡単な説明】

【図１】 従来技術による公知の極性誤り保護回路を示す図である。

【図２】 本発明による極性誤り保護回路の実施例のブロック回路図である。

【図３】 図２の回路装置の詳細な回路図である。

【符号の説明】

２，３ 端子 １０ 極性誤り保護ダイオード １１ 別の半導体スイッチ １２ 半導体スイッチ １４ インバースダイオード １６ 負荷 ２０ 制御回路 ２２ 制御電子回路 ２４ 電荷ポンプ ２６ 電荷ポンプ ３０ 別の半導体スイッチ ３１ ダイオァード ３２ 別の半導体スイッチ ３３，３４ ツェナーダイオード ３５ 抵抗 ４０，４１ ツェナーダイオード Ｖ 給電電圧 Ｓ ソース端子 Ｇ ゲート端子、制御端子 Ｄ ドレイン端子 ＩＮ 入力信号

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年３月２２日（２０００．３．２２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims (10)

【特許請求の範囲】
1. 【請求項１】 給電電圧（Ｖ）の端子（２，３）間にある、負荷（１６）と
   、半導体スイッチ（１２）と、極性誤り保護ダイオード（１０）との直列回路を
   有する極性誤り保護回路において、 極性誤り保護ダイオード（１０）に並列に、別の半導体スイッチ（１１）が接
   続されており、 該別の半導体スイッチ（１１）は、制御装置（２０）によって、通常動作時に
   半導体スイッチ（１２）の少なくともスイッチオン時間中にスイッチオンされ、
   給電電圧（Ｖ）の極性誤り時にスイッチオフされることを特徴とする 極性誤り保護回路。
2. 【請求項２】 前記の別の半導体スイッチ（１１）はインバースダイオード
   を有するＭＯＳ−ＦＥＴであり、 前記の極性誤り保護ダイオード（１０）はＭＯＳ−ＦＥＴのインバースダイオ
   ードである 請求項１に記載の極性誤り保護回路。
3. 【請求項３】 前記半導体スイッチ（１２）はＭＯＳ−ＦＥＴである 請求項１または２に記載の極性誤り保護回路。
4. 【請求項４】 前記の別の半導体スイッチ（１１）のソース端子（Ｓ）が給
   電電圧（Ｖ）の第１端子（２）に、また該半導体スイッチ（１１）のドレイン端
   子（Ｄ）が前記半導体スイッチ（１２）のドレイン端子（Ｄ）に接続されており
   、 該半導体スイッチ（１２）のソース端子（Ｓ）が負荷（１６）を介して給電電
   圧（Ｖ）の第２端子（３）に接続されている 請求項２または３に記載の極性誤り保護回路。
5. 【請求項５】 前記の別の半導体スイッチ（１１）の制御端子（Ｇ）は、制
   御装置（２０）の電荷ポンプ（２６）によって給電され、 遮断装置（３０，３５）によって電荷ポンプ（２６）の作用が極性誤り時に遮
   断される 請求項１から４までのいずれか１項に記載の極性誤り保護回路。
6. 【請求項６】 前記遮断装置（３０，３５）は別の半導体スイッチ（３０）
   を有しており、 該半導体スイッチ（３０）は、その負荷区間が、給電電圧（Ｖ）の第１端子（
   ２）と、極性誤り保護ダイオード（１０）に並列に接続された半導体スイッチ（
   １１）の制御端子（Ｇ）との間に接続されており、 前記の別の半導体スイッチ（３０）のゲート端子（Ｇ）は、抵抗（３５）を介
   して給電電圧（Ｖ）の第２端子（３）に接続されている 請求項５に記載の極性誤り保護回路。
7. 【請求項７】 ダイオード（３１）が、前記の別の半導体スイッチ（３０）
   の負荷区間と、給電電圧（Ｖ）の第１端子（２）との間に接続されており、これ
   によって前記ダイオード（３１）のカソード端子が、前記第１端子（２）に接続
   され、かつアノード端子が前記の別の半導体スイッチ（３０）の負荷区間の端子
   に接続されている 請求項６に記載の極性誤り保護回路。
8. 【請求項８】 半導体スイッチ（１２）の制御端子（Ｇ）と、負荷（１６）
   および半導体スイッチ（１２）の接続点との間にツェナーダイオード（４０）が
   接続されている 請求項１から７までのいずれか１項に記載の極性誤り保護回路。
9. 【請求項９】 ツェナーダイオード（４１）が、前記の別の半導体スイッチ
   （３０）の負荷区間に並列に接続されている 請求項６または７に記載の極性誤り保護回路。
10. 【請求項１０】 極性誤り保護回路は、１つの半導体基体にモノリシックに
    集積されている 請求項１から９までのいずれか１項に記載の極性誤り保護回路。