JPH07118641B2 - 半導体スイツチング素子の駆動回路 - Google Patents
半導体スイツチング素子の駆動回路Info
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- JPH07118641B2 JPH07118641B2 JP62110967A JP11096787A JPH07118641B2 JP H07118641 B2 JPH07118641 B2 JP H07118641B2 JP 62110967 A JP62110967 A JP 62110967A JP 11096787 A JP11096787 A JP 11096787A JP H07118641 B2 JPH07118641 B2 JP H07118641B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ、IGBT等の電圧駆動の半
導体スイツチング素子をパルス電圧で駆動する回路、特
に半導体スイツチング素子の高速度、高効率駆動を可能
にする回路に関する。
導体スイツチング素子をパルス電圧で駆動する回路、特
に半導体スイツチング素子の高速度、高効率駆動を可能
にする回路に関する。
電圧駆動の半導体スイツチング素子、例えば電界効果ト
ランジスタは、小電力で駆動できると同時に原理的には
蓄積時間が存在しないため、バイポーラトランジスタと
比較して高速度スイツチング動作が可能である。
ランジスタは、小電力で駆動できると同時に原理的には
蓄積時間が存在しないため、バイポーラトランジスタと
比較して高速度スイツチング動作が可能である。
しかし、電界効果トランジスタはそのゲート・ソース間
にかなり大きな静電容量が存在するため、これを高速に
導通または遮断させるためには、この静電容量を高速に
充電または放電させる駆動回路が必要である。従来の電
界効果トランジスタの駆動回路としては第８図の如き回
路が使用されてきている。以下、第８図について説明す
ると、Q3は駆動されるスイツチング用の電界効果トラン
ジスタである。T1はパルストランスであり、１次巻線n1
は直流電源VCCにまたがつて駆動トランジスタQ1と直列
接続されている。パルストランスT1の２次巻線n2はダイ
オードD1,D2を介して電界効果トランジスタQ3の駆動端
子間、つまりゲート極Ｇ、ソース極Ｓ間に接続されてい
る。ダイオードD2のアノード、カソード間にはそれぞれ
PNP形トランジスタQ2のベース・エミツタ極が接続さ
れ、さらにPNP形トランジスタQ2のコレクタは電界効果
トランジスタQ3のソース極Ｓに接続され、かつPNP形ト
ランジスタQ2のベース極とコレクタ極の間に抵抗R1が並
列接続されている。
にかなり大きな静電容量が存在するため、これを高速に
導通または遮断させるためには、この静電容量を高速に
充電または放電させる駆動回路が必要である。従来の電
界効果トランジスタの駆動回路としては第８図の如き回
路が使用されてきている。以下、第８図について説明す
ると、Q3は駆動されるスイツチング用の電界効果トラン
ジスタである。T1はパルストランスであり、１次巻線n1
は直流電源VCCにまたがつて駆動トランジスタQ1と直列
接続されている。パルストランスT1の２次巻線n2はダイ
オードD1,D2を介して電界効果トランジスタQ3の駆動端
子間、つまりゲート極Ｇ、ソース極Ｓ間に接続されてい
る。ダイオードD2のアノード、カソード間にはそれぞれ
PNP形トランジスタQ2のベース・エミツタ極が接続さ
れ、さらにPNP形トランジスタQ2のコレクタは電界効果
トランジスタQ3のソース極Ｓに接続され、かつPNP形ト
ランジスタQ2のベース極とコレクタ極の間に抵抗R1が並
列接続されている。
今信号源SIGからのパルス信号により駆動用のトランジ
スタQ1が第９図（１）に示す時刻t0にて導通状態となる
と、パルストランスT1の１次巻線n1の両端には駆動トラ
ンジスタQ1を理想的導通と仮定すると電源電圧VCCが印
加され、２次巻線n2にも黒点印刷を正とする電圧が発生
する。２次巻線n2の波形を第９図（２）に示すがn1とn2
の巻線比を1:1とした場合、その電圧はVCCであり、この
電圧はダイオードD1,D2を介して、電界効果トランジス
タQ3のゲート極Ｇ、ソース極Ｓに加えられる。この時PN
P形トランジスタQ2のベース・エミツタはダイオードD2
の順電圧によつて逆バイアスされ、PNP形トランジスタQ
2は遮断状態であり、電界効果トランジスタQ3のゲート
極Ｇとソース極Ｓとの間の電圧▲Ｖ′ GS▼は▲Ｖ′ GS▼
＝VCC−2VFに維持されて電界効果トランジスタQ3は導通
状態となる。ここにVFはダイオードD1,D2の順方向電圧
降下である。
スタQ1が第９図（１）に示す時刻t0にて導通状態となる
と、パルストランスT1の１次巻線n1の両端には駆動トラ
ンジスタQ1を理想的導通と仮定すると電源電圧VCCが印
加され、２次巻線n2にも黒点印刷を正とする電圧が発生
する。２次巻線n2の波形を第９図（２）に示すがn1とn2
の巻線比を1:1とした場合、その電圧はVCCであり、この
電圧はダイオードD1,D2を介して、電界効果トランジス
タQ3のゲート極Ｇ、ソース極Ｓに加えられる。この時PN
P形トランジスタQ2のベース・エミツタはダイオードD2
の順電圧によつて逆バイアスされ、PNP形トランジスタQ
2は遮断状態であり、電界効果トランジスタQ3のゲート
極Ｇとソース極Ｓとの間の電圧▲Ｖ′ GS▼は▲Ｖ′ GS▼
＝VCC−2VFに維持されて電界効果トランジスタQ3は導通
状態となる。ここにVFはダイオードD1,D2の順方向電圧
降下である。
次にｔ＝t1で駆動トランジスタQ1が遮断するとパルスト
ランスT1の励磁エネルギにより１次巻線n1、２次巻線n2
の各電圧極性が反転し１次巻線n1の電圧はツエナダイオ
ードZD1とダイオードD3からなる電圧抑制回路により抑
制される。２次巻線n2にも黒点印側を負とする反転電圧
が発生するが、ダイオードD1により阻止される。この結
果PNP形トランジスタQ2のエミツタとコレクタ間には、
電界効果トランジスタQ3のゲート極・ソース極間静電容
量CGSに充電された電圧VGSが、エミツタ側が正、コレク
タ側が負となる極性で印加され、かつPNP形トランジス
タQ2のベースとコレクタ間に抵抗R1が接続されているた
め、PNP形トランジスタQ2は順方向バイアスされて導通
状態となり、電界効果トランジスタQ3のゲート極・ソー
ス極間電圧VGSがCGSの放電にともない低下し、VGS＝０
付近で電界効果トランジスタQ3は遮断状態となる。
ランスT1の励磁エネルギにより１次巻線n1、２次巻線n2
の各電圧極性が反転し１次巻線n1の電圧はツエナダイオ
ードZD1とダイオードD3からなる電圧抑制回路により抑
制される。２次巻線n2にも黒点印側を負とする反転電圧
が発生するが、ダイオードD1により阻止される。この結
果PNP形トランジスタQ2のエミツタとコレクタ間には、
電界効果トランジスタQ3のゲート極・ソース極間静電容
量CGSに充電された電圧VGSが、エミツタ側が正、コレク
タ側が負となる極性で印加され、かつPNP形トランジス
タQ2のベースとコレクタ間に抵抗R1が接続されているた
め、PNP形トランジスタQ2は順方向バイアスされて導通
状態となり、電界効果トランジスタQ3のゲート極・ソー
ス極間電圧VGSがCGSの放電にともない低下し、VGS＝０
付近で電界効果トランジスタQ3は遮断状態となる。
しかし以上説明したような従来の電界効果トランジスタ
のゲート駆動回路においては、導通状態では、問題はな
いが導通状態より遮断状態に完全に移行するまでの間に
VGSの電圧降下とともに放電電流が減少してくるため波
形図第９図（３）にVGSの波形図を示すようにｔ＝t1で
は遮断状態とはならずｔ＝▲ｔ′ ２▼まで遅れる欠点が
ある。
のゲート駆動回路においては、導通状態では、問題はな
いが導通状態より遮断状態に完全に移行するまでの間に
VGSの電圧降下とともに放電電流が減少してくるため波
形図第９図（３）にVGSの波形図を示すようにｔ＝t1で
は遮断状態とはならずｔ＝▲ｔ′ ２▼まで遅れる欠点が
ある。
本発明は以上の問題点を解決するために、パルス電圧で
半導体スイツチング素子を駆動する回路において、上記
半導体スイツチング素子の駆動端子間と並列に抵抗とダ
イオードの直列回路を接続すると共に、上記半導体スイ
ツチイング素子の駆動端子間と直列にコンデンサとツエ
ナダイオードの並列回路を接続したことを特徴とする半
導体スイツチング素子の駆動回路を提供するものであ
る。
半導体スイツチング素子を駆動する回路において、上記
半導体スイツチング素子の駆動端子間と並列に抵抗とダ
イオードの直列回路を接続すると共に、上記半導体スイ
ツチイング素子の駆動端子間と直列にコンデンサとツエ
ナダイオードの並列回路を接続したことを特徴とする半
導体スイツチング素子の駆動回路を提供するものであ
る。
本発明は上記のような構成になつているので、上記抵抗
とダイオードの直列回路を介して上記ツエナダイオード
のツエナ電圧まで充電された上記コンデンサの電圧が、
上記半導体スイツチング素子の駆動端子間静電容量の充
電々荷の放電々流の大きさを大きくし、半導体スイツチ
ング素子の駆動端子間の電圧降下に伴う放電々流減少割
合を小さくすると共に、半導体スイツチング素子の駆動
端子間に逆バイアスとして印加されるので、急速に半導
体スイツチング素子の駆動端子間電圧が零になり、半導
体スイツチング素子は急速に遮断状態となる。
とダイオードの直列回路を介して上記ツエナダイオード
のツエナ電圧まで充電された上記コンデンサの電圧が、
上記半導体スイツチング素子の駆動端子間静電容量の充
電々荷の放電々流の大きさを大きくし、半導体スイツチ
ング素子の駆動端子間の電圧降下に伴う放電々流減少割
合を小さくすると共に、半導体スイツチング素子の駆動
端子間に逆バイアスとして印加されるので、急速に半導
体スイツチング素子の駆動端子間電圧が零になり、半導
体スイツチング素子は急速に遮断状態となる。
第１図は本発明の一実施例を示す図である。以下第１図
について説明すると、Q3は駆動されるスイツチング用の
電界効果トランジスタである。T1はパルストランスであ
り、１次巻線n1は直流電源VCCにまたがつて駆動トラン
ジスタQ1と直列接続されている。パルストランスT1の２
次巻線n2の一端はダイオードD1とD2を介して電界効果ト
ランジスタQ3のゲート極Ｇに接続される。パルストラン
スT1の２次巻線n2の他の一端は電界効果トランジスタQ3
のゲート極・ソース極間静電容量CGSに比較して遥かに
大きい静電容量のコンデンサC1を介して電界効果トラン
ジスタQ3のソース極Ｓに接続されている。上記コンデン
サC1にはツエナダイオードZD2が並列に、そのカソード
が電界効果トランジスタQ3のソース極Ｓに接続される方
向で接続されている。また、電界効果トランジスタQ3の
ゲート極・ソース極間と並列に抵抗R2とダイオードD4の
直列回路が接続されている。ダイオードD2のアノード・
カソード間にはそれぞれPNP形トランジスタQ2のベース
・エミツタ極が接続され、さらにベース極とコレクタ極
の間には抵抗R1が並列接続されている。
について説明すると、Q3は駆動されるスイツチング用の
電界効果トランジスタである。T1はパルストランスであ
り、１次巻線n1は直流電源VCCにまたがつて駆動トラン
ジスタQ1と直列接続されている。パルストランスT1の２
次巻線n2の一端はダイオードD1とD2を介して電界効果ト
ランジスタQ3のゲート極Ｇに接続される。パルストラン
スT1の２次巻線n2の他の一端は電界効果トランジスタQ3
のゲート極・ソース極間静電容量CGSに比較して遥かに
大きい静電容量のコンデンサC1を介して電界効果トラン
ジスタQ3のソース極Ｓに接続されている。上記コンデン
サC1にはツエナダイオードZD2が並列に、そのカソード
が電界効果トランジスタQ3のソース極Ｓに接続される方
向で接続されている。また、電界効果トランジスタQ3の
ゲート極・ソース極間と並列に抵抗R2とダイオードD4の
直列回路が接続されている。ダイオードD2のアノード・
カソード間にはそれぞれPNP形トランジスタQ2のベース
・エミツタ極が接続され、さらにベース極とコレクタ極
の間には抵抗R1が並列接続されている。
今信号源SIGからのパルス信号により駆動用のトランジ
スタQ1が第２図（１）に示す時刻t0にて導通状態となる
と、パルストランスT1の１次巻線n1の両端には、トラン
ジスタQ1を理想的導通と仮定すると、電源電圧VCCが印
加され、２次巻線n2にも黒点印側を正とする電圧が発生
する。２次巻線n2の波形を第２図（２）に示すがn1とn2
の巻数比を1:1とした場合、その電圧はVCCであり、この
電圧はダイオードD1,D2およびツエナダイオードZD2を介
して電界効果トランジスタQ3のゲート極Ｇ、ソース極Ｓ
に加えられる。この時PNP形トランジスタQ2のベースエ
ミツタはダイオードD2の順電圧によつて逆バイアスさ
れ、PNP形トランジスタQ2は遮断状態であり、電界効果
トランジスタQ2のゲート極Ｇとソース極Ｓとの間の電圧
VGSは VGS＝VCC＋2VF−VR （ここにVFはダイオードD1,D2の順方向電圧降下、VRは
ツエナダイオードZD2のツエナ電圧である。） に維持されて電界効果トランジスタQ3は導通状態とな
る。ここで、静電容量が電界効果トランジスタQ3のゲー
ト極・ソース極間静電容量に比較して遥かに大きいコン
デンサC1は、抵抗R2及びダイオードD4を通してツエナ電
圧まで充電される。尚，抵抗R2とダイオードD4の直列回
路がない場合には，パルストランスT1の２次巻線n2に発
生する電圧は，電界効果トランジスタQ3のゲート極・ソ
ース極間静電容量CGSとコンデンサC1とで分担されて充
電されるが，コンデンサC1の静電容量は電界効果トラン
ジスタQ3のゲート極・ソース極間静電容量に比較して遥
かに大きいので,T1の２次巻線n2に発生する電圧の殆ど
が電界効果トランジスタQ3のゲート極・ソース極間静電
容量CGSに充電されてしまい，コンデンサC1には殆ど充
電されない結果となる。
スタQ1が第２図（１）に示す時刻t0にて導通状態となる
と、パルストランスT1の１次巻線n1の両端には、トラン
ジスタQ1を理想的導通と仮定すると、電源電圧VCCが印
加され、２次巻線n2にも黒点印側を正とする電圧が発生
する。２次巻線n2の波形を第２図（２）に示すがn1とn2
の巻数比を1:1とした場合、その電圧はVCCであり、この
電圧はダイオードD1,D2およびツエナダイオードZD2を介
して電界効果トランジスタQ3のゲート極Ｇ、ソース極Ｓ
に加えられる。この時PNP形トランジスタQ2のベースエ
ミツタはダイオードD2の順電圧によつて逆バイアスさ
れ、PNP形トランジスタQ2は遮断状態であり、電界効果
トランジスタQ2のゲート極Ｇとソース極Ｓとの間の電圧
VGSは VGS＝VCC＋2VF−VR （ここにVFはダイオードD1,D2の順方向電圧降下、VRは
ツエナダイオードZD2のツエナ電圧である。） に維持されて電界効果トランジスタQ3は導通状態とな
る。ここで、静電容量が電界効果トランジスタQ3のゲー
ト極・ソース極間静電容量に比較して遥かに大きいコン
デンサC1は、抵抗R2及びダイオードD4を通してツエナ電
圧まで充電される。尚，抵抗R2とダイオードD4の直列回
路がない場合には，パルストランスT1の２次巻線n2に発
生する電圧は，電界効果トランジスタQ3のゲート極・ソ
ース極間静電容量CGSとコンデンサC1とで分担されて充
電されるが，コンデンサC1の静電容量は電界効果トラン
ジスタQ3のゲート極・ソース極間静電容量に比較して遥
かに大きいので,T1の２次巻線n2に発生する電圧の殆ど
が電界効果トランジスタQ3のゲート極・ソース極間静電
容量CGSに充電されてしまい，コンデンサC1には殆ど充
電されない結果となる。
次に第２図においてｔ＝t1でトランジスタQ1が遮断する
とパルストランスT1の励磁エネルギにより１次巻線n1、
２次巻線n2の各電圧極性が反転し、２次巻線n2にも黒点
印側を負とするこの反転電圧が発生するが、ダイオード
D1に阻止される。この結果PNP形トランジスタQ2のエミ
ツタとコレクタ間には、電界効果トランジスタQ3のゲー
ト極・ソース極間静電容量CGSに充電された電圧VGSとコ
ンデンサC1の充電端子電圧VRの和すなわち、VQ2＝VGS＋
VRがエミツタ側が正、コレクタ側が負となる極性で印加
され、かつPNP形トランジスタQ2のベースとコレクタ間
に抵抗R1が接続されているため、PNP形トランジスタQ2
は順方向バイアスされて導通状態となり、電界効果トラ
ンジスタQ3のゲート極・ソース極間電圧VGSが放電して
その電圧が降下してくる。波形図第２図（３）のｔ＝t2
でVGS＝０になる付近で電界効果トランジスタQ3は遮断
状態となる。VGSが放電降下する過程においてもその静
電容量が電界効果トランジスタQ3のゲート極・ソース極
間静電容量CGSに比較して遥かに大きいコンデンサC1の
充電端子電圧VRはダイオードD4で放電を阻止され、その
値は殆ど変化しないため、VGSの放電速度は低下しな
い。従来回路の波形図第９図（３）と本発明回路の波形
図第２図（３）とを比較して、▲ｔ′ ２▼−t1＞t2−t1
となる。そしてさらにコンデンサC1の端子電圧VRが電界
効果トランジスタQ3のゲート極、ソース極間を逆方向に
充電し遮断状態を完全にする。すなわち電界効果トラン
ジスタQ3は遮断時は−VRの逆バイアス状態となる。この
逆バイアス電圧−VRは通常−1V〜−5V程度に設定するこ
とが好ましい。
とパルストランスT1の励磁エネルギにより１次巻線n1、
２次巻線n2の各電圧極性が反転し、２次巻線n2にも黒点
印側を負とするこの反転電圧が発生するが、ダイオード
D1に阻止される。この結果PNP形トランジスタQ2のエミ
ツタとコレクタ間には、電界効果トランジスタQ3のゲー
ト極・ソース極間静電容量CGSに充電された電圧VGSとコ
ンデンサC1の充電端子電圧VRの和すなわち、VQ2＝VGS＋
VRがエミツタ側が正、コレクタ側が負となる極性で印加
され、かつPNP形トランジスタQ2のベースとコレクタ間
に抵抗R1が接続されているため、PNP形トランジスタQ2
は順方向バイアスされて導通状態となり、電界効果トラ
ンジスタQ3のゲート極・ソース極間電圧VGSが放電して
その電圧が降下してくる。波形図第２図（３）のｔ＝t2
でVGS＝０になる付近で電界効果トランジスタQ3は遮断
状態となる。VGSが放電降下する過程においてもその静
電容量が電界効果トランジスタQ3のゲート極・ソース極
間静電容量CGSに比較して遥かに大きいコンデンサC1の
充電端子電圧VRはダイオードD4で放電を阻止され、その
値は殆ど変化しないため、VGSの放電速度は低下しな
い。従来回路の波形図第９図（３）と本発明回路の波形
図第２図（３）とを比較して、▲ｔ′ ２▼−t1＞t2−t1
となる。そしてさらにコンデンサC1の端子電圧VRが電界
効果トランジスタQ3のゲート極、ソース極間を逆方向に
充電し遮断状態を完全にする。すなわち電界効果トラン
ジスタQ3は遮断時は−VRの逆バイアス状態となる。この
逆バイアス電圧−VRは通常−1V〜−5V程度に設定するこ
とが好ましい。
第３図は本発明の他の実施例を示す回路図である。第３
図において第１図と対応する部分に同一符号を付けてあ
るが、この例では電界効果トランジスタQ3としてＰチヤ
ンネルエンハンスメント形のものを用い、これにともな
いパルストランスT1の２次巻線n2の極性が第１図に示し
た実施例の回路と逆にされ、またダイオードD1,D2,D4,
およびツエナダイオードZD2の極性が逆になり、トラン
ジスタQ2はNPN形が用いられる。また、ツエナダイオー
ドZD1に代えてリセツト用の抵抗R3がダイオードD3に接
続されている。この回路の第１図の実施例との動作上の
相違点は、第２図に示した信号波形の極性が逆極性とな
るだけであり、この第３図に示す実施例の回路でも、第
１図に示した実施例の回路とまつたく同一の効果を実現
することが可能であることは明白である。
図において第１図と対応する部分に同一符号を付けてあ
るが、この例では電界効果トランジスタQ3としてＰチヤ
ンネルエンハンスメント形のものを用い、これにともな
いパルストランスT1の２次巻線n2の極性が第１図に示し
た実施例の回路と逆にされ、またダイオードD1,D2,D4,
およびツエナダイオードZD2の極性が逆になり、トラン
ジスタQ2はNPN形が用いられる。また、ツエナダイオー
ドZD1に代えてリセツト用の抵抗R3がダイオードD3に接
続されている。この回路の第１図の実施例との動作上の
相違点は、第２図に示した信号波形の極性が逆極性とな
るだけであり、この第３図に示す実施例の回路でも、第
１図に示した実施例の回路とまつたく同一の効果を実現
することが可能であることは明白である。
第５図は本発明の他の実施例を示す回路図である。この
実施例においては、ツエナダイオードZD1及びダイオー
ドD3からなるリセツト回路がパルストランスT1の２次巻
線n2側に設けられている点、コンデンサC1とツエナダイ
オードZD2の並列回路が電界効果トランジスタQ3のゲー
ト極に設けられている点、ダイオードD1が省略されてい
る点、及び抵抗R1の接続などの点で第１図の実施例と異
なるが、動作は第１図の実施例とほぼ同様であり、同様
の効果が得られる。
実施例においては、ツエナダイオードZD1及びダイオー
ドD3からなるリセツト回路がパルストランスT1の２次巻
線n2側に設けられている点、コンデンサC1とツエナダイ
オードZD2の並列回路が電界効果トランジスタQ3のゲー
ト極に設けられている点、ダイオードD1が省略されてい
る点、及び抵抗R1の接続などの点で第１図の実施例と異
なるが、動作は第１図の実施例とほぼ同様であり、同様
の効果が得られる。
第６図は本発明の他の実施例を示す回路図である。この
例は第５図に示す回路図に対応して電界効果トランジス
タQ3としてＰチヤンネルエンハンスメント形のものを用
い、これにともないパルストランスT1の２次巻線n2の極
性が第５図に示した実施例の回路と逆になり、またダイ
オードD2,D4およびツエナダイオードZD2の極性が逆にな
り、トランジスタQ2はNPN形が用いられる。この実施例
においても、動作は第１図の実施例とほぼ同様であり、
同様の効果が得られる。
例は第５図に示す回路図に対応して電界効果トランジス
タQ3としてＰチヤンネルエンハンスメント形のものを用
い、これにともないパルストランスT1の２次巻線n2の極
性が第５図に示した実施例の回路と逆になり、またダイ
オードD2,D4およびツエナダイオードZD2の極性が逆にな
り、トランジスタQ2はNPN形が用いられる。この実施例
においても、動作は第１図の実施例とほぼ同様であり、
同様の効果が得られる。
第７図は本発明の他の実施例を示す図である。この実施
例は、パルストランスを介さずに、トランジスタQ1によ
り電界効果トランジスタQ3を直接駆動するパルスを発生
させるようにしたものである。この実施例においても、
動作は第１図の実施例とほぼ同様であり、同様の効果が
得られる。
例は、パルストランスを介さずに、トランジスタQ1によ
り電界効果トランジスタQ3を直接駆動するパルスを発生
させるようにしたものである。この実施例においても、
動作は第１図の実施例とほぼ同様であり、同様の効果が
得られる。
以上述べた実施例はいずれも各１個の電界効果トランジ
スタの駆動回路を示してあるが、複数個の電界効果トラ
ンジスタのそれぞれに上述の変成器の２次巻線以降のダ
イオード、抵抗器、ツエナダイオード、コンデンサ、ト
ランジスタを接続して、同一変成器に複数の２次巻線を
設けることにより、１個のスイツチ素子の開閉により、
互いに直流的に絶縁された複数個の電界効果トランジス
タを同時に導通ないしは遮断させることも可能である。
スタの駆動回路を示してあるが、複数個の電界効果トラ
ンジスタのそれぞれに上述の変成器の２次巻線以降のダ
イオード、抵抗器、ツエナダイオード、コンデンサ、ト
ランジスタを接続して、同一変成器に複数の２次巻線を
設けることにより、１個のスイツチ素子の開閉により、
互いに直流的に絶縁された複数個の電界効果トランジス
タを同時に導通ないしは遮断させることも可能である。
以上述べたように本発明は、パルス電圧で半導体スイツ
チング素子を駆動する回路において、上記半導体スイツ
チング素子の駆動端子間と並列に抵抗とダイオードの直
列回路を接続すると共に、上記半導体スイツチング素子
の駆動端子間と直列にコンデンサとツエナダイオードの
並列回路を接続したことを特徴とする半導体スイツチン
グ素子の駆動回路である。本発明はこのような特徴を有
するので、従来装置に対してわずかな追加構成部品、す
なわちダイオード、抵抗、ツエナダイオード、及びコン
デンサを加えるのみで半導体スイツチング素子に、その
遮断期間への移行期間と、遮断期間中に適正有効な逆バ
イアス電圧を供給することができる。したがつて半導体
スイツチング素子の駆動端子間に存在する静電容量蓄積
電荷を、逆極性電圧を重畳することにより、高速度放電
させることができ、半導体スイツチング素子を従来より
高速度にて遮断することができ、したがつてスイツチン
グ効率を高めることができる。特に駆動端子間静電容量
が大きい電力用半導体スイツチング素子に対して有効で
ある。
チング素子を駆動する回路において、上記半導体スイツ
チング素子の駆動端子間と並列に抵抗とダイオードの直
列回路を接続すると共に、上記半導体スイツチング素子
の駆動端子間と直列にコンデンサとツエナダイオードの
並列回路を接続したことを特徴とする半導体スイツチン
グ素子の駆動回路である。本発明はこのような特徴を有
するので、従来装置に対してわずかな追加構成部品、す
なわちダイオード、抵抗、ツエナダイオード、及びコン
デンサを加えるのみで半導体スイツチング素子に、その
遮断期間への移行期間と、遮断期間中に適正有効な逆バ
イアス電圧を供給することができる。したがつて半導体
スイツチング素子の駆動端子間に存在する静電容量蓄積
電荷を、逆極性電圧を重畳することにより、高速度放電
させることができ、半導体スイツチング素子を従来より
高速度にて遮断することができ、したがつてスイツチン
グ効率を高めることができる。特に駆動端子間静電容量
が大きい電力用半導体スイツチング素子に対して有効で
ある。
また適正な逆バイアス電圧が供給されるため半導体スイ
ツチング素子の遮断期間中における外来ノイズ電圧等に
よる誤導通を防止できる利点も有する。
ツチング素子の遮断期間中における外来ノイズ電圧等に
よる誤導通を防止できる利点も有する。
第１図は本発明の一実施例を示す図、第２図は第１図に
示す回路各部の電圧波形図、第３図は本発明の他の一実
施例を示す図、第４図は第３図に示す回路各部の電圧波
形図、第５図乃至第７図は夫々本発明の他の一実施例を
示す図、第８図は従来装置を示す図、第９図は第８図に
示す回路各部の電圧波形図である。 VCC……駆動電圧源 T1……パルストランス n1……１次巻線 n2……２次巻線 n3……第３の巻線 Q1,Q2……トランジスタ Q3……半導体スイツチング素子 D1,D2,D3,D4……ダイオード ZD1,ZD2……ツエナダイオード R1,R2,R3……抵抗 C1……コンデンサ SIG……信号源 CGS……ゲート・ソース間静電容量
示す回路各部の電圧波形図、第３図は本発明の他の一実
施例を示す図、第４図は第３図に示す回路各部の電圧波
形図、第５図乃至第７図は夫々本発明の他の一実施例を
示す図、第８図は従来装置を示す図、第９図は第８図に
示す回路各部の電圧波形図である。 VCC……駆動電圧源 T1……パルストランス n1……１次巻線 n2……２次巻線 n3……第３の巻線 Q1,Q2……トランジスタ Q3……半導体スイツチング素子 D1,D2,D3,D4……ダイオード ZD1,ZD2……ツエナダイオード R1,R2,R3……抵抗 C1……コンデンサ SIG……信号源 CGS……ゲート・ソース間静電容量
Claims (1)
- 【請求項１】パルス電圧で半導体スイッチング素子を駆
動する回路において，上記半導体スイッチング素子の駆
動端子間と直列にコンデンサとツェナダイオードの並列
回路を，該コンデンサの充電電圧の正極性側に上記ツェ
ナダイオードのカソードが結合されるように接続すると
共に，上記半導体スイッチング素子の駆動端子間と並列
に抵抗とダイオードの直列回路を，該ダイオードが上記
コンデンサを充電する向きに接続したことを特徴とする
半導体スイッチング素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110967A JPH07118641B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体スイツチング素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110967A JPH07118641B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体スイツチング素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276319A JPS63276319A (ja) | 1988-11-14 |
| JPH07118641B2 true JPH07118641B2 (ja) | 1995-12-18 |
Family
ID=14549046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110967A Expired - Fee Related JPH07118641B2 (ja) | 1987-05-07 | 1987-05-07 | 半導体スイツチング素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118641B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990013178A1 (en) * | 1989-04-19 | 1990-11-01 | Sundstrand Corporation | Gate drive circuit for power transistor |
| JP2000232783A (ja) * | 1999-02-10 | 2000-08-22 | Tokin Corp | スイッチング電源及びその主スイッチング素子の駆動制御回路 |
| JP4676765B2 (ja) * | 2005-01-06 | 2011-04-27 | 株式会社トライエンジニアリング | スイッチング回路 |
| JP2010130786A (ja) * | 2008-11-27 | 2010-06-10 | Denso Corp | パワースイッチング素子の駆動回路 |
| JP5423307B2 (ja) * | 2009-10-19 | 2014-02-19 | 株式会社豊田自動織機 | 電圧制御型トランジスタのゲートドライブ回路 |
| JP5584101B2 (ja) * | 2010-11-24 | 2014-09-03 | 株式会社ダイヘン | アーク加工用電源装置 |
| DE102013219015A1 (de) * | 2013-09-20 | 2015-03-26 | Osram Gmbh | Synchrongleichrichter |
| CN112557945B (zh) * | 2020-11-18 | 2024-10-18 | 苏州美思迪赛半导体技术有限公司 | 驱动端口状态检测电路及方法 |
-
1987
- 1987-05-07 JP JP62110967A patent/JPH07118641B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276319A (ja) | 1988-11-14 |
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Legal Events
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|---|---|---|---|
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