JP3539194B2 - パワーmosfet回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、サージ等の過電圧からパワーMOSFETを保護するための電圧制限回路を備えた負荷駆動用のパワーMOSFET回路に関し、特に、パワーMOSFETの耐圧を電圧制限回路の影響を受けずに測定可能にしたパワーMOSFET回路に関するものである。
【0002】
【従来の技術】
従来、この種のパワーMOSFET回路として、特開平6−104444号公報に開示されたものが知られている。この従来のパワーMOSFET回路は、図9に示すように、パワーMOSFET1のドレイン−ゲート間にツェナーダイオードZDとダイオードDからなるアクティブクランプとしての電圧制限回路2が接続されている。ツェナーダイオードZDのツェナー電圧VzとダイオードDの順方向電圧VDとパワーMOSFET1のしきい値電圧Vthとの合計電圧(Vz+VD+Vth)を、パワーMOSFET1の降伏電圧BVds未満に設定することにより、ドレインに印加されるサージ等の過電圧からパワーMOSFET1を保護する構成となっている。
【0003】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧制限回路を備えるパワーMOSFET回路では、パワーMOSFET1の耐圧を測定するために、ゲートにオフ信号を印加してパワーMOSFET1をオフ状態にし、ドレインにシンク電流Idsを注入したときのドレイン−ソース間の降伏電圧BVdsを測定しようとすると、アクティブクランプにてドレイン−ソース間電圧が降伏電圧BVds以下にクランプされてしまい、パワーMOSFET1の真の耐圧を測定することができない。
【0004】
このため、パワーMOSFET1の耐圧にて把握されるパワーMOSFET1の最大定格等の評価や、電圧制限回路2によるドレイン−ソース間のクランプ電圧(即ち、前記合計電圧)とパワーMOSFET1の耐圧との耐圧差を確認することができず、パワーMOSFET回路の特性検査による特性保証が困難となるという問題がある。
【0005】
本発明はこのような課題を解決するためになされたもので、負荷駆動時の通常動作においてはアクティブクランプとしての電圧制限回路によりパワーMOSFETを保護し、特性検査時には電圧制限回路に影響されることなくパワーMOSFETの耐圧測定が可能なパワーMOSFET回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
このような目的を達成するため、本発明のパワーMOSFET回路は、負荷駆動用のパワーMOSFETと、パワーMOSFETのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び開閉素子と、パワーMOSFETのゲートに電気的に接続された第1の信号入力端子と、開閉素子にオン・オフ制御するための信号を供給する第2の信号入力端子とを備え、前記開閉素子は、ゲートに前記第2の信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーMOSFETの前記ゲートと前記第1の信号入力端子がそれぞれ接続されたディプレッション型のMOSFETと、前記ディプレッション型のMOSFETのゲート−ソース間に接続された抵抗とで構成されるようにした。
【0007】
また、本発明の他のパワーMOSFET回路は、負荷駆動用のパワーMOSFETと、パワーMOSFETのゲートに信号を入力する信号入力端子と、パワーMOSFETのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び前記入力端子の電圧が入力信号によって前記パワーMOSFETがオンとなる動作電圧範囲内のときオン状態となリ、入力信号によって前記パワーMOSFETがオフとなる動作電圧範囲外でオフ状態となる開閉素子とを備え、前記開閉素子は、ノーマリーオン型のトランジスタである構成とした。
【0008】
前者のパワーMOSFET回路では、負荷駆動時には、第1の信号入力端子を介してパワーMOSFETに信号を供給し、第2の信号入力端子を介して開閉素子をオン状態にする。この状態では、電圧制限回路がパワーMOSFETのドレインーソース間に電気的に接続された状態となり、パワーMOSFETにサージ等の過電圧が印加すると、電圧制限回路にてパワーMOSFETのドレインーソース間電圧をクランプして保護する。
【0009】
特性検査時には、第1の信号入力端子にパワーMOSFETをオフ状態にする信号を供給し、第2の信号入力端子を介して開閉素子をオフ状態にする。これにより、電圧制限回路がパワーMOSFETから切り離された状態となる。パワーMOSFETのドレインにシンク電流を供給したときのドレイン−ソース間降伏電圧を測定することで、電圧制限回路の影響を受けずにパワーMOSFETの耐圧測定が可能となる。
【0010】
後者のパワーMOSFET回路では、負荷駆動時には、信号入力端子を介してパワーMOSFETに動作電圧範囲内の信号を供給する。このとき、開閉素子がオン状態となり、電圧制限回路がパワーMOSFETのドレインーソース間に電気的に接続された状態となり、パワーMOSFETにサージ等の過電圧が印加すると、電圧制限回路にてパワーMOSFETのドレインーソース間電圧をクランプして保護する。特性検査時には、信号入力端子にパワーMOSFETの動作電圧範囲外の電圧を印加する。これにより、開閉素子がオフ状態となり、電圧制限回路がパワーMOSFETから切り離された状態となる。パワーMOSFETのドレインにシンク電流を供給したときのドレイン−ソース間降伏電圧を測定することで、電圧制限回路の影響を受けずにパワーMOSFETの耐圧測定が可能となる。
【0011】
【発明の実施の形態】
(第1の実施の形態)
図1は、第1の実施の形態におけるパワーMOSFET回路の構成とその使用例を示す回路図である。
【0012】
図1において、本実施の形態のパワーMOSFET回路3は、Nチャンネルエンハンスメント型のパワーMOSFET4と、アクティブクランプとしての電圧制限回路5と、Nチャンネルディプレッション型のMOSFET6と、第1の信号入力端子7と、第2の信号入力端子8と、負荷接続用端子9と、グランド端子10を備えて構成されている。
【0013】
パワーMOSFET4のゲートと第1の信号入力端子7、そのドレインと負荷接続用端子9、そのソースとグランド端子10がそれぞれ接続されている。MOSFET6のゲートと第2の信号入力端子8が接続され、そのソースとパワーMOSFET4のゲートが接続され、MOSFET6のゲート−ソース間には抵抗11が接続されている。
【0014】
電圧制限回路5は、アノード同士が接続されたツェナーダイオードZDiとダイオードDiを備え、ツェナーダイオードZDiのカソードと負荷接続用端子9、ダイオードDiのカソードとMOSFET6のドレインがそれぞれ接続されている。更に、ツェナーダイオードZDiの降伏時に生じるツェナー電圧VzとダイオードDiの順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)を、パワーMOSFET4のドレイン−ソース間降伏電圧BVds未満とするように、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDが決められている。
【0015】
かかる構成を有するパワーMOSFET回路3を負荷駆動用として使用するには、負荷接続用端子9とグランド端子10の間に、駆動すべき負荷12と電力供給用電源13を直列接続し、第1の信号入力端子7とグランド端子10の間に、入力信号Sinを印加するための駆動信号源14を接続し、第2の信号入力端子8を開放にする。即ち、第2の信号入力端子8を開放状態にすることで、MOSFET6をオン状態にするためのオン信号を供給したのと等価な状態にする。
【0016】
次に、パワーMOSFET回路3による負荷駆動時の動作について説明する。駆動信号源14からの入力信号Sinがグランドレベルに相当する“L”レベルから、パワーMOSFET4のしきい値電圧Vth4より高い“H”レベルに変化すると、パワーMOSFET4がオフ状態からオン状態となって、負荷接続用端子9とグランド端子10間を導通状態にすることにより、負荷12を駆動する。
【0017】
このとき、第2の信号入力端子8が開放状態となっているため、開閉素子としてのMOSFET6はそのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、入力信号Sinが“L”レベルから“H”レベルに変化しても、ダイオードDiのカソードとパワーMOSFET4のゲートがMOSFET6を介して接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0018】
一方、駆動信号源14からの入力信号SinがパワーMOSFET4のしきい値電圧Vth4より高い“H”レベルから、グランドレベルに相当する“L”レベルに変化すると、パワーMOSFET4がオン状態からオフ状態となって、負荷接続用端子9とグランド端子10間を非導通状態にすることにより、負荷12の駆動を停止する。
【0019】
また、入力信号Sinが“H”レベルから“L”レベルに変化する場合であっても、第2の信号入力端子8が開放状態となっているため、MOSFET6は、そのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、ダイオードDiのカソードとパワーMOSFET4のゲートがMOSFET6を介して接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0020】
ここで、入力信号Sinのレベル変化に応じてパワーMOSFET4がオン状態からオフ状態となる際に、負荷12や配線などのインダクタンスに起因するオフサージ等の過電圧が発生し、その過電圧によってツェナーダイオードZDiが降伏状態となりツェナー電圧Vzを生じる。更に、サージ電流がツェナーダイオードZDi,ダイオードDi,MOSFET6及びゲート保護用抵抗を介して駆動信号源14へ流れるため、電圧制限回路5の両端には、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDとの合計電圧(Vz+VD)が発生する。
【0021】
このように電圧制限回路5の両端に前記ツェナー電圧Vzと順方向電圧VDが生じると、一旦オフ状態となったパワーMOSFET4のゲート電位がしきい値電圧Vth4まで引き上げられて、パワーMOSFET4が再びオン状態となり、更に、前記ツェナー電圧Vzと順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)にてパワーMOSFET4のドレイン−ソース間電圧Vdsをクランプすることにより、パワーMOSFET4を過電圧から保護する。そして、パワーMOSFET4は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【0022】
次に、パワーMOSFET回路3の特性検査について図2を参照して説明する。図2において、パワーMOSFET回路3の特性検査は、負荷接続用端子9とグランド端子10の間に電流源15と電圧計16を並列接続し、第1の信号入力端子7とグランド端子10の間に第1の可変電圧源17、第2の信号入力端子8とグランド端子10の間に第2の可変電圧源18を接続して行われる。
【0023】
第1の可変電圧源17にて、第1の信号入力端子7にパワーMOSFET4のしきい値電圧Vth4未満の電圧を印加することにより、パワーMOSFET4をオフ状態に設定する。更に、第2の可変電圧源18にて、第2の信号入力端子8にMOSFET6のしきい値電圧Vth6未満の電圧を印加する。これにより、開閉素子としてのMOSFET6がオフ状態となり、電圧制限回路5がパワーMOSFET4のゲートから切り離されて動作不可状態となる。この状態で、電流源15からパワーMOSFET4のドレインに所定電流値(例えば、10mA)のシンク電流Idsを注入し、電圧計16を用いてパワーMOSFET4のドレインーソース間の電圧Vdsを測定する。
【0024】
この測定操作によると、電圧制限回路5が動作不可状態となっているため、シンク電流Idsが電圧制限回路5へは流れず、パワーMOSFET4に強制的に注入されることとなり、パワーMOSFET4のドレイン−ソース間電圧Vdsが降伏電圧BVdsまで上昇する。よって、電圧計16でこのドレイン−ソース間電圧Vdsを測定することにより、電圧制限回路5の影響を除いたパワーMOSFET4の降伏電圧BVdsを測定することができ、パワーMOSFET4の正確な耐圧検査が可能となる。
【0025】
このように、本実施の形態のパワーMOSFET回路3によれば、負荷駆動のための通常動作時においては、電圧制限回路5によりパワーMOSFET4をサージ等の過電圧から保護することができ、特性検査時においては、第2の信号入力端子8にディプレッション型のMOSFET6のしきい値電圧Vth6未満の電圧を印加するだけで、パワーMOSFET4の耐圧を正確且つ容易に測定することができる。
【0026】
(第2の実施の形態)
図3は、第2の実施の形態におけるパワーMOSFET回路の構成とその使用例を示す回路図である。尚、図3中、図1と同一又は相当する部分を同一符号にて示している。
【0027】
図3において、本実施の形態のパワーMOSFET回路19は、Nチャンネルエンハンスメント型のパワーMOSFET4と、アクティブクランプとしての電圧制限回路5と、第1の信号入力端子7と、第2の信号入力端子8と、負荷接続用端子9と、グランド端子10と、Nチャンネルディプレッション型のMOSFET20とを備えて構成されている。
【0028】
パワーMOSFET4のドレインと負荷接続用端子9、そのソースとグランド端子10がそれぞれ接続され、ソース−ゲート間には第1の抵抗21が接続されている。更に、パワーMOSFET4のゲートとMOSFET20のソースが接続されている。MOSFET20のドレインと第1の信号入力端子7、そのゲートと第2の信号入力端子8がそれぞれ接続され、ゲート−ソース間には第2の抵抗22が接続されている。
【0029】
電圧制限回路5は、アノード同士が接続されたツェナーダイオードZDiとダイオードDiを備え、ツェナーダイオードZDiのカソードと負荷接続用端子9、ダイオードDiのカソードとMOSFET20のドレインがそれぞれ接続されている。更に、ツェナーダイオードZDiの降伏時に生じるツェナー電圧VzとダイオードDiの順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)を、パワーMOSFET4のドレイン−ソース間降伏電圧BVds未満とするように、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDが決められている。
【0030】
かかる構成を有するパワーMOSFET回路19を負荷駆動用として使用するには、負荷接続用端子9とグランド端子10の間に、駆動すべき負荷12と電力供給用電源13を直列接続し、第1の信号入力端子7とグランド端子10の間に、入力信号Sinを印加するための駆動信号源14を接続し、第2の信号入力端子8を開放状態に設定する。
【0031】
次に、パワーMOSFET回路19による負荷駆動時の動作を説明する。
【0032】
まず、駆動信号源14からの入力信号Sinがグランドレベルに相当する“L”レベルから、パワーMOSFET4のしきい値電圧Vth4より高い“H”レベルに変化する場合を説明する。このとき、第2の信号入力端子8が開放状態となっているため、開閉素子としてのMOSFET20はそのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、入力信号Sinのレベル変化に応じてパワーMOSFET4がオフ状態からオン状態となり、負荷接続用端子9とグランド端子10間を導通状態にし、負荷12を駆動する。
【0033】
また、MOSFET20がノーマリーオンの状態を保持することから、入力信号Sinが“L”レベルから“H”レベルに変化しても、実質的にダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0034】
一方、駆動信号源14からの入力信号SinがパワーMOSFET4のしきい値電圧Vth4より高い“H”レベルから、グランドレベルに相当する“L”レベルに変化した場合には、第2の信号入力端子8が開放状態となっているためにMOSFET20はノーマリーオンの状態を保持する。
【0035】
このため、入力信号Sinのレベル変化に応じてパワーMOSFET4がオン状態からオフ状態となり、負荷接続用端子9とグランド端子10間を非導通状態にし、負荷12の駆動を停止する。また、MOSFET20がノーマリーオンの状態を保持することから、実質的にダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0036】
ここで、入力信号Sinのレベル変化に応じてパワーMOSFET4がオン状態からオフ状態となる際に、負荷12や配線などのインダクタンスに起因するオフサージ等の過電圧が発生し、その過電圧によってツェナーダイオードZDiが降伏状態となりツェナー電圧Vzを生じる。更に、サージ電流がツェナーダイオードZDi,ダイオードDi,MOSFET20及びゲート保護用抵抗を介して駆動信号源14へ流れるため、電圧制限回路5の両端には、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDとの合計電圧(Vz+VD)が発生する。
【0037】
このように電圧制限回路5の両端に前記ツェナー電圧Vzと順方向電圧VDが生じると、一旦オフ状態となったパワーMOSFET4のゲート電位がしきい値電圧Vth4まで引き上げられ、パワーMOSFET4が再びオン状態となり、更に、前記ツェナー電圧Vzと順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)にてパワーMOSFET4のドレイン−ソース間電圧Vdsをクランプすることにより、パワーMOSFET4を過電圧から保護する。そして、パワーMOSFET4は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【0038】
次に、パワーMOSFET回路19の特性検査について図4を参照して説明する。図4において、パワーMOSFET回路19の特性検査は、負荷接続用端子9とグランド端子10の間に電流源15と電圧計16を並列接続し、第2の信号入力端子8とグランド端子10の間に可変電圧源18を接続した状態で行われる。
【0039】
可変電圧源18にて、第2の信号入力端子8にMOSFET20のしきい値電圧Vth20未満の電圧を印加する。これにより、開閉素子としてのMOSFET20がオフ状態となり、電圧制限回路5はパワーMOSFET4のゲートから切り離されて、動作不可状態となる。更に、パワーMOSFET4は、そのゲートが第1の抵抗21によってグランドレベルにプルダウンされるため、オフ状態となる。この状態で、電流源15からパワーMOSFET4のドレインに所定電流値(例えば、10mA)のシンク電流Idsを注入し、電圧計16を用いてパワーMOSFET4のドレインーソース間の電圧Vdsを測定する。
【0040】
この測定操作によると、MOSFET20がオフ状態となっているため、シンク電流Idsが電圧制限回路5へは流れず、パワーMOSFET4に強制的に注入されることとなり、パワーMOSFET4のドレイン−ソース間電圧Vdsが降伏電圧BVdsまで上昇する。よって、電圧計16でこのドレイン−ソース間電圧Vdsを測定することにより、電圧制限回路5の影響を除いたパワーMOSFET4の降伏電圧BVdsを測定することができ、パワーMOSFET4の正確な耐圧検査が可能となる。
【0041】
次に、電圧制限回路5のクランプ電圧測定について説明する。この場合、負荷接続用端子9と第1の信号入力端子7の間に、他の電流源15aと電圧計15b等を並列接続する。尚、電流源15は、パワーMOSFET回路19から電気的に切り離しておく。そして、電流源15aから負荷接続用端子9を介して電圧制限回路5へ所定電流を注入し、これらの端子9,7間の電圧を電圧計15bで測定する。この測定操作によると、注入した電流によりツェナーダイオードZDiにツェナー電圧Vzが生じ、このツェナー電圧VzとダイオードDiの順方向電圧VDとの合計電圧(Vz+VD)、即ち電圧制限回路5のクランプ電圧を正確に測定することができる。
【0042】
このように、本実施の形態のパワーMOSFET回路19によれば、負荷駆動のための通常動作時においては、電圧制限回路5によって、サージ等の過電圧からパワーMOSFET4を保護することができ、特性検査時においては、第2の信号入力端子8にディプレッション型のMOSFET20のしきい値電圧Vth20未満の電圧を印加するだけで、パワーMOSFET4の耐圧を正確且つ容易に測定することができる。
【0043】
更に、特性検査時において、負荷接続用端子9から電圧制限回路5へ所定電流を供給し、負荷接続用端子9と第1の信号入力端子7間の電圧を測定するだけで、電圧制限回路5のクランプ電圧を正確且つ容易に測定することができる。したがって、従来技術では測定できなかった電圧制限回路のクランプ電圧とパワーMOSFETの耐圧との耐圧差を測定することができる。
【0044】
(第3の実施の形態)
図5は、第3の実施の形態におけるパワーMOSFET回路の構成とその使用例を示す回路図である。尚、図5中、図1と同一又は相当する部分を同一符号にて示している。
【0045】
図5において、本実施の形態のパワーMOSFET回路23は、Nチャンネルエンハンスメント型のパワーMOSFET4と、アクティブクランプとしての電圧制限回路5と、信号入力端子7と、負荷接続用端子9と、グランド端子10と、Nチャンネルディプレッション型のMOSFET24、及びパワーMOSFET4のゲート−ソース間に接続されたツェナーダイオード25とを備えて構成されている。
【0046】
パワーMOSFET4のドレインと負荷接続用端子9、そのソースとグランド端子10がそれぞれ接続され、更にゲートとソースにツェナーダイオード25のカソードとアノードがそれぞれ接続されている。
【0047】
電圧制限回路5は、アノード同士が接続されたツェナーダイオードZDiとダイオードDiを備え、ツェナーダイオードZDiのカソードと負荷接続用端子9、ダイオードDiのカソードとMOSFET24のドレインがそれぞれ接続されている。MOSFET24のゲート−ソース間には抵抗26が接続され、そのゲートと第1の信号入力端子7、そのソースとパワーMOSFET4のゲートがそれぞれ接続され、抵抗26を介してパワーMOSFET4のゲートと信号入力端子7が接続された構成となっている。
【0048】
更に、電圧制限回路中のツェナーダイオードZDiが降伏時に生じるツェナー電圧VzとダイオードDiの順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)を、パワーMOSFET4のドレイン−ソース間降伏電圧BVds未満とするように、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDが決められている。
【0049】
かかる構成を有するパワーMOSFET回路23を負荷駆動用として使用するには、負荷接続用端子9とグランド端子10の間に、駆動すべき負荷12と電力供給用電源13を直列接続し、信号入力端子7とグランド端子10の間に、入力信号Sinを印加するための駆動信号源14を接続する。
【0050】
次に、パワーMOSFET回路23による負荷駆動時の動作を説明する。
【0051】
駆動信号源14からの入力信号Sinがグランドレベルに相当する“L”レベルから、パワーMOSFET4のしきい値電圧Vth4より高い“H”レベルに変化すると、パワーMOSFET4がオフ状態からオン状態となり、負荷接続用端子9とグランド端子10間を導通状態にすることにより、負荷12を駆動する。
【0052】
また、入力信号Sinが“L”レベルのときには、MOSFET24のゲートとソースが略同電位となり、入力信号Sinが“H”レベルのときには、MOSFET24のゲートが“H”レベルと等しくなる。このため、MOSFET24は、入力信号Sinのレベル変化にはよらずノーマリーオンの状態を保持することとなり、実質的にダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となって、電圧制限回路5は動作可能状態に保持される。
【0053】
即ち、入力信号SinがパワーMOSFET4の動作電圧範囲内であるときは、MOSFET24は、入力信号Sinのレベル変化にはよらずノーマリーオンの状態を保持することとなる。
【0054】
一方、駆動信号源14からの入力信号SinがパワーMOSFET4のしきい値電圧Vth4より高い“H”レベルから、グランドレベルに相当する“L”レベルに変化する場合には、パワーMOSFET4がオン状態からオフ状態となって、負荷接続用端子9とグランド端子10間を非導通状態にすることにより、負荷12の駆動を停止する。また、MOSFET24は、入力信号Sinのレベル変化にはよらずノーマリーオンの状態を保持するため、実質的にダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0055】
ここで、入力信号Sinに伴ってパワーMOSFET4がオン状態からオフ状態となる際に、負荷12や配線などのインダクタンスに起因するオフサージ等の過電圧が発生して、その過電圧によってツェナーダイオードZDiが降伏し、ツェナー電圧Vzを生じる。更に、サージ電流がツェナーダイオードZDi,ダイオードDi,MOSFET24,抵抗26及びゲート保護用抵抗を介して駆動信号源14へ流れる。なお、抵抗26に電流が流れ、電位差が発生するが、この電位差ではMOSFET24オフしない抵抗値を選んでいる。このため、電圧制限回路5の両端には、ツェナーダイオードZDiのツェナー電圧VzとダイオードDiの順方向電圧VDとの合計電圧(Vz+VD)が発生する。
【0056】
このように電圧制限回路5の両端に前記ツェナー電圧Vzと順方向電圧VDが生じると、一旦オフ状態となったパワーMOSFET4のゲート電位がしきい値電圧Vth4まで引き上げられ、パワーMOSFET4が再びオン状態となり、更に、前記ツェナー電圧Vzと順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)にてパワーMOSFET4のドレイン−ソース間電圧Vdsをクランプすることにより、パワーMOSFET4を過電圧から保護する。そして、パワーMOSFET4は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【0057】
尚、ツェナーダイオード25は、パワーMOSFET4のゲートに過大な静電気等が印加するのを防止するための保護回路として機能している。
【0058】
次に、パワーMOSFET回路23の特性検査について図6を参照して説明する。図6において、パワーMOSFET回路23の特性検査は、負荷接続用端子9とグランド端子10の間に電流源15と電圧計16を並列接続し、信号入力端子7とグランド端子10の間に可変電圧源18を接続した状態で行われる。
【0059】
可変電圧源18にて、信号入力端子7にMOSFET24のしきい値電圧Vth24未満の電圧を印加する。即ち、信号入力端子7にパワーMOSFET4の動作電圧範囲外の電圧を印加する。
【0060】
これにより、開閉素子としてのMOSFET24がオフ状態となり、電圧制限回路5がパワーMOSFET4のゲートから切り離されて動作不可状態となり、更にパワーMOSFET4がオフ状態となる。
【0061】
この状態で、電流源15からパワーMOSFET4のドレインに所定電流値(例えば、10mA)のシンク電流Idsを注入し、電圧計16を用いてパワーMOSFET4のドレインーソース間の電圧Vdsを測定する。
【0062】
この測定操作によると、MOSFET24がオフ状態となっているため、シンク電流Idsが電圧制限回路5へは流れず、パワーMOSFET4に強制的に注入されることとなり、パワーMOSFET4のドレイン−ソース間電圧Vdsが降伏電圧BVdsまで上昇する。よって、電圧計16でこのドレイン−ソース間電圧Vdsを測定することにより、電圧制限回路5の影響を除いたパワーMOSFET4の降伏電圧BVdsを測定することができ、パワーMOSFET4の正確な耐圧検査が可能となる。
【0063】
このように、本実施の形態のパワーMOSFET回路23によれば、負荷駆動のための通常動作時においては、電圧制限回路5によって、サージ等の過電圧からパワーMOSFET4を保護することができ、特性検査時においては、信号入力端子7にディプレッション型のMOSFET24のしきい値電圧Vth24未満の電圧を印加するだけで、パワーMOSFET4の耐圧を正確且つ容易に測定することができる。
【0064】
また、本実施の形態のパワーMOSFET回路23によれば、パワーMOSFET4の制御信号入力端子とディプレッション型MOSFET24の制御信号入力端子が共通化され、端子数が減る。
【0065】
(第4の実施の形態)
図7は、第4の実施の形態におけるパワーMOSFET回路の構成とその使用例を示す回路図である。尚、図7中、図1と同一又は相当する部分を同一符号にて示している。
【0066】
図7において、本実施の形態のパワーMOSFET回路27は、Nチャンネルエンハンスメント型のパワーMOSFET4と、アクティブクランプとしての電圧制限回路5と、信号入力端子7と、負荷接続用端子9と、グランド端子10と、Nチャンネルディプレッション型の第1,第2のMOSFET28,29と、ツェナーダイオード31を備えて構成されている。
【0067】
パワーMOSFET4のドレインと負荷接続用端子9、そのソースとグランド端子10がそれぞれ接続され、ゲート−ソース間に第1の抵抗32が接続されると共に、そのゲートと第2のMOSFET29のソースが接続されている。
【0068】
電圧制限回路5は、アノード同士が接続されたツェナーダイオードZDiとダイオードDiを備え、ツェナーダイオードZDiのカソードと負荷接続用端子9、ダイオードDiのカソードと第1のMOSFET28のドレインがそれぞれ接続されている。
【0069】
第1のMOSFET28及び第2のMOSFET29のゲートが共に信号入力端子7に接続され、第1のMOSFET28のゲート−ソース間には第2の抵抗33が接続されている。更に、これら第1,第2のMOSFET28,29のソース,ドレインとツェナーダイオード31のカソードが接続され、ツェナーダイオード31のアノードはパワーMOSFET4のソースに接続されている。
【0070】
かかる構成を有するパワーMOSFET回路27を負荷駆動用として使用するには、負荷接続用端子9とグランド端子10の間に、駆動すべき負荷12と電力供給用電源13を直列接続し、信号入力端子7とグランド端子10の間に、入力信号Sinを印加するための駆動信号源14を接続する。
【0071】
次に、パワーMOSFET回路27による負荷駆動時の動作を説明する。
【0072】
まず、駆動信号源14からの入力信号Sinがグランドレベルに相当する“L”レベルから、パワーMOSFET4のしきい値電圧Vth4より高い“H”レベルに変化する場合を説明する。入力信号Sinが“L”レベルのときには、第1,第2のMOSFET28,29のそれぞれのゲート−ソース間電圧が略同電位となるため、第1,第2のMOSFET28,29は共にノーマリーオンの状態となる。
【0073】
一方、入力信号Sinが“H”レベルになると、これに応じて第1,第2のMOSFET28,29のゲート電位が“H”レベルとなるため、第1,第2のMOSFET28,29は共にノーマリーオンの状態を保持する。
【0074】
このように、入力信号Sinが“L”レベルから“H”レベルに変化しても、第1,第2のMOSFET28,29は共にノーマリーオンの状態を保持することから、パワーMOSFET4のゲートには、第2の抵抗33及び第2のMOSFET29を通じて入力信号Sinが供給される。これにより、パワーMOSFET4はオフ状態からオン状態となり、負荷接続用端子9とグランド端子10間を導通状態にすることにより、負荷12を駆動する。
【0075】
また、第1,第2のMOSFET28,29がノーマリーオンの状態を保持するため、実質的にツェナーダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0076】
次に、駆動信号源14からの入力信号SinがパワーMOSFET4のしきい値電圧Vth4より高い“H”レベルから、グランドレベルに相当する“L”レベルに変化する場合を説明する。
【0077】
前記したように、入力信号Sinのレベル変化にはよらず第1,第2のMOSFET28,29がノーマリーオンの状態を保持する。このため、入力信号Sinが“H”レベルから“L”レベルに変化するのに応じてパワーMOSFET4がオン状態からオフ状態となり、負荷接続用端子9とグランド端子10間を非導通状態にすることにより、負荷12の駆動を停止する。
【0078】
また、ノーマリーオンの状態を保持する第1,第2のMOSFET28,29を介して、実質的にダイオードDiのカソードとパワーMOSFET4のゲートが接続されたままの状態となり、電圧制限回路5は動作可能状態に保持される。
【0079】
ここで、入力信号Sinに伴ってパワーMOSFET4がオン状態からオフ状態となる際に、負荷12や配線などのインダクタンスに起因するオフサージ等の過電圧が発生して、その過電圧によってツェナーダイオードZDiが降伏し、ツェナー電圧Vzを生じる。更に、サージ電流がツェナーダイオードZDi,ダイオードDi,第1のMOSFET28,第1の抵抗33及びゲート保護用抵抗を介して駆動信号源14へ流れるため、電圧制限回路5の両端には、前記ツェナー電圧VzとダイオードDiの順方向電圧VDとの合計電圧(Vz+VD)が発生する。
【0080】
このように電圧制限回路5の両端に前記ツェナー電圧Vzと順方向電圧VDが生じると、一旦オフ状態となったパワーMOSFET4のゲート電位がしきい値電圧Vth4まで引き上げられ、パワーMOSFET4が再びオン状態となり、更に、前記ツェナー電圧Vzと順方向電圧VDとパワーMOSFET4のしきい値電圧Vth4との合計電圧(Vz+VD+Vth4)にてパワーMOSFET4のドレイン−ソース間電圧Vdsをクランプすることにより、パワーMOSFET4を過電圧から保護する。そして、パワーMOSFET4は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【0081】
尚、ツェナーダイオード31は、パワーMOSFET4のゲートに過大な静電気等が印加するのを防止するための保護回路として機能している。
【0082】
次に、パワーMOSFET回路27の特性検査について図8を参照して説明する。図8において、パワーMOSFET回路27の特性検査は、負荷接続用端子9とグランド端子10の間に電流源15と電圧計16を並列接続し、信号入力端子7とグランド端子10の間に可変電圧源18を接続した状態で行われる。
【0083】
可変電圧源18にて、信号入力端子7に第1,第2のMOSFET28,29のしきい値電圧Vth28,Vth29のいずれか一方よりも低い電圧を印加する。これにより、開閉素子としての第1,第2のMOSFET28,29の少なくとも一方がオフ状態となり、電圧制限回路5がパワーMOSFET4のゲートから切り離されて動作不可状態となる。更に、パワーMOSFET4は、そのゲートが第1の抵抗32によってグランドレベルにプルダウンされるため、オフ状態となる。
【0084】
この状態で、電流源15からパワーMOSFET4のドレインに所定電流値(例えば、10mA)のシンク電流Idsを注入し、電圧計16を用いてパワーMOSFET4のドレインーソース間の電圧Vdsを測定する。
【0085】
この測定操作によると、電圧制限回路5が動作不可状態となっているため、シンク電流Idsが電圧制限回路5へは流れず、パワーMOSFET4に強制的に注入されることとなり、パワーMOSFET4のドレイン−ソース間電圧Vdsが降伏電圧BVdsまで上昇する。よって、電圧計16でこのドレイン−ソース間電圧Vdsを測定することにより、電圧制限回路5の影響を除いたパワーMOSFET4の降伏電圧BVdsを測定することができ、パワーMOSFET4の正確な耐圧検査が可能となる。
【0086】
このように、本実施の形態のパワーMOSFET回路27によれば、負荷駆動のための通常動作時においては、電圧制限回路5によってサージ等の過電圧からパワーMOSFET4を保護することができ、特性検査時においては、信号入力端子7にディプレッション型のMOSFET28,29のしきい値電圧Vth28,Vth29のいずれか一方より低い電圧を印加するだけで、パワーMOSFET4の耐圧を正確且つ容易に測定することができる。
【0087】
また、本実施の形態のパワーMOSFET回路27によれば、パワーMOSFET4の制御信号入力端子とディプレッション型MOSFET28,29の各制御信号入力端子が共通化され、端子数が減る。
【0088】
尚、以上に説明した各実施の形態では、開閉素子として、ノーマリーオン型のトランジスタであるNチャンネルディプレッション型のMOSFETを適用することとしたが、Pチャンネルディプレッション型のMOSFETを適用してもよい。
【0089】
また、開閉素子として、バイアス回路等を備えたNチャンネルエンハンスメント型又はPチャンネルエンハンスメント型のMOSFETを用い、パワーMOSFETによる負荷駆動時には、前記バイアス回路等によってこれらエンハンスメント型のMOSFETをノーマリーオン状態にし、特性検査時には、外部から前記バイアス回路等に制御信号等を印加することによって、これらエンハンスメント型のMOSFETをオフ状態にするようにしてもよい。
【0090】
また、これらのMOSFETに限らず、接合型FET等、他の種類の開閉素子を用いることができる。
【0091】
更にまた、各実施の形態では、1個ずつのツェナーダイオードZDiとダイオードDiを備えた電圧制限回路5を示したが、複数個のツェナーダイオードとダイオードを直列接続した構成としてもよい。更に、ツェナーダイオードの代わりに、バイポーラトランジスタのPN接合を逆バイアス状態にして適用したり、MOSFETのソース電位に対してドレイン及びゲート電位を逆バイアス状態に設定して用いられる定電圧クランプ回路など、定電圧を発生する電子素子や電子回路を適用してもよい。
【0092】
【発明の効果】
以上説明したように、本発明のパワーMOSFET回路によれば、負荷駆動用のパワーMOSFETのゲート−ソース間に接続されるアクティブクランプとしての電圧制限回路に開閉素子を直列接続し、パワーMOSFETによる負荷駆動時には開閉素子をオン状態にして、電圧制限回路にてサージ等の過電圧からパワーMOSFETを保護するようにし、特性検査時には、開閉素子をオフ状態にして電圧制限回路をパワーMOSFETから切り離すようにしたので、負荷駆動時にはパワーMOSFETの保護、特性検査時には電圧制限回路の影響を受けずにパワーMOSFETの耐圧測定が可能となる。
【0093】
したがって、従来技術では困難であったパワーMOSFETの耐圧にて把握されるパワーMOSFETの最大定格等の評価や、電圧制限回路によるドレイン−ソース間のクランプ電圧とパワーMOSFETの耐圧との耐圧差を確認することが可能となり、パワーMOSFET回路の特性検査による特性保証を行うことができる。
【図面の簡単な説明】
【図1】第1の実施の形態のパワーMOSFET回路の構成及びその使用例を示す回路図である。
【図2】図1に示すパワーMOSFET回路を特性検査するための回路例を示す回路図である。
【図3】第2の実施の形態のパワーMOSFET回路の構成及びその使用例を示す回路図である。
【図4】図3に示すパワーMOSFET回路を特性検査するための回路例を示す回路図である。
【図5】第3の実施の形態のパワーMOSFET回路の構成及びその使用例を示す回路図である。
【図6】図5に示すパワーMOSFET回路を特性検査するための回路例を示す回路図である。
【図7】第4の実施の形態のパワーMOSFET回路の構成及びその使用例を示す回路図である。
【図8】図7に示すパワーMOSFET回路を特性検査するための回路例を示す回路図である。
【図9】従来のパワーMOSFET回路の要部構成を示す回路図である。
【符号の説明】
4…パワーMOSFET
5…電圧制限回路
6,20,24,28,29…Nチャンネルディプレッション型のMOSFET
7,8…信号入力端子
ZDi…ツナーダイオード
Di…ダイオード
Claims (5)
- 負荷駆動用のパワーMOSFETと、
前記パワーMOSFFTのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び開閉素子と、
前記パワーMOSFETのゲートに電気的に接続された第1の信号入力端子と、
前記開閉素子にオン・オフ制御するための信号を供給する第2の信号入力端子と、を備え、
前記開閉素子は、ゲートに前記第2の信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーMOSFETの前記ゲートと前記第1の信号入力端子がそれぞれ接続されたディプレッション型のMOSFETと、
前記ディプレッション型のMOSFETのゲート−ソース間に接続された抵抗とで構成されることを特徴とするパワーMOSFET回路。 - 負荷駆動用のパワーMOSFETと、
前記パワーMOSFETのゲートに信号を入力する信号入力端子と、
前記パワーMOSFETのゲート−ドレイン間に直列接続された、アクティブクランプとしての電圧制限回路及び前記入力端子の電圧が入力信号によって前記パワーMOSFETがオンとなる動作電圧範囲内のときオン状態となリ、入力信号によって前記パワーMOSFETがオフとなる動作電圧範囲外でオフ状態となる開閉素子と、を備え、
前記開閉素子は、ノーマリーオン型のトランジスタであることを特徴とするパワーMOSFET回路。 - 前記開閉素子は、
ゲートに前記第2の信号入力端子、ドレインに前記電圧制限回路と前記第1の信号入力端子、ソースに前記パワーMOSFETのゲートがそれぞれ接続されたディプレッション型のMOSFETと、
前記パワーMOSFETのゲート−ソース間に接続された第1の抵抗と、前記ディプレッション型のMOSFETのゲート−ソース間に接続された第2の抵抗と、を備えることを特徴とする請求項1に記載のパワーMOSFET回路。 - 前記開閉素子は、ゲートに前記信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーMOSFETの前記ゲートがそれぞれ接続されたディプレッション型のMOSFETと、
前記ディプレッション型のMOSFETのゲート−ソース間に接続された抵抗と、を備えることを特徴とする請求項2に記載のパワーMOSFET回路。 - 前記開閉素子は、ゲートに前記信号入力端子、ドレインに前記電圧制限回路、ゲート−ソース間に抵抗がそれぞれ接続された第1のデイプレッション型のMOSFETと、
ゲートに前記第1のディプレッション型のMOSFETのゲート、ドレインに前記第1のディプレッション型のMOSFETのソース、ソースに前記パワーMOSFETのゲートがそれぞれ接続された第2のディプレッション型のMOSFETと、前記パワーMOSFETのゲート−ソース間に接続された抵抗と、を備えることを持徴とする請求項2に記載のパワーMOSFET回路。
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