JPH0918004A

JPH0918004A - 半導体集積回路

Info

Publication number: JPH0918004A
Application number: JP8083021A
Authority: JP
Inventors: Udo John; ジョンウド
Original assignee: S G S THOMSON MICROELECTRON GmbH; SGS THOMSON MICROELECTRONICS; SGS Thomson Microelectronics GmbH
Current assignee: S G S THOMSON MICROELECTRON GmbH; SGS THOMSON MICROELECTRONICS; STMicroelectronics GmbH
Priority date: 1995-03-13
Filing date: 1996-03-13
Publication date: 1997-01-17
Also published as: EP0732810B1; EP0732810A3; EP0732810A2; DE19509024C1; US5789968A

Abstract

(57)【要約】【目的】本発明は半導体集積回路に利用できるもので
あり、それにより半導体集積回路の出力端子で最も低く
到達できるポテンシャルを増加することなく、寄生効果
に対する効率的な保護を提供することにある。【構成】半導体集積回路が第１の切り換えトランジス
タ（ＳＴ１）及び逆分極の第２の切り換えトランジスタ
との直列連結から接地端子（ＧＮＤ）に連結されている
出力端子（ＯＵＴ）から構成され、前記それぞれの切り
換えトランジスタは寄生トランジスタを（ＰＴ１、ＰＴ
２）をもつ。第２の半導体切り換え手段（ＳＴ２）は導
電状態であるのかないのかどうかは、ゲート（Ｇ２）及
び第２の半導体切り換え手段（ＳＴ２）のソース（Ｓ
２）の間に連結されているレジスタを通る電流の流れに
よる。そして順番に出力端子（ＯＵＴ）に存するポテン
シャルに相当するポテンシャルは基準ポテンシャル（Ｒ
Ｐ）にたとえられるという手段によりコンパレータ回路
（ＣＯＭ）のアウトプット信号により決定されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は可変半導体スイッチ手段
から成る半導体集積回路に関するものである。

【０００２】

【従来の技術】半導体集積回路は半導体スイッチ手段に
加えて、普通、制御回路を構成するたくさんの付加的回
路成分から成り、トランジスタは一般に半導体スイッチ
手段に使用する。例えば半導体回路の特定の作動状態の
もとで、ダイオード及びトランジスタのような寄生装置
の形態をもたらし、異なった導電率タイプの半導体接合
をもつＰＮＰトランジスタ或いはＶＤＭＯＳ（垂直２重
拡散ＭＯＳの略）トランジスタは、半導体回路の誤った
作動をもたらす導電状態に到達する。

【０００３】半導体集積回路の場合、望ましくない寄生
効果の結果に対しては対策を講じることが基本的に知ら
れている。ＥＰ０４０９１５８Ａ１号には、例
えば自動車の表示灯のように付けたり消したりとロード
する集積された電気半導体スイッチ手段が記載されてい
る。この半導体のスイッチ手段の適切なスイッチ素子
は、切り換えられるロードに連結されているコレクタを
もつ二極トランジスタである。この二極トランジスタの
コレクタと集積回路の基板との間には、切り換えられる
ロードの端子が２極トランジスタに連結されず、自動車
のバッテリーの正のポテンシャルでなく負のポテンシャ
ルをもつ、例えバッテリーの良くない分極をもつ場合、
導電状態の到達する寄生ダイオードが形成されている。
そのような寄生ダイオードの導電状態は、スイッチ手段
の良くない電気的作動をもたさすだけでなく、半導体集
積回路の破壊をももたらす。

【０００４】

【発明が解決しようとする課題】この最後のことを保護
するため、スイッチ手段はそのインプットの一つをもつ
コンパレータを与えており、そのインプットは二極回路
のコレクタに連結され、他のインプットは基準ポテンシ
ャルソースに連結されている。又、アウトプットは二極
トランジスタのベースに連結されており、このベースは
二極トランジスタに対して切り換え制御信号を受信す
る。ポテンシャルがロードに適用されている場合、二極
トランジスタのコレクタ電圧は、基準ポテンシャルに比
例してかなり降下し、二極トランジスタは逆に、コンパ
レータのアウトプット信号を通り導電状態にある。二極
トランジスタのコレクタでそのとき生じる飽和電圧のた
めに、望ましくない導電状態に対して寄生ダイオードを
保護するポテンシャルにセットされる。

【０００５】上述の半導体のスイッチ手段において、そ
れを通してこの半導体回路の出力端子は低い或いは高い
ポテンシャルに切り換えられ、そこへ生じる寄生効果に
より、結果的には出力端子で望ましい特殊のポテンシャ
ルには到達しない。

【０００６】そのような半導体回路の出力端子は、例え
ば母線に連結されており、それを通してそのような或い
は類似である多数の半導体集積回路が内部連結されてい
る。母線から送信されたデータパルスに従って、特定の
半導体回路の出力端子では、ある特定の瞬間、第１に例
えば論理値１に相当する高いポテンシャル、或いは第２
に例えば論理値０に相当する低いポテンシャルをもつこ
とが可能となる。その低いポテンシャルは普通、接地ポ
テンシャルである。もし、例えば半導体回路を考慮した
場合、半導体回路の接地端子と基準或いは接地ポテンシ
ャルの間の連結が中断されるならば、このことにより出
力端子に連結されている切り換えトランジスタの寄生ト
ランジスタは導電するようになり、それから表面的な接
地ポテンシャルよりもかなり高い正のポテンシャルが出
力端子に適用されるといった効果をもつようになる。そ
のとき母線はもはや、低いポテンシャルとデータの偽
造、そして不規則に連結された半導体回路を含む全シス
テムの機能的妨害が結果として生じさせる位置にない。

【０００７】共通の母線に連結された出力端子をもつ様
々な半導体回路は普通、共通の地表線に連結されている
接地端子をもつ。全システムの異なる半導体集積回路間
の空間的距離（例えば自動車の電子工学分野においてか
なり大きい）のために、様々な半導体集積回路の接地端
子間に現れる電圧降下と共に相当なラインレジスタンス
は、様々な半導体集積回路の接地ポテンシャルにおいて
かなりの違いを生じる結果をもたらす。その結果とし
て、特定の半導体集積回路の出力端子は母線から特定の
半導体回路の接地ポテンシャルよりもかなり低い接地ポ
テンシャルへ適用される。この場合も又、出力端子に連
結されている切り換えトランジスタの寄生トランジスタ
は導電状態となり、母線に連結されている他の半導体集
積回路に対して、とても高い接地ポテンシャルに出力端
子と母線をもたらす。

【０００８】出力端子と半導体集積回路の切り換えトラ
ンジスタ間にブロッキングダイオードを直列に連結さ
せ、出力端子が半導体集積回路の接地ポテンシャルと比
較してとても低いポテンシャルをとるとき、上記ブロッ
キングダイオードはブロック状態にすることにより、こ
の問題を解消するための試みが既に成されている。半導
体スイッチ手段の寄生トランジスタが出力端子で、とて
も低いポテンシャルのため導電状態に切り換えられると
き、半導体スイッチ手段はそれ自体導電していないが、
出力端子からの電流の流れは寄生トランジスタによりブ
ロックされている。

【０００９】しかしながら、この解決には以下の不利な
点を含んでいる。つまり電圧を切り換えるダイオードに
少なくとも対応する電圧降下が出力端子と半導体スイッ
チ手段との間に何時でも存在してしまう。その結果、出
力端子におけるポテンシャルは半導体スイッチ手段の導
電状態のとき、望んだ低い値、例えば１Ｖ以下にも適合
されない。しかしながら、できる限り大きなＳＮ比を得
るためにできる限り低いポテンシャルにすることは可能
である。

【００１０】本発明はかかる事情により成されたもので
あり、本発明は従来タイプの半導体集積回路に利用でき
るものであり、それにより半導体集積回路の出力端子で
最も低く到達できるポテンシャルを増加することなく、
寄生効果に対する効率的な保護を提供することにある。

【００１１】

【課題を解決するための手段】これは本発明の以下の特
徴からなる半導体集積回路により達成される。ａ）電源電圧ポテンシャルを供給するための電源電圧
端子、基準ポテンシャルを供給するための接地端子、そ
して出力端子；ｂ）上記接地端子に連結されている最初の導電率タイ
プの基盤；ｃ）接地端子の側に配置され、制御できる第１の半導
体スイッチ手段と出力端子の側に配置され、制御できる
第２の半導体スイッチ手段を含んでいる上記出力端子と
上記接地端子との間に与えられる直列連結。又、上記半
導体スイッチ手段それぞれは第１のメインパス電極、第
２のメインパス電極そして制御電極をもち、基盤と第１
の導電率タイプに反して第２の導電率タイプのドープさ
れた（ｄｏｐｅｄ）範囲との間でｐｎ接合に形成されて
いる寄生基盤ダイオードを含んでいるそれぞれは、ｐｎ
接合無しに特定の半導体スイッチ手段の第１のメインパ
ス電極に連結されており、第１のメインパス電極が、電
源電圧から見られるように基盤ダイオードの閾電圧を切
り換えることによって、ポテンシャル閾値を越えている
電気ポテンシャルをもつとき導電している。；ｄ）共通の回路接続点に互いに連結されている２つの
半導体スイッチ手段の第１のメインパス電極、接地端子
に連結されている第１の半導体スイッチ手段の第２のメ
インパス電極、そして出力端子に連結されている第２の
半導体スイッチ手段の第２のメインパス電極；ｅ）制御電極に内部連結している電気レジスタと第２
の半導体スイッチ手段の第２のメインパス電極、そして
そのようなレジスタではそこを通って最小の電流が流れ
るとき、電圧降下が第２の半導体スイッチ手段が導電状
態に切り換えられるという効果と共に上記レジスタに発
生する。ｆ）第１の半導体スイッチ手段が導電状態に切り換え
られるとき、上記レジスタを通る少なくとも上記最小の
電流を導電する制御回路、そして電源電圧ポテンシャル
から見られるように即時の基準ポテンシャルを越えてブ
ロックしている閾値を出力端子ポテンシャルは越してお
り、レジスタを通って上記最小の電流の流れをブロック
している。

【００１２】本発明の原理は第２の半導体スイッチ手段
が第１の半導体スイッチ手段と直列に連結されているこ
とにある。しかし第１の半導体スイッチ手段の端子の分
極と反対の端子の分極が現れる。そのために、電気レジ
スタは出力端子に連結されている第２の半導体スイッチ
手段のメインパス端子と制御端子の間に連結されてい
る。このレジスタを通る最小の電流をあらかじめ決めて
おく場合、電圧降下の原因によりレジスタを横切り第２
の半導体スイッチ手段が導電状態に切り換えられるとい
う結果となる。第２の半導体スイッチ手段が、第１の半
導体スイッチ手段の分極と反対の第１の半導体スイッチ
手段での分極をもつと共に、第１の半導体スイッチ手段
と直列に連結されているという事実により、第２の半導
体スイッチ手段の寄生トランジスタは半導体回路の出力
端子でポテンシャルにおける効果をもたない。信号イン
プットをもつ制御回路は共通の回路接続点に連結され、
上記電気レジスタに連結されている信号アウトプット
は、第１の半導体回路が導電状態に切り換えられるとき
第２の半導体スイッチ手段が作動中、十分高い電流をレ
ジスタに流すよう注意している。半導体回路に欠陥があ
る場合、第２の半導体スイッチ手段が明確に非導電状態
のままでレジスタを通り流れる電流はない。半導体集積
回路が作動しているとき、出力端子でのポテンシャルが
２つの半導体スイッチ手段の寄生トランジスタの導電状
態に到達できる範囲に到達しているかどうか閾値検出器
回路は永続的にモニターしている。閾値検出器回路が出
力端子でポテンシャル値を検出するとすぐに、第２の半
導体スイッチ手段を導電状態に切り換えるとき、最小の
電流はもはやレジスタを通り流れないといった影響をこ
の回路は及ぼす。又そのために、第２の半導体スイッチ
回路は非導電状態に切り換えられる。

【００１３】本発明による手段では出力端子と直列に連
結されている半導体スイッチ手段の寄生効果は、出力端
子でポテンシャルにおける効果をもつことができず、そ
して第１の半導体スイッチ手段が導電状態にあるとき出
力端子に適用される最も低いポテンシャルは、従来の保
護回路で発生するようにダイオード電圧降下により増加
されない。

【００１４】

【発明の実施の形態】本発明の実施例を図面を参照して
説明する。又、図１に示されている本発明の実施例を詳
細に説明する前に、本発明により克服した問題を図２及
び図３を参照して説明する。図２の概要回路図には、電
源電圧ポテンシャルの供給のために電源電圧端子Ｖｓを
もつ半導体集積回路の部分及び制御信号に対する入力端
子ＩＮ、そして母線（図示せず）への連結が与えられて
いる出力端子ＯＵＴが示されている。この回路は更に、
接地ポテンシャルの供給のための接地端子ＧＮＤから成
っている。ＯＵＴ及びＧＮＤとの間には、接地端子側に
切り換えトランジスタの直列連結が与えられ、出力端子
側には第１のダイオードＤ１が与えられている。電源電
圧端子Ｖｓはそこへ連結されている電源電圧線をもち、
それは第２のダイオードＤ２から成り、図２に詳細に示
されていない半導体集積回路の回路配置に連結されてい
る。

【００１５】図２の回路実施例において、切り換えトラ
ンジスタＳＴはＶＤＭＯＳ（垂直２重拡散ＭＯＳの略）
トランジスタである。入力端子ＩＮを通し供給される制
御信号により、切り換えトランジスタＳＴは導電状態或
いは非導電状態のどちらかに切り換えられ、そのために
接地ポテンシャル或いは電源電圧ポテンシャルの範囲内
のポテンシャル或いはフラクション（ｆｒａｃｔｉｏ
ｎ）のいずれかが、出力端子ＯＵＴに発生する。切り換
えトランジスタＳＴは、出力端子ＯＵＴに向けられたド
レーン端子Ｄ及び接地端子ＧＮＤに向けられたソース端
子Ｓ、そして入力端子ＩＮに向けられたゲート端子Ｇか
ら構成されている。図２に示されている回路では、Ｖｓ
に適用されている電源電圧ソースは接地端子ＧＮＤに関
して正のポテンシャルをもっている。

【００１６】図３は、ＶＤＭＯＳトランジスタをもつ半
導体集積回路の概略断面の部分を示している。Ｐ⁻導電
率の基盤１１はその上に与えられているＮ⁻導電率のエ
ピタキシャル（ｅｐｉｔａｘｉａｌ）層１３をもってい
る。基盤１１から離れたその表面には中に拡散されてい
るＮ^＋導電率タイプの４つの領域、即ちドレーン領域１
５、ソース領域１７、１９そして領域２１がある。ソー
ス領域１７及び１９はＰ導電率の拡散領域２３に固定さ
れている。基盤１１とエピタキシャル層１３の間の移行
領域にはＮ^＋導電率の直埋層２５がある。ドレーン領域
１５及び直埋層２５はＮ^＋導電率の中間拡散領域２７に
より互いに連結されている。直埋層２５の両側にはＰ⁻
導電率のそれぞれの絶縁拡散２９及び３１が与えられて
いる。基盤１１から遠いエピタキシャル層１３の表面
は、ドレーン領域１５を含むドレーン電極３５および拡
散領域２３同様ソース領域１７、１９を含むソース電極
３７、さらに上記Ｎ^＋領域２１を含む付加的電極３９に
対する開極が与えられている絶縁層３３で覆われてい
る。絶縁層３３に近隣のエピタキシャル層１３の表面部
分において、ソース領域１７及び１９と拡散領域２３の
外側に配置されているエピタキシアル層１３との間に、
拡散領域２３の狭い側方部分４１及び４３だけがそれぞ
れ配置されている。これらの側方部分４１及び４３上
に、ゲート電極４５、４７がそれぞれに対して１個与え
られており、それは絶縁層３３によりエピタキシャル層
１３の表面と隔離されている。適当なソース−ゲート電
圧を適用すると、ポテンシャルが側方部分４１及び４３
の表面部分に逆転層を生じるゲート電極４５、４７が存
在し、それは電流の矢印Ιにより示されているように、
側方部分４１、４３を通りソース領域１７、１９から直
埋層２５及びドレーン電極３５への電流の流れを可能に
する。拡散領域２３及びエピタキシャル層１３の間のＰ
Ｎ半導体接合は図３に破線で示されているソース−ドレ
ーンダイオードを形成する。直埋層２５及び基盤１１の
間に基盤ダイオードＳＤが形成され、それはまた破線で
示されている。ドレーン電極３５が、少なくとも基盤ダ
イオードＳＤのスイッチを入れた閾電圧により基盤１１
に適用されているポテンシャルより低いポテンシャルを
もつとき、基盤ダイオードＳＤは導電している。

【００１７】Ｎ拡散領域が電極に接触しているとき、電
極３９に接触しているＮ^＋領域２１はＶＤＭＯＳトラン
ジスタの絶縁拡散２９及び３１の外側に配置されてお
り、基盤ダイオードＳＤは図３では破線でＰＴとして示
されている寄生ＮＰＮトランジスタの部分となる。ＰＴ
のエミッタはドレーン領域１５により構成され、上記遠
くの領域２１及び基盤１１は上記寄生トランジスタＰＴ
のベースとして作動する。

【００１８】出力端子ＯＵＴとドレーン電極３５が基盤
ダイオードＳＤが導電している範囲にある基盤ポテンシ
ャル以下のポテンシャルをもつとき、この寄生トランジ
スタＰＴは導電しており、そのため遠くの電極３９のポ
テンシャルは出力端子ＯＵＴを通して連結されている。
出力端子ＯＵＴはもつべきポテンシャルを維持する位置
にはない。

【００１９】ＤＭＯＳ電界効果トランジスタ及び寄生効
果における付加的情報は、マックグロウヒルブック
カンパニ−のパオロアントネッティによる「電力集積回
路：フィシックス、デザインアンドアプリケーション」
の３．８〜３．１３頁及び４．１９〜４．２１頁で見る
ことができる。

【００２０】例を図２に再び示す。上に示されている回
路構成要素に加えて、この図は破線の連結と共に図３の
連結ではっきりされた寄生トランジスタＰＴを示してお
り、基盤ダイオードによるベース−エミッタ間のパス構
成とダイオードＤ２のカソード側のＮ拡散領域にアクセ
スしているコレクタをもつ。最初に、出力端子ＯＵＴが
ダイオードＤ１によるものでなく、切り換えトランジス
タＳＴのドレーン端子に連結されていると仮定すると
き、少なくとも基盤ダイオードＳＤの前方の閾電圧によ
り、接地端子ＧＮＤに適用される接地ポテンシャル以上
の負であるポテンシャルを出力端子ＯＵＴがもつとき、
寄生トランジスタＰＴは導電である。その結果として、
ダイオードＤ２が導電のとき電源電圧端子Ｖｓのポテン
シャル範囲にあるダイオードＤ２のカソード側のポテン
シャルは、寄生トランジスタＰＴから切り換えトランジ
スタＳＴのドレーン端子Ｄへ、そして出力端子ＯＵＴへ
連結されている。ＯＵＴに連結されている母線は、もは
や望ましい低いポテンシャルをもてず、母線に連結され
ている他の集積回路の故障或いは全システムの故障を引
き起こす。

【００２１】既に上文（課題を解決するための手段）で
述べた提案によると、ダイオードＤ１はＯＵＴとＳＴの
間に配置されている。ＯＵＴのポテンシャルがかなり低
くなるとき、このダイオードはブロックし、そのときＰ
Ｔを通る電流の流れを妨げる。そのため、後に出力端子
ＯＵＴを通してコレクタに適用される正のポテンシャル
を切り換えることができない。

【００２２】ＳＴが導電状態のとき、ＯＵＴとＳＴのド
レーン端子の間に存するという前述の不利点がこれには
含まれている。その結果出力端子ＯＵＴでのポテンシャ
ルは１Ｖより低くなり得ない。様々な集積回路が互いに
より距離を離れたとき、前述の接地線レジスタのために
互いにおそらく約２Ｖ異なる接地ポテンシャルをもつた
め、付加ポテンシャルがＯＵＴに連結されている母線で
十分安全なＳＮ比を得るためにはとても高い電圧降下に
よりダイオードＤ１を通って引き起こされるＯＵＴで増
加する。

【００２３】図１に示した回路配置である本発明の実施
例は上述の問題を解消する。図１に示した本発明の実施
例では、接地端子側で第１の切り換えトランジスタＳＴ
１及び出力端子側での第２の切り換えトランジスタＳＴ
２の直列連結が出力端子ＯＵＴと接地端子ＧＮＤの間に
与えられている。ＳＴ１及びＳＴ２の２つのトランジス
タはそれぞれＶＤＭＯＳトランジスタにより構成されて
いる。ＳＴ２はＳＴ１端子の分極と反対であるその端子
の分極と共に直列連結に挿入されている。そういう訳
で、両方の切り換えトランジスタＳＴ１及びＳＴ２のド
レーン端子Ｄ１及びＤ２は互いに連結され、ＳＴ１のソ
ース端子Ｓ１はＧＮＤに連結され、ＳＴ２のソース端子
Ｓ２はＯＵＴに連結されている。ゲート端子Ｇ１はＳＴ
１に対する切り換え制御信号が与えられている入力端子
ＩＮに連結されている。ＳＴ２のゲート端子Ｇ２とソー
ス端子Ｓ２の間の最小の電流の流れと共にＳＴ２の閾電
圧に切り換えているソース−ゲートの過度状態であるレ
ジスタＲで作られるＳＴ２の実用的実施例では約１．５
Ｖである電圧降下である。図には切り換えトランジスタ
の両方が示され、その固有のソース−ドレーンダイオー
ドＳＤＤ１及びＳＤＤ２はそれぞれＶＤＭＯＳトランジ
スタに平行に連結されているダイオードのように作動す
る。ＳＴ２端子で選択された分極のため、ＳＤＤ２は図
２のダイオードＤ１と同じ分極をもつ。

【００２４】切り換えトランジスタＳＴ１及びＳＴ２は
寄生トランジスタＰＴ１及びＰＴ２をもち、それらはそ
れぞれ図２及び図３で示されている。ＳＴ１の分極とは
反対のＳＴ２の分極のために寄生トランジスタＰＴ２の
コレクタ側からＳＴ２のドレーン端子Ｄ２へ連結されて
いるポテンシャルは、出力端子ＯＵＴのポテンシャルに
効果は現れない。

【００２５】図１に示される回路は、更にドレーン端子
Ｄ１及びＤ２共通の回路点Ｐに連結されている反転入力
をもつと共に、基準ポテンシャルソースＲＰに連結され
ている逆インプットをもつコンパレータＣＯＭを構成し
ている。図１により回路配置は更に入力端子ＩＮに連結
されているあるインプットＡと、コンパレータＣＯＭの
アウトプットに連結されているもう一つのインプットＢ
をもつＮＡＮＤゲート回路を構成している。ＮＡＮＤの
アウトプットはＭＯＳトランジスタとして設計されてお
り、ＳＴ２のゲート端子Ｇ２に連結されているドレーン
端子Ｄ３をもつ切り換えトランジスタＳＴ３のゲート端
子Ｇ３に連結されている。ＳＴ３のソース端子Ｓ３はダ
イオードＤ２から電源電圧端子に連結されている。

【００２６】コンパレータＣＯＭは、ドレーン端子Ｄ１
及びＤ２に存するポテンシャルが基準ポテンシャルＲＰ
より低くなるとき、あらかじめ定められたアウトプット
信号をアウトプットで伝える。つまり、出力端子ＯＵＴ
でのポテンシャルがあらかじめ定められたポテンシャル
値より低くなるときはいつでも、コンパレータＣＯＭは
そのような状態を示すアウトプット信号を伝える。

【００２７】レジスタＲのレジスタンスはそのように選
択され、切り換えトランジスタＳＴ３が導電状態である
とき、ＳＴ２を導電状態にするようなＲを通る電圧降下
を伴い、電流はＲを通り流れる。コンパレータＣＯＭ、
ＮＡＮＤゲート回路及び切り換えスイッチトランジスタ
ＳＴ３は、信号インプットを形成するコンパレータＣＯ
Ｍの反転＋入力及び信号アウトプットを形成する切り換
えトランジスタＳＴ３のドレーン端子と共に制御回路を
構成している。制御回路の信号インプットは回路点Ｐに
連結され、信号アウトプットはレジスタＲに連結されて
いる。

【００２８】以下により、図１に示される回路の作動形
態を説明する。接地ポテンシャルに関して、電源電圧端
子Ｖｓに適用されている正のポテンシャルで見ると、接
地端子ＧＮＤは０Ｖのポテンシャルをもつはずであるこ
とが想定される。

【００２９】論理値０での制御信号が入力端子ＩＮに存
するとき、ＳＴ１は非導電状態にある。その結果、レジ
スタＲから供給される電流はなく、同様にＳＴ２も非導
電状態となっている。ＳＴ１及びＳＴ２の非導電状態の
ために、接地ターミナルＧＮＤに存するポテンシャルは
出力端子ＯＵＴに連結されない。２つのソース−ドレー
ンダイオードＳＤＤ１及びＳＤＤ２は本質的に切り換え
トランジスタＳＴ１及びＳＴ２に存し、それぞれのうち
少なくとも１つは出力端子ＯＵＴでのポテンシャルにか
かわりなくブロックされる。アウトでの出力端子ポテン
シャルがＧＮＤでの接地ポテンシャルに関して正である
とき、ＳＤＤ１はブロックする。ＳＤＤ１が導電で出力
端子ポテンシャルが、ある値以下まで降下する場合、Ｓ
ＤＤ２はブロックする。ＯＵＴとＧＮＤとの間の導電連
結の欠如により、ＧＮＤでのアウトプットポテンシャル
は母線から母線システムの他のコンポーネントにより供
給されるポテンシャルによってのみ決定される。

【００３０】入力端子ＩＮがトランジスタＳＴ１を導電
状態に切り換える高いポテンシャル値の論理信号１を供
給することにおいて、電圧分割点を与える２つの切り換
えトランジスタＳＴ１及びＳＴ２の間の導電接続点で適
用されているポテンシャルをもつ出力端子ＯＵＴは、基
準ポテンシャルＲＰより高いポテンシャルを引き起こ
す。これらの状況下で、コンパレータＣＯＭはアウトプ
ット信号として論理値１を伝える。それから、論理値１
はＮＡＮＤの２つのインプットＡ及びＢに存し、そのた
め論理値０はＮＡＮＤのアウトプットから切り換えトラ
ンジスタＳＴ３に供給される。ＳＴ３もまた導電状態に
ある。その結果、切り換えトランジスタＳＴ２を同様に
導電状態に切り換えるために十分な電圧降下に導くレジ
スタＲを電流が流れる。２つの切り換えトランジスタＳ
Ｔ１及びＳＴ２から成るＯＵＴとＧＮＤとの間の直列連
結は導電状態にあり、接地端子ＧＮＤに存する接地ポテ
ンシャルは出力端子ＯＵＴに供給される。本質的に切り
換えトランジスタＳＴ１及びＳＴ２を含んでいるソース
−ドレーンダイオードＳＤＤ１及びＳＤＤ２は、ＳＴ１
に関してＳＴ２の逆分極のため、逆分極と直列で連結さ
れそれぞれは導電切り換えトランジスタＳＴ１及びＳＴ
２により短絡され、そしてそれぞれは効果をもたない。

【００３１】ＳＴ２、ＳＴ３及びＲを構成する保護回路
の保護が必要である事に対して、以下の３つのケースに
よりはっきりするだろう。１．半導体集積回路における機能的破壊。２．ＧＮＤポテンシャル破壊。３．半導体回路の接地ポテンシャルに関してとても低
い出力端子ポテンシャル。

【００３２】ケース１に関して半導体集積回路に関して機能面における物質的破壊の場
合、ＳＴ３は非導電であり、そのため切り換えトランジ
スタＳＴ２での切り換えに適用される電流はレジスタＲ
を流れない。ＯＵＴとＧＮＤとの間の連結はブロックさ
れたままである。

【００３３】ケース２に関して例えば半導体集積回路の接地端子を導く接地に欠点があ
るため、ＧＮＤポテンシャル破壊が生じる場合、半導体
集積回路の接地ポテンシャルが浮動状態、例えば不明瞭
な状態となる。出力端子ＯＵＴに存するポテンシャル
は、半導体集積回路の浮動接地ポテンシャルに関して、
とても低いので連結接続点Ｐでの部分的ポテンシャルは
基準ポテンシャルより低くなる。ＮＡＮＤのアウトプッ
トでの論理値１及びＳＴ３のブロックを伴いながら、論
理値０はコンパレータＣＯＭのアウトプットで現れる。
レジスタＲを流れる電流はそれにより阻止され、ＳＴ２
を非導電状態にする。寄生トランジスタＰＴ２に対して
コレクタを形成しているＮ導電領域を構成しているカソ
ード側Ｄ２における正のポテンシャル或いは半導体集積
回路の他の回路構成は、例えＳＴ２の基盤ダイオードＳ
Ｄ２と寄生トランジスタＰＴ２が導電であっても、ＳＴ
２のブロックのために出力端子ＯＵＴに連結され得な
い。ＳＴ２の逆分極ＳＤＤ２からＯＵＴに到達しない。

【００３４】ケース３に関して母線から半導体集積回路の出力端子ＯＵＴへ連結された
もう一つの半導体集積回路のそれぞれの接地ポテンシャ
ルよりも高いそれぞれの接地ポテンシャルをもつ半導体
集積回路の場合、例えば２つの半導体集積回路に内部連
結している接地線での上述の電圧降下のために、ポテン
シャルは半導体集積回路の接地端子ＧＮＤでのそれぞれ
の接地ポテンシャルより低い出力端子に適用されること
も起こる。この場合も又連結接続点Ｐでの部分的なポテ
ンシャルはケース２と同じ結果で、基準ポテンシャルＲ
Ｐの値以下に降下する。ＳＴ３及びＳＴ２はスイッチオ
フされ、ＳＤＤ２はブロックし、そして端子ＧＮＤでの
それぞれの接地ポテンシャル、寄生トランジスタＰＴ１
そして／或いは寄生トランジスタＰＴ２からドレーン端
子Ｄ１、Ｄ２に到達する正のポテンシャル両方とも出力
端子ＯＵＴに達することができない。

【００３５】上述した実施例では、その中にＶＤＭＯＳ
トランジスタの寄生効果に対して保護が達せられてい
る。しかしながらそのような寄生効果が他のトランジス
タタイプ、例えば二極のＮＰＮトランジスタにおいても
起こる。本発明による回路は、このような場合にも保護
を与える。

【００３６】図１による実施例には、電源電圧が半導体
集積回路の接地ポテンシャルに関して肯定的である場合
が述べられている。本発明による保護方法も又、逆分極
が使用されるとき、例えば接地ポテンシャルに関して否
定的電源電圧が使用されるとき適用できる。その場合、
切り換えトランジスタＳＴ１〜ＳＴ２が使用され、その
導電タイプはＳＴ１に関して逆分極で連結されているＳ
Ｔ２と共に、図１に与えられる切り換えトランジスタの
それとは逆となる。

【００３７】本出願による保護回路は、特に自動車の電
子工学に適用できる。自動車の電子工学に関して存する
悪い状況下で、ＧＮＤ或いは接地の阻止のような問題が
簡単に起こる。同じ母線システムに配置されている集積
回路間に存する大きい距離のためにそれぞれの半導体集
積回路から離れた距離を保たれているそれぞれの接地ポ
テンシャルの共通の違いは、自動車の電子工学の分野で
は重要である。

【００３８】

【発明の効果】本発明の回路はＥＭＩ保護（電気磁気の
干渉に対しての保護）として利点を示している。正方向
での両方の干渉パルスの場合、半導体集積回路のそれぞ
れの接地ポテンシャルにおいて効果をもち、外側から特
定の半導体集積回路の出力端子ＯＵＴに達する負の干渉
パルスの場合、本発明による保護的作用が効果的とな
る。本発明による回路も又、バッテリーの誤って分極し
た連結に対して保護が与えられ、その中で接地端子ＧＮ
Ｄに適用されているポテンシャルよりもかなり低いポテ
ンシャルが出力端子ＯＵＴに到達する。

【図面の簡単な説明】

【図１】本発明による半導体集積回路の実施例の概要回
路図を示す。

【図２】従来の回路部分を概要表示したものである。

【図３】半導体集積回路においての寄生効果を解明する
ため示したものである。

【符号の説明】

１１、基盤１３、エピタキシアル層１５、ドレーン領域１７、ソース領域２３、拡散領域２５、直埋層３５、ドレーン電極３７、ソース電極４５、４７ゲート電極

Claims

【特許請求の範囲】

【請求項１】ａ）電源電圧ポテンシャルを供給する
ための電源電圧端子（Ｖｓ），基準ポテンシャルを供給
するための接地端子（ＧＮＤ）及び出力端子（ＯＵＴ）
を備えており；ｂ）前記接地端子（ＧＮＤ）に連結されている第１の
導電率タイプの基盤を備えており；ｃ）前記出力端子（ＯＵＴ）と前記接地端子（ＧＮ
Ｄ）との間に与えられ、前記接地端子側に配置されてい
る制御可能な第１の半導体スイッチ手段（ＳＴ１）及び
前記出力端子側に配置されている制御可能な第２の半導
体スイッチ手段（ＳＴ２）を含んでいる直列連結であ
り、前記第１及び第２の半導体スイッチ手段は、それぞ
れ第１のメインパス電極（Ｄ１、Ｄ２），第２のメイン
パス電極（Ｓ１、Ｓ２）及び制御電極（Ｇ１、Ｇ２）を
具備し、又それぞれ基盤（１１）と前記第１の導電率タ
イプと逆の第２の導電率タイプのドープされている（ｄ
ｏｐｅｄ）領域（２５）との間のｐｎ接合により形成さ
れている寄生的な基盤ダイオード（ＳＤ）を含んでお
り、又それぞれｐｎ接合以外は特定の半導体スイッチ手
段の前記第１のメインパス電極（Ｄ１、Ｄ２）に連結さ
れており、前記第１のメインパス電極（Ｄ１、Ｄ２）が
電源電圧ポテンシャルから見られるように前記基盤ダイ
オード（ＳＤ）のスイッチング・オン閾電圧によって少
なくともポテンシャル閾値を越え瞬間的な基準ポテンシ
ャルを越す電気的ポテンシャルをもつときも含んでお
り；ｄ）前記第１及び第２の半導体スイッチ手段（ＳＴ１
及びＳＴ２）の第１のメインパス電極（Ｄ１、Ｄ２）は
互いに連結され、前記第１の半導体スイッチ手段（ＳＴ
１）の第２のメインパス電極（Ｓ１）は前記接地端子
（ＧＮＤ）に連結され、前記第２の半導体スイッチ手段
（ＳＴ２）の第２のメインパス電極（Ｓ２）は前記出力
端子（ＯＵＴ）に連結されており；ｅ）制御電極（Ｇ２）を内部連結している電気的レジ
スタ（Ｒ）及び前記第２の半導体スイッチ手段（ＳＴ
２）の第２のメインパス電極（Ｓ２）、又レジスタンス
がそこを通る最小の電流が流れるとき前記第２の半導体
スイッチ手段（ＳＴ２）が導電状態に切り換えられると
共に、電圧降下が前記レジスタ（Ｒ）で生じるようにな
っており；ｆ）前記第１の半導体スイッチ手段（ＳＴ１）が導電
状態にあるとき、制御回路（ＣＯＭ、ＮＡＮＤ、ＳＴ
３）は前記レジスタ（Ｒ）を通り少なくとも前記最小の
電流で導電しており、又前記出力端子のポテンシャルは
電源電圧ポテンシャルから見られるように瞬間的な基準
ポテンシャルを越えてブロックしている閾値まで広がる
ようになっている；ことを特徴とする半導体集積回路。
【請求項２】前記制御回路（ＣＯＭ、ＮＡＮＤ、ＳＴ
３）が、前記ブロックしている閾値に到達することを検
出する閾検出回路を備えている請求項１に記載の半導体
集積回路。
【請求項３】前記第１の半導体スイッチ手段（ＳＴ
１）が第１のＶＤＭＯＳトランジスタにより構成され、
前記第２の半導体スイッチ手段（ＳＴ２）が第２のＶＤ
ＭＯＳトランジスタにより構成され、前記第１のメイン
パス電極がドレーン電極（Ｄ１、Ｄ２），ソース電極
（Ｓ１、Ｓ２）による第２のメインパス電極及びゲート
電極（Ｇ１、Ｇ２）による制御電極により構成されてい
る請求項１又は２に記載の半導体集積回路。
【請求項４】前記第１及び第２のＶＤＭＯＳトランジ
スタ（ＳＴ１、ＳＴ２）がそれぞれＰチャンネルＶＤＭ
ＯＳトランジスタにより構成されており、電源電圧ポテ
ンシャルは基準ポテンシャルに関して正であり、結合さ
れている前記第１及び第２のＶＤＭＯＳトランジスタの
ドレーン電極（Ｄ１、Ｄ２）が前記基盤ダイオード（Ｓ
Ｄ）のスイッチング・オン閾電圧によって少なくとも瞬
間的な基準ポテンシャルよりも低いポテンシャルにある
とき、寄生的な前記基盤ダイオード（ＳＤ）は導電して
おり、そしてその中で前記閾検出回路（ＣＯＭ）は、前
記出力端子のポテンシャルが想定した量を越えて瞬間的
な基準ポテンシャルより低い閾値以下に降下するとき、
前記レジスタ（Ｒ）を通る最小の電流の流れをブロック
するようになっている請求項３に記載の半導体集積回
路。
【請求項５】前記第１の半導体スイッチ手段（ＳＴ
１）が第１のＮＰＮトランジスタにより構成され、前記
第２の半導体スイッチ手段（ＳＴ２）が第２のＮＰＮト
ランジスタにより構成されており、前記第１のメインパ
ス電極（Ｄ１、Ｄ２）がそれぞれのコレクタ，前記第２
のメインパス電極（Ｓ１、Ｓ２）がそれぞれのエミッ
タ，前記制御電極（Ｇ１、Ｇ２）がそれぞれのベース電
極により構成されている請求項１に記載の半導体集積回
路。
【請求項６】前記出力端子（ＯＵＴ）が母線ターミナ
ルにより構成されている請求項１乃至５のいずれか１つ
に記載の半導体集積回路。
【請求項７】前記制御回路が；制御端子（Ｇ３）が与
えられ、前記電源電圧端子（Ｖｓ）と前記第２の半導体
スイッチ手段（ＳＴ２）の制御端子（Ｇ２）との間に連
結されているそのメインパス（Ｓ−Ｄ）をもつ第３の半
導体スイッチ手段（ＳＴ３）と；反転入力（−）及び非
反転入力（＋）が与えられ、ブロックしている閾値を決
めている基準ポテンシャルソース（ＲＰ）に連結されて
いる反転入力（−）をもち、前記第１及び第２の半導体
スイッチ手段（ＳＴ１、ＳＴ２）の間の連結接続点
（Ｐ）に連結されている非反転入力（＋）をもち、更に
前記第３の半導体スイッチ手段（ＳＴ３）の制御端子
（Ｇ３）に連結されているアウトプットをもっているコ
ンパレータ回路（ＣＯＭ）と；から構成されており、前
記連結接続点（Ｐ）が少なくとも基準ポテンシャルに降
下したとき、前記コンパレータ回路（ＣＯＭ）のアウト
プット信号により前記第３の半導体スイッチ手段（ＳＴ
３）が非導電状態に切り換えられるようになっている請
求項１乃至６のいずれか１つに記載の半導体集積回路。
【請求項８】２つのインプット（Ａ、Ｂ）をもつＮＡ
ＮＤゲート回路が前記コンパレータ回路（ＣＯＭ）のア
ウトプットと前記第３の半導体スイッチ手段（ＳＴ３）
の制御端子（Ｇ３）との間に配置されており、一方のイ
ンプット（Ｂ）が前記コンパレータ回路（ＣＯＭ）のア
ウトプットに連結され、他方のインプット（Ａ）が前記
第１の半導体スイッチ手段（ＳＴ１）に対して切り換え
制御信号が与えられている半導体集積回路の入力端子
（ＩＮ）に連結され、アウトプットが前記第３のスイッ
チ手段（ＳＴ３）の制御インプット（Ｇ３）に連結され
ている請求項７に記載の半導体集積回路。
【請求項９】前記第３の半導体スイッチ手段（ＳＴ
３）が、前記電源電圧端子（Ｖｓ）に連結されているソ
ース（Ｓ３），前記第２の半導体スイッチ手段（ＳＴ
２）の制御端子（Ｇ２）に対するドレーン（Ｄ３）及び
前記ＮＡＮＤゲート回路のアウトプットに対するゲート
（Ｇ３）をもつＭＯＳトランジスタにより構成されてい
る請求項７又は８に記載の半導体集積回路。
【請求項１０】前記第３の半導体スイッチ手段（ＳＴ
３）が、前記電源電圧端子（Ｖｓ）に連結されたコレク
タ，前記第２の半導体スイッチ手段（ＳＴ２）の制御端
子（Ｇ２）に対するエミッタ及び前記ＮＡＮＤゲート回
路のアウトプットに対するベースをもつＮＰＮトランジ
スタにより構成されている請求項５乃至８のいずれか１
つに記載の半導体集積回路。
【請求項１１】前記ＭＯＳトランジスタのソース（Ｓ
３）或いは前記ＮＰＮトランジスタのコレクタが、それ
ぞれ前記電源電圧端子（Ｖｓ）に連結されているアノー
ド側をもつダイオード（Ｄ２）のカソード側に連結され
ている請求項９又は１０に記載の半導体集積回路。