JP2001069674A - 逆極性入力電圧防止回路 - Google Patents

Abstract

(57)【要約】 【課題】 逆極性電圧が印可された時に逆電圧であるこ
とを検出して、電源回路の入力に逆電圧が印可されるの
を阻止するように働き、且つ正常電圧入力時には、電源
回路に入力電圧を低損失に供給する。 【解決手段】 入力端子と出力端子間にＭＯＳ ＦＥＴ
３を挿入し、一次電源ラインに印可される逆電圧を検出
するトランジスタ９を設け、正常極性印可場合は、ＭＯ
Ｓ ＦＥＴ３を導通するようにＭＯＳ ＦＥＴ３のゲート
・ソース間に抵抗分圧８、１３によりバイアス電圧を印
可し、ＭＯＳ ＦＥＴ３をオンさせる。逆極性印可時に
はトランジスタ９によりＭＯＳ ＦＥＴ３を非導通にし
て、ＭＯＳＦＥＴ３をオフとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は逆極性入力電圧防止
回路において、特に直流電源装置の逆極性入力電圧防止
回路に関する。

【０００２】

【従来の技術】従来の逆極性入力電圧防止回路を図面を
参照して説明する。図３は従来の逆極性入力電圧防止回
路の構成例である。図３における波線で囲んだ部分のダ
イオード３が従来の逆極性入力電圧防止回路である。

【０００３】電源電圧１のプラス極からスイッチ２を介
してダイオード３のアノードへ接続し、ダイオード３の
カソードからは電源回路４の＋入力端子へ接続され電源
回路４の出力端子からは負荷回路５に接続される。電源
電圧１のマイナス極及び電源回路４の−入力端子及びグ
ランド端子と負荷回路５のもう片方の端子はグランドに
接続される。

【０００４】この状態でスイッチ２を閉じると、電源電
圧１からの電圧はスイッチ２とダイオード３を介して電
源回路４の＋入力端子へプラス極性の電圧が印可され、
電源回路４が動作すると電源電圧１から電源回路４の＋
入力端子の方向へスイッチ２、ダイオード３を導通して
電流が流れ、また、負荷回路５にも電源回路４からの出
力電流が供給される。

【０００５】ところで、電源電圧１の極性が図３とは逆
に、グランド側をプラス極としマイナス極をスイッチ２
へ接続し、スイッチ２を閉じると、ダイオード３のアノ
ードにはマイナス電圧が印可され、カソード極にはアノ
ード極よりプラス電位の電圧が現れる。このとき、ダイ
オード３は非導通となり、電流は流れない。これによ
り、逆極性入力電圧が防止可能となる。

【０００６】また、図４は従来の逆極性入力電圧防止回
路の他の構成例である。図４における破線で囲んだ部分
のダイオード３が従来のもう一つの逆極性入力電圧防止
回路である。

【０００７】電源電圧１のプラス極からスイッチ２を介
してダイオード３のカソードと、電源回路４の＋入力端
子へ接続され、電源回路４の出力端子からは負荷回路５
に接続される。電源電圧１のマイナス極及び電源回路４
の−入力端子及びグランド端子と負荷回路５のもう片方
の端子はグランドに接続される。

【０００８】この状態でスイッチ２を閉じると、電源電
圧１からの電圧はスイッチ２を介して電源回路４の＋入
力端子へプラス極性の電圧が印可され、電源回路４が動
作すると電源電圧１から電源回路４の＋入力端子の方向
へスイッチ２を介して電流が流れ、また、負荷回路５に
も電源回路４の出力端子からの電流が供給される。

【０００９】ところで、電源電圧１の極性が図４とは逆
に、グランド側をプラス極としマイナス極をスイッチ２
へ接続し、スイッチ２を閉じるとダイオード３のカソー
ドには、マイナス電圧が、アノードにはグランド電位の
電圧が現れ、ダイオード３は導通し、ダイオード３のカ
ソードからスイッチ２を介して電源電圧１のマイナス極
へ、電流が流れる。これにより、電源回路４の入力端子
間にはダイオード３の順方向電圧降下分の逆電圧が現れ
るが、この微少電圧に問題が無ければこの微少電圧以上
の電源回路４への逆極性入力電圧は防止可能である。

【００１０】図３の回路は、ダイオードの整流作用その
ものを利用しているだけの方法であり、図４においても
接続方法が異なるだけでダイオードのみを用いている点
においては、同じである。

【００１１】また、電源回路４の入力端子が−入力端子
とグランド端子の場合は、図３と図４の回路のそれぞれ
電源電圧１の極性及びダイオード３の極性を逆にすれば
同様な動作をさせることが可能である。

【００１２】

【発明が解決しようとする課題】ところが、図３の技術
では、ダイオードを電源ラインに対して直列に挿入して
いる為、電源電圧極性が正常に印可された場合のダイオ
ードの順方向電流によるダイオードでの電力損失が発生
する欠点がある。

【００１３】この時の消費電力をＰとしてダイオードの
順方向電圧をＶｆ、順方向電流をＩとすると、次の
（１）式で表わされる。 Ｐ（Ｗ）＝Ｖｆ（Ｖ）× Ｉ（Ａ） （１） たとえば、例としてＶｆが０．６Ｖのダイオードを使用
してＩが５Ａと仮定すると、ダイオードの順方向電流に
よる損失Ｐは３Ｗになる。

【００１４】Ｖｆが大きいダイオードを使用したり、順
方向電流Ｉが大きいほど消費電力Ｐが大きくなる。

【００１５】また、図４の技術では、ダイオードは電源
ラインに対して並列に挿入されている為、電源電圧極性
が正常に印可された場合、ダイオードには電流が流れる
ことが無いので前述の電力損失の問題は無い。しかし、
電源電圧が逆極性で印可されたときには、ダイオードが
導通して電源電圧とダイオードの間に大きな電流が流れ
るため、不完全な逆極性入力電圧防止回路であるという
問題もある。以上のように上記従来技術は、ダイオード
のみで簡単に構成できる利点を有しているが、損失等で
問題を有するため、その対策を図った従来技術として、
例えば、特開平８−３０８１１６号公報に記載された逆
極性入力電圧防止回路が知られている。

【００１６】図５において、電池からなる直流電源２１
を接続する一対の電源端子２２，２３の間に回路装置３
２を介してＦＥＴ２７が接続されている。このＦＥＴ２
７の方向は直流電源が２１が正常に接続されたときにソ
ースからドレインに向かって電流が流れる方向とする。
そして、ＦＥＴ２７のゲートは抵抗２８を介して一方の
電源端子２２に接続されている。一対の電源端子２２，
２３には抵抗２４を介して発光ダイオード２６（フォト
カプラ）を接続し、発光ダイオード２６に光結合したホ
トトランジスタ２５をＦＥＴ２７のゲート・ソース間に
接続している。いま、直流電源２１が正常極性の場合
は、発光ダイオード２６は逆バイアス状態にあるためＦ
ＥＴ２７のドレイン・ソース間が導通して正常に回路装
置３２に電流が流れる。一方、逆極性の直流電源２１が
接続されると、発光ダイオード２６が順バイアス状態に
なりＦＥＴ２７のゲート・ソース間が短絡状態となるた
め、ＦＥＴ２７が確実にオフ状態にしている。この結
果，回路装置３２が直流電源２１から電気的に切離さ
れ、ここに逆方向電流が流れないようにしている。

【００１７】図５に示した逆極性入力電圧防止回路は、
ＦＥＴを用いているため損失を少なくできる利点がある
が、フォトカプラの発光ダイオードのＶｆ（順方向電圧
降下）が大きいため逆電圧が入力された場合の応答が遅
いという問題を有していた。また、逆極性入力防止回路
の初段にあるフォトカプラの発光ダイオードの逆耐圧は
一般には数Ｖ程度しかない。このため、逆電圧の入力電
圧が大きくなると、フォトカプラが破壊するため、大き
な逆電圧の入力には対応できない構成を有する問題を有
していた。本発明の主な目的は、本発明を電源回路の入
力部に接続することにより、本発明回路の入力部に逆極
性電圧が印可された場合でも、入力電圧が逆電圧である
ことを検出して、電源回路の入力に逆方向の電流が流れ
ないように阻止するように働き、また正常極性の入力電
圧が印可された場合には、電源回路に順方向の電流を流
すと共に、高速に動作して十分大きな逆電圧でも確実に
逆極性電圧を保護できる構成を提供することである。

【００１８】

【課題を解決するための手段】本発明の逆極性入力電圧
防止回路は、入出力間にそれぞれドレイン、ソースを接
続し、ゲートに一端を終端した第１、第２の抵抗の直列
回路を接続したＦＥＴトランジスタと、前記ＦＥＴトラ
ンジスタのソースにカソード、前記第１、第２の抵抗間
にアノードを接続したツェナーダイオードと、前記ＦＥ
Ｔトランジスタのソースと前記第１、第２の抵抗間に接
続した第３の抵抗と、前記ＦＥＴトランジスタのソース
にエミッタ、前記第１、第２の抵抗間にコレクタを接続
したトランジスタと、前記ＦＥＴトランジスタのソース
とドレインに接続された第４、５の抵抗の直列回路であ
って、前記第４、第５の抵抗間を前記トランジスタのベ
ースに接続した前記第４、第５の抵抗の直列回路と、前
記第４、第５の抵抗間にアノード、前記ＦＥＴトランジ
スタのソースにカソードを接続したダイオードとからな
ることを特徴とする。

【００１９】逆電圧検出にトランジスタを使用すること
で電圧検出の感度を高くすることが出来ると共に正常極
性電圧印可の場合に流れる電流による電力損失も低オン
抵抗のＭＯＳ ＦＥＴを使用することにより小さく抑え
ることが出来るという効果が得られる。

【００２０】

【発明の実施の形態】本発明の逆極性入力電圧防止回路
の実施の形態について、図面を参照しながら詳細に説明
する。

【００２１】図１を参照すると、本発明の一実施の形態
としての逆極性電圧防止回路が示されている。１は電源
電圧である。１の電源電圧のプラス極にはスイッチ２が
接続されている。

【００２２】スイッチ２の後にはＰチャネルのＭＯＳ
ＦＥＴ３のドレインが接続されている。またＭＯＳ Ｆ
ＥＴ３のソースはそのまま４の電源回路の＋入力端子へ
導かれる。ＭＯＳ ＦＥＴ３のゲートは抵抗１２と抵抗
１３の２本の抵抗を介してグランドに接続される。

【００２３】この抵抗２本の中点にトランジスタのコレ
クタとＭＯＳ ＦＥＴ３のソースにトランジスタのエミ
ッタを接続したトランジスタ９を設ける。トランジスタ
９ベースは抵抗を介してＭＯＳ ＦＥＴ３のドレインに
接続される。

【００２４】ＭＯＳ ＦＥＴ３のソース及び抵抗１２と
１３の中点の間には、ＭＯＳ ＦＥＴ３のソースにカソ
ードを接続したツェナーダイオード６が接続される。ツ
ェナーダイオード６とパラレルに抵抗８を接続する。

【００２５】トランジスタ９のベースとＭＯＳ ＦＥＴ
３ソースの間には抵抗１０を接続し、ダイオード１１の
カソードをＭＯＳ ＦＥＴ３のソースに、ダイオード１
１のアノードをトランジスタ９のベースに接続する。

【００２６】電源回路４の出力端子には負荷回路５も接
続される。なお、電源電圧１と電源スイッチ２及び電源
回路４と負荷回路５は、本発明の説明の為に用意したも
ので発明の構成要素ではない。

【００２７】以下、本実施の形態の動作につき説明す
る。まず、本発明の逆極性入力電圧防止回路に正常極性
電圧が印可される場合について説明する。この場合は、
逆極性の入力電圧でない為、電源電圧１と電源回路４と
の間の電流の流れを妨げないように動作する。

【００２８】図１のような電源電圧１の極性においてス
イッチ２が閉じられると、ＭＯＳＦＥＴ３のドレインに
はプラス極性の電圧が印可される。

【００２９】ＭＯＳ ＦＥＴのドレインとソースの間に
はＭＯＳ ＦＥＴの内部に寄生ダイオードが存在し、Ｍ
ＯＳ ＦＥＴがＰチャネルの為、寄生ダイオードのアノ
ードがドレイン、カソードがソースとなっている。

【００３０】その為、ドレインに印可されたプラス極性
の電圧は、寄生ダイオードを通りソースに現れる。この
時ドレインよりソースの方が寄生ダイオードの順方向電
圧低下分だけ低い電圧となる。

【００３１】これはそのまま電源回路４の＋入力端子へ
の入力となり、電源回路４の負荷回路５で消費される電
力に比例した電流が流れる。

【００３２】その時、ＭＯＳ ＦＥＴのゲートは抵抗１
２と抵抗１３を介してグランドの電圧に接続されている
為、ＭＯＳ ＦＥＴのソース・ゲート間に印可される電
圧により、ＭＯＳ ＦＥＴのドレイン・ソース間が導通
する。

【００３３】ＭＯＳ ＦＥＴのソース・ゲート間に印可
される電圧をＶGSとし、ソースのグランドからの電圧を
Ｖs、ゲート・ソース間に接続されている抵抗８をＲ8、
抵抗１３をＲ13とおくと、つぎの式（２）で表わされ
る。 ＶGS(Ｖ） ＝ Ｖs（Ｖ） × Ｒ8（Ω）/(Ｒ8（Ω） ＋ Ｒ13（Ω）） （２） ＭＯＳ ＦＥＴが導通するとＭＯＳ ＦＥＴの導通電流を
ＩD、ドレイン・ソース間のオン抵抗をＲONとすると、
ドレイン・ソース間の電圧ＶDSは、次の式で表わされ
る。 ＶDS(Ｖ）＝ＲON（Ω）×ＩD（Ａ） （３） また、この時のＭＯＳ ＦＥＴの電力損失は、次のよう
になる。 Ｐ（Ｗ）＝ＶDS(Ｖ）×ＩD（Ａ） （４） たとえば、例としてＲONが３０ｍΩでＩDが５Ａと仮定
すると、ＶDSは０．１５Ｖとなり、ＭＯＳ ＦＥＴ３の
電力損失Ｐは０．７５Ｗとなる。

【００３４】ＭＯＳ ＦＥＴに低オン抵抗のものを選定
すれば、図３の従来回路でダイオードを用いた場合にく
らべ、低電力損失にすることが可能である。

【００３５】スイッチ２が閉じられた瞬間には、ＭＯＳ
ＦＥＴ３のドレインに接続された抵抗７を介してトラ
ンジスタ９のベースにはプラス電位が印可される。トラ
ンジスタ９はＰＮＰタイプなので、この時ベース・エミ
ッタは逆電圧となる。

【００３６】電源電圧１が高い場合、この電圧により、
トランジスタが破壊することを防ぐ為、ダイオード１１
を接続しトランジスタのベース電位がエミッタ電位に対
して約０．６Ｖ以上にならないようにクランプさせる。

【００３７】抵抗１０は、電源電圧１の過渡的な状態に
おいて、トランジスタ９のエミッタ・コレクタがトラン
ジスタ９のベースに電圧が印可されない場合があっても
非導通となるように設けてある。

【００３８】一方、本発明回路に逆極性電圧が印可され
る場合について説明する。この場合は、本発明の目的で
ある逆電圧阻止動作を行う。

【００３９】図１において電源電圧１の極性が図１の逆
とする。すなわちスイッチ２側がマイナス極でグランド
側がプラス極とした場合、この極性にてスイッチ２が閉
じられると。ＭＯＳ ＦＥＴ３のドレインにはマイナス
極性の電圧が印可される。

【００４０】電源回路４が初期状態にてスイッチ２が閉
じられた場合には、ＭＯＳ ＦＥＴ３のソースはグラン
ド電位となっている。

【００４１】ドレインがマイナスでソースがグランドな
のでＭＯＳ ＦＥＴ内部に有る寄生ダイオードはカソー
ドがアノードよりプラス電位となるので非導通となる。

【００４２】また、抵抗７がＭＯＳ ＦＥＴのドレイン
に接続されているので、これを介してトランジスタ９の
ベース電位はマイナスになろうとする。ベース電位はト
ランジスタのエミッタ・ベースの順方向電圧降下分の約
−０．６Ｖ程度になる。これによりトランジスタ９のエ
ミッタ・コレクタ間が導通する。

【００４３】ＭＯＳ ＦＥＴ３のソースとゲート間はこ
のトランジスタ９のエミッタ・コレクタ間の導通により
短絡されて、ほぼ０Ｖとなる。

【００４４】よってＭＯＳ ＦＥＴ３のドレイン・ソー
ス間が非導通となり入力からの逆極性電圧は阻止され
る。

【００４５】また、電源電圧１の極性が急に逆になった
場合のトランジスタ９の効果を図１を用いて説明する。

【００４６】電源電圧１の極性が図１の正常極性電圧で
あり、電源回路４が正常動作している状態で、急に電源
電圧１の極性が図１とは逆になった場合は、ＭＯＳ Ｆ
ＥＴ３のドレイン電圧は、マイナス電圧となる。

【００４７】通常電源回路４の＋入力内部には入力フィ
ルターや入力電源電圧が瞬断した場合に出力電圧を保持
するなどの目的で多少の容量が設けられている為、プラ
ス電位を保持している。

【００４８】この為、ゲートには式（２）の電圧が印可
され、その結果ＭＯＳ ＦＥＴ３のドレイン・ソース間
は導通状態となっている。

【００４９】このままだと電源回路４の＋入力端子に見
える容量からの電流がＭＯＳ ＦＥＴのソースからドレ
イン方向に流れることになる。

【００５０】しかし、この時前述したように抵抗７を介
してトランジスタ９のベースにマイナス電位が現れる為
にトランジスタ９のエミッタ・コレクタ間は導通してＭ
ＯＳＦＥＴのソース・ゲートを短絡する。

【００５１】これによりＭＯＳ ＦＥＴ３のドレイン・
ソース間は非導通となり、結果的に逆極性の入力電源電
圧が印可されるのが阻止される。

【００５２】図１において、抵抗１２はＭＯＳ ＦＥＴ
３の発振防止である。また、ツェナーダイオード６は、
正常極性入力の場合、入力電圧が高電圧の場合にＭＯＳ
ＦＥＴ３のソース・ゲート間の電圧が耐圧をオーバー
しないように電圧をクランプする為についている。この
電圧は当然のことながら、ＭＯＳ ＦＥＴ３の最大絶対
定格より低く、且つＭＯＳ ＦＥＴ３のドレイン・ソー
スが導通した時に十分低い抵抗で導通するような電圧に
設定される。

【００５３】本発明の他の実施の形態として、図２を用
いて説明する。

【００５４】図２は図１の本発明の回路の電源電圧の極
性が逆の場合に対応した回路である。電源回路４の入力
端子電圧が正常時にプラス極性の場合には図１の回路
を、マイナス極性の場合には図２の回路を使用すれば良
い。

【００５５】図２の回路が図１と異なる部分は、ＭＯＳ
ＦＥＴ３がＰチャネルからＮチャネルへ、ツェナーダ
イオード６の極性を逆に、トランジスタ９がＰＮＰから
ＮＰＮタイプへ、ダイオード１１の極性が逆になったこ
とである。

【００５６】動作は次のようになる。まず、図２の回路
に正常極性電圧が印可される場合について説明する。

【００５７】この場合は、逆極性の入力電圧でない為、
電源電圧１から電源回路４への電流の流れを妨げないよ
うに動作する。

【００５８】図２のような電源電圧１の極性においてス
イッチ２が閉じられると、ＭＯＳＦＥＴ３のドレインに
はマイナス極性の電圧が印可される。

【００５９】ＭＯＳ ＦＥＴのドレインとソースの間に
はＭＯＳ ＦＥＴの内部に寄生ダイオードが存在し、Ｍ
ＯＳ ＦＥＴがＮチャネルの為、寄生ダイオードのカソ
ードがドレイン、アノードがソースとなっている。

【００６０】その為、ドレインに印可されたマイナス極
性の電圧は、寄生ダイオードを通りソースに現れる。こ
の時ソースよりドレインの方が寄生ダイオードの順方向
電圧低下分だけ低い電圧となる。これはそのまま電源回
路４の−入力端子電圧となり、ここには、電源回路４の
負荷回路５で消費される電力に比例した電流が流れる。

【００６１】その時、ＭＯＳ ＦＥＴのゲートは抵抗１
２と抵抗１３を介してグランドの電圧に接続されている
為、ＭＯＳ ＦＥＴのゲート・ソース間に印可される電
圧により、ＭＯＳ ＦＥＴのドレイン・ソース間が導通
する。

【００６２】ＭＯＳ ＦＥＴのゲート・ソース間に印可
される電圧をＶGSとし、ソースのグランドからの電圧を
Ｖs、ゲート・ソース間に接続されている抵抗８をＲ8、
抵抗１３をＲ13 とおけば、前述した式２で表わされ
る。

【００６３】ＭＯＳ ＦＥＴが導通すると、ＭＯＳ ＦＥ
Ｔの導通電流をＩD、ドレイン・ソース間のオン抵抗を
ＲONとすると、ドレイン・ソース間の電圧ＶDSは、前述
の式３で表わされる。

【００６４】また、この時のＭＯＳ ＦＥＴの電力損失
は、前述の式４のようになる。

【００６５】スイッチ２が閉じられた瞬間には、ＭＯＳ
ＦＥＴ３のドレインに接続された抵抗７を介してトラ
ンジスタ９のベースにはマイナス電位が印可される。ト
ランジスタ９はＮＰＮタイプなので、この時ベース・エ
ミッタは逆電圧となる。

【００６６】電源電圧１が高い場合、この電圧により、
トランジスタが破壊することを防ぐ為、ダイオード１１
を接続しトランジスタのエミッタ電位がベース電位に対
して約０．６Ｖ以上にならないようにクランプさせる。
抵抗１０は、入力電源電圧１の過渡的な状態において、
トランジスタ９のエミッタ・コレクタがトランジスタ９
のベースに電圧が印可されない場合があっても非導通と
なるように設けてある。

【００６７】一方、本発明回路に逆極性電圧が印可され
る場合について説明する。この場合は、本発明の目的で
ある電圧阻止動作を行う。

【００６８】図２において電源電圧１の極性が図２の逆
とする。すなわちスイッチ２側がプラス極でグランド側
がマイナス極とした場合、この極性にてスイッチ２が閉
じられると、ＭＯＳ ＦＥＴ３のドレインにはプラス極
性の電圧が印可される。

【００６９】電源回路４が初期状態にてスイッチ２が閉
じられた場合には、ＭＯＳ ＦＥＴ３のソースはグラン
ド電位となっている。

【００７０】ドレインがプラスでソースがグランドなの
でＭＯＳ ＦＥＴ内部に有る寄生ダイオードはカソード
がアノードよりプラス電位となるので非導通となる。

【００７１】また、抵抗７がＭＯＳ ＦＥＴのドレイン
に接続されているので、これを介してトランジスタ９の
ベース電位はプラスになろうとする。

【００７２】ベース電位はトランジスタのエミッタ・ベ
ースの順方向電圧降下分の約０．６Ｖ程度になる。これ
によりトランジスタ９のエミッタ・コレクタ間が導通す
る。

【００７３】ＭＯＳ ＦＥＴ３のソースとゲート間はこ
のトランジスタ９のエミッタ・コレクタ間の導通により
短絡されて、ほぼ０Ｖとなる。

【００７４】よってＭＯＳ ＦＥＴ３のドレイン・ソー
ス間が非導通となり入力からの逆極性電圧は阻止され
る。

【００７５】また、電源電圧１の極性が急に逆になった
場合のトランジスタ９の効果を図１を用いて説明する。

【００７６】電源電圧１の極性が図２の正常極性電圧で
あり、電源回路４が正常動作している状態で、急に電源
電圧１の極性が図２とは逆になった場合は、ＭＯＳ Ｆ
ＥＴ３のドレイン電圧は、プラス電圧となる。

【００７７】通常電源回路４の−入力内部には入力フィ
ルターや入力電源電圧が瞬断した場合に出力電圧を保持
するなどの目的で多少の容量が設けられている為、マイ
ナス電位を保持している。この為、ゲートには前述式２
の電圧が印可され、その結果ＭＯＳ ＦＥＴ３のドレイ
ン・ソース間は導通状態となっている。

【００７８】このままだと電源回路４の−入力端子に見
える容量への電流がＭＯＳ ＦＥＴのドレインからソー
ス方向に流れることになる。

【００７９】しかし、この時前述したように抵抗７を介
してトランジスタ９のベースにプラス電位が現れる為に
トランジスタ９のエミッタ・コレクタ間は導通してＭＯ
ＳＦＥＴのソース・ゲートを短絡する。

【００８０】これによりＭＯＳ ＦＥＴ３のドレイン・
ソース間は非導通となり、結果的に逆極性の入力電源電
圧が印可されるのが阻止される。

【００８１】図２において、抵抗１２はＭＯＳ ＦＥＴ
３の発振防止である。また、ツェナーダイオード６は、
正常極性入力の場合、入力電圧が高電圧の場合にＭＯＳ
ＦＥＴ３のソース・ゲート間の電圧が耐圧をオーバー
しないように電圧をクランプする為についている。この
電圧は当然のことながら、ＭＯＳ ＦＥＴ３の最大絶対
定格より低く、且つＭＯＳ ＦＥＴ３のドレイン・ソー
スが導通した時に十分低い抵抗で導通するような電圧に
設定しなければならない。

【００８２】

【発明の効果】以上説明したように、本発明の逆極性入
力電圧回路を電源回路の入力部に接続することにより、
逆極性電圧が印可された場合でも、入力電圧が逆電圧で
あることを検出して、電源回路の入力に逆電圧が印可さ
れないように働き、また正常極性の入力電圧が印可され
た場合には、電源回路に順方向の電流を流すと共に、流
れる電流による電力損失が低損失となる効果を有する。
また、本発明は図５に示した従来回路のようにフォトカ
プラを用いずにトランジスタで逆電圧検出しているた
め、トランジスタのＶＢＥ（ベース・エミッタ間電圧、
約０．６Ｖ）はフォトカプラのＶｆ（約１Ｖ）よりも低
いため、逆電圧入力時の動作速度が速くなる利点を有し
ている。さらに、逆入力電圧時の逆耐圧は、フォトカプ
ラの発光ダイオードの逆耐圧電圧が数Ｖであるのに対し
て、本発明の保護用ＭＯＳ ＦＥＴの逆耐圧は１００Ｖ
ほどもあるため、大きな逆電圧が入力されても電源保護
ができる効果を有している。なお、本発明が上記各実施
例に限定されず、本発明の技術思想の範囲内において、
各実施例は適宜変更され得ることは明らかである。

【図面の簡単な説明】

【図１】本発明の実施の形態の回路図である。

【図２】本発明の他の実施の形態の回路図である。

【図３】従来の逆極性入力電圧防止回路の回路図であ
る。

【図４】従来の逆極性入力電圧防止回路の他の回路図で
ある。

【図５】従来の逆極性入力電圧防止回路の他の回路図で
ある。

【符号の説明】

１ 電源電圧 ２ 電源スイッチ ３ ＭＯＳ ＦＥＴ ４ 電源回路 ５ 負荷回路 ６ ツェナーダイオード ７ 抵抗 ８ 抵抗 ９ トランジスタ １０ 抵抗 １１ ダイオード １２ 抵抗 １３ 抵抗

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入出力間にそれぞれドレイン、ソースを
   接続し、ゲートに一端を終端した第１、第２の抵抗の直
   列回路を接続したＦＥＴトランジスタと、前記ＦＥＴト
   ランジスタのソースにカソード、前記第１、第２の抵抗
   間にアノードを接続したツェナーダイオードと、前記Ｆ
   ＥＴトランジスタのソースと前記第１、第２の抵抗間に
   接続した第３の抵抗と、前記ＦＥＴトランジスタのソー
   スにエミッタ、前記第１、第２の抵抗間にコレクタを接
   続したトランジスタと、前記ＦＥＴトランジスタのソー
   スとドレインに接続された第４、５の抵抗の直列回路で
   あって、前記第４、第５の抵抗間を前記トランジスタの
   ベースに接続した前記第４、第５の抵抗の直列回路と、
   前記第４、第５の抵抗間にアノード、前記ＦＥＴトラン
   ジスタのソースにカソードを接続したダイオードとから
   なることを特徴とする逆極性入力電圧防止回路。
2. 【請求項２】 前記ＦＥＴトランジスタは、Ｐチャンネ
   ルＭＯＳ型ＦＥＴトランジスタである請求項１記載の逆
   極性入力電圧防止回路。
3. 【請求項３】 前記トランジスタは、ＰＮＰ型トランジ
   スタである請求項１記載の逆極性入力電圧防止回路。
4. 【請求項４】 入出力間にそれぞれドレイン、ソースを
   接続し、ゲートに一端を終端した第１、第２の抵抗の直
   列回路を接続したＦＥＴトランジスタと、前記ＦＥＴト
   ランジスタのソースにアノード、前記第１、第２の抵抗
   間にカソードを接続したツェナーダイオードと、前記Ｆ
   ＥＴトランジスタのソースと前記第１、第２の抵抗間に
   接続した第３の抵抗と、前記ＦＥＴトランジスタのソー
   スにエミッタ、前記第１、第２の抵抗間にコレクタを接
   続したトランジスタと、前記ＦＥＴトランジスタのソー
   スとドレインに接続された第４、５の抵抗の直列回路で
   あって、前記第４、第５の抵抗間を前記トランジスタの
   ベースに接続した前記第４、第５の抵抗の直列回路と、
   前記第４、第５の抵抗間にカソード、前記ＦＥＴトラン
   ジスタのソースにアノードを接続したダイオードとから
   なることを特徴とする逆極性入力電圧防止回路。
5. 【請求項５】 前記ＦＥＴトランジスタは、Ｎチャンネ
   ルＭＯＳ型ＦＥＴトランジスタである請求項１記載の逆
   極性入力電圧防止回路。
6. 【請求項６】 前記ＦＥＴトランジスタは、ＮＰＮ型ト
   ランジスタである請求項１記載の逆極性入力電圧防止回
   路。