DE10311368A1 - Verfahren zum Vermeiden einer Back-End-Umverdrahtung in Ball-Grid-Array-Gehäusen und daraus hergestellte Anordnung - Google Patents

Verfahren zum Vermeiden einer Back-End-Umverdrahtung in Ball-Grid-Array-Gehäusen und daraus hergestellte Anordnung

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DE10311368A1
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Abstract

Offenbart wird ein Vefahren für das Ball-Grid-Array-Packaging, mit den Schritten: Bereitstellen eines Halbleiterchips mit Metalleitern darauf, Bedecken der Metalleiter mit einer isolierenden Schicht, Ätzen durch die isolierende Schicht, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen, Abscheiden einer Schicht aus einem nachgiebigen Material, Ätzen durch die Schicht aus nachgiebigem Material, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen, Abscheiden einer im wesentlichen homogenen leitenden Schicht, Strukturieren der leitenden Schicht, um mindestens einen der Metalleiter in elektrischen Kontakt mit einem oder mehreren Pads zu bringen, wobei jedes Pad einen Teil der leitenden Schicht umfaßt, die auf dem nachgiebigen Material angeordnet ist, und Bereitstellen von auf den Pads angeordneten Lotkugeln. Es wird außerdem die durch das Verfahren hergestellte Vorrichtung offenbart.

Description

    GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Verbesserungen beim Chip- Scale-Packaging mit Mikro-BGAs.
    • ALLGEMEINER STAND DER TECHNIK
  • Das Chip-Scale-Packaging (CSP) integrierter Schaltungen ist eine weitverbreitete Technologie für Gehäuse für elektronische Systeme. Das BGA-(ball grid array)-Packaging, wie etwa das von der Firma Tessera Technologies in San Jose, Kalifornien, USA, entwickelte µBGA®-Gehäuse, wird oftmals als das CSP-(chip scale packaging)-Verfahren der Wahl betrachtet und ist dadurch wertvoll, dass es die Fehlanpassung der Wärmeausdehnungskoeffizienten (CTE) zwischen Silizium und üblicherweise verwendeten Substraten, wie etwa FR-4-Epoxidharz- Leiterplatten, berücksichtigt.
  • Die Grundlagen der Mikro-BGA-Technologie sind allgemein in den sechs unten dargelegten Patenten zusammengefaßt, deren Offenbarungsgehalt in seiner Gänze durch Bezugnahme hier aufgenommen sind: Khandros et al., US 5,148,265 für "SEMICON- DUCTOR CHIP ASSEMBLIES WITH FAN-IN LEADS", offenbart einen Halbleiterchip mit Kontakten an der Peripherie seiner oberen Oberfläche, der mit einer Zwischenschicht (Interposer) ausgestattet ist, die über dem zentralen Teil der oberen Oberfläche liegt. Periphere Kontaktleitungen erstrecken sich von den peripheren Kontakten nach innen zu zentralen Anschlüssen auf der Zwischenschicht. Die Anschlüsse auf der Zwischenschicht können unter Verwendung von Techniken, die üblicherweise bei der Oberflächenmontage elektrischer Bauelemente verwendet werden, wie etwa Lötbonden, mit einem Substrat verbunden werden. Die Leitungen und bevorzugt die Zwischenschicht sind flexibel, so daß sich die Anschlüsse relativ zu den Kontakten auf dem Chip bewegen können, um eine unterschiedliche Wärmeausdehnung des Chips und des Substrats zu kompensieren. Die Anschlüsse auf der Zwischenschicht können in einem flächigen Array angeordnet sein, das Anschlüsse aufweist, die mit im wesentlichen gleichen Abständen über die Fläche der Zwischenschicht angeordnet sind, wobei man ausreichenden Abstand zwischen den Anschlüssen erhält und gleichzeitig alle Anschlüsse in einer Fläche unterbringt, die etwa die gleiche Größe wie die Fläche des eigentlichen Chips hat. Die Zwischenschicht kann mit einer nachgiebigen Schicht ausgestattet sein, die zwischen den Anschlüssen und dem Chip angeordnet ist, um eine geringfügige vertikale Bewegung der Anschlüsse in Richtung auf den Chip bei Testvorgängen zu gestatten. Die Baugruppe aus Chip und Zwischenschicht kann vor Montage auf dem Substrat elektrisch getestet werden. Eine zwischen den Anschlüssen und dem Chip angeordnete nachgiebige Schicht gestattet eine geringfügige vertikale Bewegung der Anschlüsse zum Chip während solchen Testvorgängen, bei denen die Anschlüsse auf der Zwischenschicht mit einer Anordnung aus Testsonden in Eingriff stehen. Die ganze Anordnung ist kompakt.
  • Khandros et al., US 5,148,266 für "SEMICONDUCTOR CHIP ASSEMBLIES HAVING INTERPOSER AND FLEXIBLE LEAD", offenbart eine Halbleiterchipbaugruppe, die an Kontaktpads in einem kompakten flächigen Array montiert ist. Zwischen dem Chip und dem Substrat ist eine Zwischenschicht angeordnet. Die Kontakte auf dem Chip sind durch flexible Leitungen, die sich durch Öffnungen in der Zwischenschicht erstrecken, mit Anschlüssen auf der Zwischenschicht verbunden. Die Anschlüsse auf der Zwischenschicht wiederum sind an die Kontaktpads auf dem Substrat gebondet. Die Flexibilität der Leitungen gestattet eine relative Bewegung der Kontakte auf dem Chip relativ zu den Anschlüssen und den Kontaktpads des Substrats und verringert somit die durch unterschiedliche Wärmeausdehnung verursachten mechanischen Spannungen. Die Anordnung stellt eine kompakte Struktur bereit, die ähnlich der ist, die durch das Flip- Chip-Bonding erhalten wird, aber einen deutlich größeren Widerstand gegenüber Schäden durch Temperaturwechselbelastungen aufweist.
  • DiStefano et al., US 5,455,390 für "MICROELECTRONICS UNIT MOUNTING WITH MULTIPLE LEAD BONDING", offenbart eine Komponente zum Montieren von Halbleiterchips oder anderen mikroelektronischen Einheiten, die eine flexible Deckfolie mit einem Array von Anschlüssen darauf und mit flexiblen Leitungen enthält, die sich von den Anschlüssen aus nach unten erstrecken. Eine nachgiebige dielektrische Trägerschicht umgibt die Leitungen und hält die Leitungsspitzen an präzisen Stellen. Die Leitungen sind bevorzugt aus Draht, wie etwa Golddraht, ausgebildet und weisen an ihren Spitzen eine eutektische Bondinglegierung auf. Die Komponente kann mit Hitze und Druck auf einen Chip oder eine andere Einheit laminiert werden, damit man eine vollständige Unterbaugruppe erhält, die kein individuelles Bonden an die Kontakte des Chips erfordert. Die Unterbaugruppe kann ohne weiteres geprüft werden, und sie kompensiert die Wärmeausdehnung.
  • DiStefano et al., US 5,518,964 für "MICROELECTRONIC MOUNTING WITH MULTIPLE LEAD DEFORMATION AND BONDING", offenbart eine mikroelektronische Verbindungskomponente, die eine dielektrische Folie mit einem flächigen Array aus länglichen, streifenartigen Leitungen enthält. Jede Leitung weist ein an der Folie befestigtes Anschlußende und ein von der Folie lösbares Spitzenende auf. Jede Leitung erstreckt sich horizontal und parallel zu der Folie von ihrem Anschlußende bis zu ihrem Spitzenende. Die Spitzenenden sind an einem zweiten Element befestigt, wie etwa an einer anderen dielektrischen Folie oder an einem Halbleiterwafer. Das erste und zweite Element werden dann relativ zueinander bewegt, um das Spitzenende jeder Leitung vertikal von der dielektrischen Folie wegzubewegen und die Leitungen zu einer gebogenen, sich vertikal erstreckenden Konfiguration zu verformen. Die bevorzugten Strukturen stellen Halbleiterchipbaugruppen mit einem planaren flächigen Array aus Kontakten auf dem Chip, ein Array aus Anschlüssen auf der Folie, die so positioniert sind, daß jeder Anschluß sich im wesentlichen über dem entsprechenden Kontakt befindet, und ein Array aus metallischen S-förmigen Bändern, die zwischen die Anschlüsse und die Kontakte geschaltet sind, bereit. Zwischen der Folie und dem Chip kann ein nachgiebiges dielektrisches Material vorgesehen sein, das die S-förmigen Bänder im wesentlichen umgibt.
  • Khandros et al., US 5,679,997 für "SEMIDCONDUCTOR CHIP ASSEMBLIES, METHODS OF MAKING SAME AND COMPONENTS FOR SAME" offenbart Halbleiterchipbaugruppen, die flexible, folienartige Elemente mit Anschlüssen darauf aufweisen, die über der vorderen oder hinteren Fläche des Chips liegen, um eine kompakte Einheit bereitzustellen. Die Anschlüsse auf dem folienartigen Element können sich relativ zu dem Chip bewegen, damit die Wärmeausdehnung kompensiert wird. Ein elastisches Element, wie etwa eine nachgiebige Schicht, das zwischen dem Chip und den Anschlüssen angeordnet ist, gestattet eine unabhängige Bewegung der einzelnen Anschlüsse in Richtung des Antriebs des Chips zum Eingriff mit einer Testsondenanordnung, um einen zuverlässigen Eingriff trotz Toleranzen zu gestatten.
  • Khandros et al., US 5,685,855 für "WAFER-SCALE TECHNIQUES FOR FABRICATION OF SEMICONDUCTOR CHIP ASSEMBLIES" offenbart ein Verfahren, bei dem Halbleiterchipbaugruppen hergestellt werden, indem Anschlüsse tragende, flexible, folienartige Elemente an einen Wafer montiert werden, die Anschlüsse jedes folienartigen Elements mit Kontakten auf dem Chip verbunden werden und danach die Chips vom Wafer getrennt werden, um einzelne Baugruppen zu erhalten. Jede Baugruppe enthält ein folienartiges Element und einen Chip, die so angeordnet sind, daß sich die Anschlüsse auf dem flexiblen Element relativ zum Chip bewegen können.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Offenbart wird ein Verfahren für das Ball-Grid-Array- Packaging, umfassend die Schritte: Bereitstellen eines Halbleiterchips mit Metalleitern darauf, Bedecken der Metalleiter mit einer isolierenden Schicht, Ätzen durch die isolierende Schicht, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen, Abscheiden einer Schicht aus einem nachgiebigen Material, Ätzen durch die Schicht aus nachgiebigem Material, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen, Abscheiden einer im wesentlichen homogenen leitenden Schicht, Strukturieren der leitenden Schicht, um mindestens einen der Metalleiter in elektrischen Kontakt mit einem oder mehreren Pads zu bringen, wobei jedes Pad einen Teil der leitenden Schicht umfaßt, die auf dem nachgiebigen Material angeordnet ist, und Bereitstellen von auf den Pads angeordneten Lotkugeln.
  • Ein weiterer Aspekt des Verfahrens umfaßt weiterhin den Schritt des Abscheidens einer Passivierungsschicht vor dem Abscheiden der Schicht aus nachgiebigem Material.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt die Passivierungsschicht eine Siliziumnitridschicht auf einer Siliziumoxidschicht.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt die Passivierungsschicht Borsilikatglas.
  • Bei einem weiteren Aspekt des Verfahrens sind die Metalleiter eine metallische Damascene-Schicht.
  • Bei einem weiteren Aspekt des Verfahrens umfassen die Metalleiter Kupfer.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt die isolierende Schicht eine Siliziumoxidschicht auf einer Siliziumnitridschicht.
  • Bei einem weiteren Aspekt des Verfahrens wird der Schritt des Ätzens durch die nachgiebige Schicht auf eine Weise durchgeführt, die bewirkt, daß die isolierende Schicht nicht geätzt wird und Durchgangslöcher ausgebildet werden, die breiter sind als die Öffnungen durch die isolierende Schicht.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt die leitende Schicht Aluminium und Kupfer.
  • Ein weiterer Aspekt des Verfahrens umfaßt weiterhin den Schritt des Abscheidens einer Barrierenschicht vor dem Abscheiden der leitenden Schicht.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt die Barrierenschicht mindestens eines der Materialien Tantalnitrid, Titannitrid oder Wolframnitrid.
  • Bei einem weiteren Aspekt des Verfahrens umfaßt das nachgiebige Material ein Polyimid.
  • Offenbart wird ein Ball-Grid-Array-Gehäuse, das folgendes umfaßt: einen Halbleiterchip mit einer nachgiebigen Schicht darauf und metallische Schaltungselemente darin, eine im wesentlichen homogene leitende Schicht, die auf dem nachgiebigen Material abgeschieden ist und so strukturiert ist, daß mindestens ein Punkt der metallischen Schaltungselemente mit einem oder mehreren Pads in elektrischen Kontakt gebracht wird, wobei jedes Pad einen Teil der leitenden Schicht umfaßt, die auf dem nachgiebigen Material angeordnet ist, und eines oder mehrere auf den Pads angeordnete Lotkugel.
  • Bei einem weiteren Aspekt der Erfindung ist die metallischen Schaltungselemente eine metallische Damascene-Schicht.
  • Bei einem weiteren Aspekt der Erfindung umfaßt die metallische Schaltung Kupfer.
  • Bei einem weiteren Aspekt der Erfindung wird die leitende Schicht in Durchgangslöchern abgeschieden, wobei die Durchgangslöcher von der metallischen Schaltung durch eine isolierende Schicht isoliert sind, wobei sich in der isolierenden Schicht Öffnungen befinden, um einen elektrischen Kontakt zwischen der metallischen Schaltungselemente und der leitenden Schicht zu ermöglichen.
  • Bei einem weiteren Aspekt der Erfindung umfaßt die leitende Schicht Aluminium und Kupfer.
  • Ein weiterer Aspekt der Erfindung umfaßt weiterhin eine Barrierenschicht, die zwischen der leitenden Schicht und dem Halbleiterchip angeordnet ist.
  • Bei einem weiteren Aspekt der Erfindung umfaßt die Barrierenschicht mindestens eines der Materialien Tantalnitrid, Titannitrid oder Wolframnitrid.
  • Bei einem weiteren Aspekt der Erfindung umfaßt das nachgiebige Material ein Polyimid.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 zeigt den Stand der Technik des BGA-Packaging im Querschnitt.
  • Fig. 2 zeigt eine Ausführungsform der Erfindung im Querschnitt.
    • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Das traditionelle Chip-Packaging umfaßt einen Chip mit um seinen äußeren Umfang herum angeordneten "Beinchen", die in einen Stecksockel gesteckt werden können. Indem ein Gitterfeld aus Kontakten auf der unteren Oberfläche eines Chips verwendet wird, ist die Anzahl verfügbarer Leitungen das Quadrat der verfügbaren Leitungen am Rand. Diese werden oftmals als "Area Array"-Packaging bezeichnet und umfassen ein Gitterarray aus Stiften auf der unteren Oberfläche des Chips, sogenannte "Pin Grid Arrays" (PGA). In den späten 1980er Jahren wurden die Stifte durch Kugeln aus Lotmaterial ersetzt, daher das BGA. Diese Technologie wird nun auf das Chip-Scale- Packaging (CSP) ausgeweitet, wobei das Gehäuse im Maßstab des eigentlichen Chips gebaut wird. Daraus folgt, daß die Lotkugeln direkt oder fast direkt an dem Chip befestigt werden, der einen Temperaturausdehnungskoeffizienten aufweist, der stark von dem der Leiterplatte abweicht, auf der er befestigt wird. Deshalb steigt die Möglichkeit an, daß Verbindungen wegen des Ausdehnens und Zusammenziehens brechen oder Kurzschlüsse bilden.
  • Unter Bezugnahme auf Fig. 1 werden diese Probleme durch Mikro-BGA-Technologie gelöst, indem zwischen dem Siliziumchip und den Lotkugeln ein nachgiebiges Material angeordnet wird. In dieser Zeichnung kann man einen Querschnitt durch den Chip und die Lotkugeln 2 auf der Umverdrahtung 3 sehen.
  • Unter Bezugnahme auf Fig. 1 ist zu erkennen, daß der Chip 1 auf Silizium basiert und eine Cu-(zweifach)-Damascene- Metallisierung 8 aufweist, um die Bauelemente anzuschließen (aus Vereinfachungsgründen ist nur die letzte Cu-Metall-Ebene gezeigt, aber keine Bauelemente). Die Cu-Metallisierung ist durch eine Siliziumnitridschicht 9 verkapselt. Mit einer Oxidschicht 13 ist das Aluminiumpad 6 von der Schaltung isoliert. Kontaktlöcher (Durchgangslöcher) sind in das Oxid 13 und in das Siliziumnitrid 9 geätzt. Eine Schicht aus einer Aluminiumkupferlegierung ist auf dem Oxid 13 abgeschieden. Vor der Aluminiumkupferlegierung wird eine Barrierenschicht 10 abgeschieden. Bei dieser Barrierenschicht kann es sich entweder um TaN, TiN oder WN oder ein beliebiges anderes Material oder Metallnitrid oder elektrisch leitendes Material handeln. Nach der Abscheidung der Barriere und der Aluminiumkupferlegierung werden die Metallschichten durch einen Lithographie- und Ätzschritt strukturiert, wobei die Bondpads ausgebildet werden. Danach wird eine aus Siliziumoxid 14 und Siliziumnitrid 12 bestehende Passivierungsschicht abgeschieden.
  • Das Aluminium-Kupfer-Bondpad 6 wird durch einen Backend- Umverdrahtungs-Vorgang mit einer Lotkugel 2 in elektrischen Kontakt gebracht, wobei die Oxidschicht 13 und die Nitridschicht 12 durchgeätzt worden sind und ein üblicherweise aus einer Kupfer-Gold-Legierung hergestellter Umverdrahtungs- Leiter 3 abgeschieden worden ist. Die Lotkugeln 2 werden dann auf den Umverdrahtungs-Leitern 3 abgeschieden. Dadurch können die Lotkugeln 2 mit der Schaltung des Chips in elektrischem Kontakt stehen. Durch das nachgiebige Material kann sich der Siliziumchip mit der Temperatur ausdehnen und zusammenziehen, ohne daß dies den Abstand der Lotkugeln 2 beeinflußt, und es besteht üblicherweise aus einem relativ dicken Polymer, wie etwa einem lichtempfindlichen Polyimid, das zum Strukturieren der Pads verwendet wird.
  • Das Verfahren der Erfindung besteht darin, den Backend- Umverdrahtungs-Vorgang durch Modifizieren der Frontend- Metallabscheidung zu vermeiden. Der Vorgang läuft wie folgt ab:
  • Unter Bezugnahme auf Fig. 2 wird die letzte Cu-Schicht 8 wie im Stand der Technik mit einer Schicht aus Siliziumnitrid 9 und einer aus Siliziumoxid 13 bedeckt. Ein Kontaktloch (Durchgangsloch) wird durch Lithographie definiert und in das Oxid und Nitrid geätzt, um einen elektrischen Kontakt zur letzten Metallebene 6 bereitzustellen, bei der es sich um eine Aluminiumkupferlegierung (AlCu) handelt. Danach wird eine Passivierung, die aus einer Oxidschicht 11 und einer Nitridschicht 12 besteht, abgeschieden. Andere bekannte Passivierungsschichten können alternativ verwendet werden, wie etwa Borsilikatglas (BSG). Auf der Passivierung wird ein lichtempfindliches Polyimid 4 abgeschieden, belichtet und entwickelt. Ein großes Anschlußdurchgangsloch wird in das Nitrid 12 und das Oxid 11 geätzt, das auf der Oxidschicht 13 endet. Es muß berücksichtigt werden, daß alles in den Durchgangslöchern abgeschiedene Material entfernt wird, damit die AlCu- Legierung die Cu-(zweifach)-Damascene-Schicht kontaktieren kann.
  • Nach dem Festlegen der großen Kontaktlöcher (Anschlußdurchgangslöcher) wird eine leitende Schicht, bevorzugt Aluminiumkupferlegierung, abgeschieden. Sie wird so strukturiert, daß sie Teil der Schaltung des Bauelements ist und zusätzlich dort Pads bereitstellt, wo die Lotkugeln in der richtigen Position für das BGA-Packaging angeordnet werden können. Somit stehen die Pads nun durch eine einzige, im wesentlichen homogene leitende Schicht in direktem elektrischem Kontakt mit der Schaltung. Bevorzugt wird vor dem Abscheiden der leitenden Schicht zuerst eine Barrierenschicht 10 bereitgestellt.
  • Traditionellerweise werden die Lotkugeln auf einer Gold- Kupfer-Legierung abgeschieden. Da die Lotkugeln in der vorliegenden Erfindung direkt auf einer AlCu-Metallisierung angeordnet werden, kann man in Betracht ziehen, das Lötmaterial anzupassen, um die Metallegierung maximal zu binden. Solange das Material Kupfer enthält, sollte es im allgemeinen beim Bonden an ein typisches Lot aus einer Blei-Zinn-Legierung kaum Schwierigkeiten geben, so daß die Aluminiumkupferlegierung genauso zufriedenstellend bonden sollte wie die Gold- Kupfer-Legierung des Stands der Technik.
  • Wie man erkennen kann, werden die Backend-Umverdrahtungs- Vorgänge durch die Erfindung vollständig vermieden, wodurch Bearbeitungskosten und -Zeit eingespart werden. Zudem wird die Zuverlässigkeit verbessert, da sich die Lotkugeln nun in unmittelbarem Kontakt mit der Schaltung des Chips befinden, anstatt durch ein leitendes Zwischenmittel zu kontaktieren.
  • Es versteht sich, daß alle hier offenbarten physikalischen Größen, es sei denn, es wird explizit etwas anderes angegeben, nicht als exakt gleich der offenbarten Größe ausgelegt werden sollen, sondern vielmehr als etwa gleich der offenbarten Größe. Weiterhin soll die bloße Abwesenheit eines Ausdrucks des Grades, wie etwa "ungefähr" oder dergleichen, nicht als eine explizite Angabe gedeutet werden, daß eine derartige offenbarte physikalische Größe eine exakte Größe ist, unabhängig davon, ob derartige Ausdrücke des Grades bezüglich etwaiger anderer hier offenbarter physikalischer Größen verwendet werden.
  • Wenngleich bevorzugte Ausführungsformen gezeigt und beschrieben worden sind, können daran zahlreiche Modifikationen und Substitutionen vorgenommen werden, ohne vom Gedanken und Umfang der Erfindung abzuweichen. Es ist dementsprechend zu verstehen, daß die vorliegende Erfindung nur in Form einer Veranschaulichung beschrieben worden ist und derartige Veranschaulichungen und Ausführungsformen, wie sie hier offenbart sind, nicht als Einschränkungen der Ansprüche ausgelegt werden sollen.

Claims (20)

1. Verfahren für das Ball-Grid-Array-Packaging, umfassend die Schritte:
Bereitstellen eines Halbleiterchips mit Metalleitern darauf;
Bedecken der Metalleiter mit einer isolierenden Schicht;
Ätzen durch die isolierende Schicht, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen;
Abscheiden einer Schicht aus einem nachgiebigen Material; Ätzen durch die Schicht aus nachgiebigem Material, um eine oder mehrere Öffnungen zu den Metalleitern bereitzustellen;
Abscheiden einer im wesentlichen homogenen leitenden Schicht;
Strukturieren der leitenden Schicht, um mindestens einen der Metalleiter in elektrischen Kontakt mit einem oder mehreren Pads zu bringen, wobei jedes Pad einen Teil der leitenden Schicht umfaßt, die auf dem nachgiebigen Material angeordnet ist; und
Bereitstellen von auf den Pads angeordneten Lotkugeln.
2. Verfahren nach Anspruch 1, weiterhin umfassend den Schritt des Abscheidens einer Passivierungsschicht vor dem Abscheiden der Schicht aus nachgiebigem Material.
3. Verfahren nach Anspruch 2, wobei die Passivierungsschicht eine Siliziumnitridschicht auf einer Siliziumoxidschicht umfaßt.
4. Verfahren nach Anspruch 2, wobei die Passivierungsschicht Borsilikatglas umfaßt.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Metalleiter eine metallische Damascene-Schicht sind.
6. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Metalleiter Kupfer umfassen.
7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die isolierende Schicht eine Siliziumoxidschicht auf einer Siliziumnitridschicht umfaßt.
8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der Schritt des Ätzens durch die nachgiebige Schicht auf eine Weise durchgeführt wird, die bewirkt, daß die isolierende Schicht nicht geätzt wird und Durchgangslöcher ausgebildet werden, die breiter sind als die Öffnungen durch die isolierende Schicht.
9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die leitende Schicht Aluminium und Kupfer umfaßt.
10. Verfahren nach einem der Ansprüche 1 bis 9, weiterhin mit dem Schritt des Abscheidens einer Barrierenschicht vor dem Abscheiden der leitenden Schicht.
11. Verfahren nach Anspruch 10, wobei die Barrierenschicht mindestens eines der Materialien Tantalnitrid, Titannitrid oder Wolframnitrid umfaßt.
12. Verfahren nach einem der Ansprüche 1 bis 11, wobei das nachgiebige Material ein Polyimid umfaßt.
13. Ball-Grid-Array-Gehäuse, das umfaßt:
einen Halbleiterchip mit einer nachgiebigen Schicht darauf und metallische Schaltungselemente darin;
eine im wesentlichen homogene leitende Schicht, die auf dem nachgiebigen Material abgeschieden ist und so strukturiert ist, daß mindestens ein Punkt der metallischen Schaltungselemente mit einem oder mehreren Pads in elektrischen Kontakt gebracht wird, wobei jeder Pad einen Teil der leitenden Schicht umfaßt, die auf dem nachgiebigen Material angeordnet ist; und
eines oder mehrere auf den Pads angeordnete Lotkugeln.
14. Gehäuse nach Anspruch 13, wobei die metallische Schaltung eine metallische Damascene-Schicht ist.
15. Gehäuse nach Anspruch 13, wobei die metallische Schaltung Kupfer umfaßt.
16. Gehäuse nach einem der Ansprüche 13 bis 15, wobei die leitende Schicht in Durchgangslöchern abgeschieden ist, wobei die Durchgangslöcher von der metallischen Schaltung durch eine isolierende Schicht isoliert sind, wobei sich in der isolierenden Schicht Öffnungen befinden, um einen elektrischen Kontakt zwischen der metallischen Schaltung und der leitenden Schicht zu gestatten.
17. Gehäuse nach einem der Ansprüche 13 bis 16, wobei die leitende Schicht Aluminium und Kupfer umfaßt.
18. Gehäuse nach einem der Ansprüche 13 bis 17, weiterhin mit einer Barrierenschicht, die zwischen der leitenden Schicht und dem Halbleiterchip angeordnet ist.
19. Gehäuse nach Anspruch 18, wobei die Barrierenschicht mindestens eines der Materialien Tantalnitrid, Titannitrid oder Wolframnitrid umfaßt.
20. Gehäuse nach einem der Ansprüche 13 bis 19, wobei das nachgiebige Material ein Polyimid umfaßt.
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