JPS5845822B2 - シユウセキカイロ - Google Patents

シユウセキカイロ

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JPS5845822B2
JPS5845822B2 JP50028456A JP2845675A JPS5845822B2 JP S5845822 B2 JPS5845822 B2 JP S5845822B2 JP 50028456 A JP50028456 A JP 50028456A JP 2845675 A JP2845675 A JP 2845675A JP S5845822 B2 JPS5845822 B2 JP S5845822B2
Authority
JP
Japan
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lsi
lsis
bonding
shuyuuseki
cairo
Prior art date
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Expired
Application number
JP50028456A
Other languages
English (en)
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JPS51102566A (en
Inventor
文昭 向山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suwa Seikosha KK
Original Assignee
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Suwa Seikosha KK filed Critical Suwa Seikosha KK
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Publication of JPS51102566A publication Critical patent/JPS51102566A/ja
Publication of JPS5845822B2 publication Critical patent/JPS5845822B2/ja
Expired legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明は２個のＬＳＩを接続した集積回路の構成に関す
る。
限られたスペースでシステムを構成する場合の大規模集
積回路（以下ＬＳＩとする）はできるだけ集積度を上げ
ｌチップで済ますのが有利であるが集積度を上げるにも
限度があり複雑なシステムの場合どうしても２チツプ、
あるいはそれ以上の個数となってしまう。
チップの面積を大きくするにしても歩止まり等から高々
６皿角位が限度であるし、面積の増大はスペースに刻す
る限度といった問題にも関係してくる。
特に電子腕時計で素子数の増大する付加機構を持たせよ
うなどという時、大きなネックとなる。
本発明は上記の問題を解決するもので、２チツプの場合
は、２個のＬＳＩを積層してワイヤーレスボンディング
で接続導通し、パッケージされた状態では１個のＬＳＩ
だけの場合とほとんど変わらない大きさにできる事に特
徴がある。
この場合、一方のチップから他の基板への接続をワイヤ
ーボンディングで行なう場合は、ボンディングによる高
さ方向の値も大きく、薄いＬＳＩが重なってもスペース
への影響は少ない。
また、本発明は特性の異なるＬＳＩを別々に作った上で
結合させるのに効果を発揮する。
ＣＭＯ８を例に取ると、消費パワー■（電源電圧）２×
動作周波数となるため高い周波数を扱かう分周段はスレ
ッショルドレベルを下げて低電圧で動作させて低電力化
をねらい、他の部分は液晶等を直接駆動できる比較的高
い電源電圧に設計するといった場合、別個にＬＳＩを製
作でき非常に有利である。
上下のチップ間で基板濃度を変えたり、アルミゲー・ト
とシリコンゲートを一緒に用いたりするのが可能となる
。
以下図面により本発明の詳細な説明する。
第１図は本発明の実施例の側面図で、基板３の上にＬＳ
Ｉ２、その土にＬＳＩＩが結合されている。
５は２つのＬＳＩを結合するための端子で両ＬＳＩから
Ａ７等で盛り上げられ、超音波ボンディング、熱圧着ボ
ンディングなどでボンディングされる。
４はＬＳＩのパターン面を保護するための絶縁層である
。
ＬＳｌｌについてみるとフェースダウンボンディングと
なるが精度の悪い厚膜などへの場合と異なり、ＬＳＩ同
志のため位置合わせが容易である。
ＬＳｌｌとＬＳＩ２の接続点はできるだけ少ない方が望
ましいのでＬＳｌｌは比較的外部端子が少ない分周段や
シフトレジスタの部分を割り当てるのが好ましい。
ＬＳＩ２からの接続はワイヤーボンディングによって行
ない、ワイヤー６で基板の導体７にボンディングされる
。
ここでＬＳＩ及び２を重ねても相互の接続がワイヤーレ
スボンディングであることから厚みの増加はごくわずか
であり、ＬＳＩ２のワイヤーボンディングのワイヤー６
とほぼ同じ高にすることが可能である。
第２図は第１図の平面図であり、ＬＳｌｌがＬＳＩ２に
完全に重なっている。
第２図より明らかなように２個のＬＳＩによっても平面
形状は１個のＬＳＩと同じであり、わずかな厚み方向の
増加を補う大きなメリットが生じる。
以上、本発明によれば、大小２個のＬＳＩをワイヤーレ
スボンディングによって平面的に完全に重ね、チップ面
積の大きい方のＬＳＩの余白部分で外部導体とワイヤー
ボンディングを行なうことによって、極めて少ないスペ
ースで２個のＬＳＩを実装することが可能となる。
【図面の簡単な説明】
第１図〜第２図は本発明の実施例を示す。 １．２・・・・・・ＬＳＩ、３・・・・・・基板、４・
・・・・・絶縁層、５・・・・・・ＬＳＩの接続部、６
・・・・・・ワイヤーボンディング、７・・・・・・基
板の導体部。

Claims (1)

    【特許請求の範囲】
  1. １ 第１のＬＳＩと第２のＬＳＩをそれぞれ電子回路が
    形成された面を向い合せた状態−面に電子回路が形成さ
    れた第１のＬＳＩと電子回路が形成された面を前記第１
    のＬＳＩの前記−面に向い合せた状態で前記第１のＬＳ
    Ｉにワイヤーレスボンディングされた第２のＬＳＩを有
    する集積回路において、前記第２のＬＳＩの平面形状は
    前記第１のＬＳＩの平面形状より小さく、且つ、前記第
    ２のＬＳＩは前記第１のＬＳＩと平面的に完全に重なり
    、前記第１のＬＳＩの前記第２のＬＳＩと重ならない部
    分で外部導体とワイヤーボンディングが行なわれたこと
    を特徴とする集積回路。
JP50028456A 1975-03-07 1975-03-07 シユウセキカイロ Expired JPS5845822B2 (ja)

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JPS51102566A JPS51102566A (en) 1976-09-10
JPS5845822B2 true JPS5845822B2 (ja) 1983-10-12

Family

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JPS51102566A (en) 1976-09-10

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