JPS6290937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6290937A JPS6290937A JP60231553A JP23155385A JPS6290937A JP S6290937 A JPS6290937 A JP S6290937A JP 60231553 A JP60231553 A JP 60231553A JP 23155385 A JP23155385 A JP 23155385A JP S6290937 A JPS6290937 A JP S6290937A
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- electrodes
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子を高密度に実装することができる半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
従来の技術
メモリーやドライバー等の多数個の半導体素子を高密度
に実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載していた。
に実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載していた。
実装密度が最も高密度となシ、実装歩留りが高いフィル
ムキャリヤ方式の例について第７図で説明する。
ムキャリヤ方式の例について第７図で説明する。
半導体素子はチップキャリヤやフラットパッケージと呼
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著じるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第７図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、回路基板１はその配線が多層
構造となっている。
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著じるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第７図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、回路基板１はその配線が多層
構造となっている。
半導体素子１のアルミ電極（パッド）上には多層金属膜
を介してバンプ５が形成され、かつフィルムリード６が
接合される。多層金属膜は、Ｔｉ−Ｐｄ−Ａｕ 、 Ｔ
ｉ −Ｃｕ 、 Ｃｒ −Ｃｕ 、 Ｃｒ−Ａｕ等の
金属膜で、真空中で連続的に形成され、バンプ６はＡｕ
、Ｃｕ、Ａｇ、半田等で１０〜３０μｍの厚さに形成さ
れるものである。
を介してバンプ５が形成され、かつフィルムリード６が
接合される。多層金属膜は、Ｔｉ−Ｐｄ−Ａｕ 、 Ｔ
ｉ −Ｃｕ 、 Ｃｒ −Ｃｕ 、 Ｃｒ−Ａｕ等の
金属膜で、真空中で連続的に形成され、バンプ６はＡｕ
、Ｃｕ、Ａｇ、半田等で１０〜３０μｍの厚さに形成さ
れるものである。
半導体素子４は回路基板１上に設けたダイボンド領域２
にＡｕ−８ｉの合金でもしくは導電性接着剤で固定され
、かつフィルムリード６もポンディング領域３上に半田
もしくは共晶によシ接続固定される。同様にして他の半
導体素子４′も回路基板１上に搭載されるものである。
にＡｕ−８ｉの合金でもしくは導電性接着剤で固定され
、かつフィルムリード６もポンディング領域３上に半田
もしくは共晶によシ接続固定される。同様にして他の半
導体素子４′も回路基板１上に搭載されるものである。
発明が解決しようとする問題点
従来、複数個の半導体素子を回路基板上に搭載する場合
、平面的に並べ搭載していたため、実装平面積が著しる
しく増大していた。また、半導体素子のパッドから回路
基板のポンディング領域までの接続リードの距離が長い
ために、特に高周波回路あるいはメモリー等の回路にお
いては、浮遊容量や伝播速度が問題となり、半導体素子
の特有の性能が充分に活かされなかった。
、平面的に並べ搭載していたため、実装平面積が著しる
しく増大していた。また、半導体素子のパッドから回路
基板のポンディング領域までの接続リードの距離が長い
ために、特に高周波回路あるいはメモリー等の回路にお
いては、浮遊容量や伝播速度が問題となり、半導体素子
の特有の性能が充分に活かされなかった。
更に、隣接する半導体素子同志へ信号を伝播する場合、
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のポンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のポンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
本発明は、これらの問題点を一掃し、実装密度が高く、
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
問題点を解決するための手段
本発明は剥離容易な第１の基板上に形成したバンプを、
半導体素子の形成された第２の基板のアルミニウム等の
電極上に転写・接合し、外部接続リード用の第１の電極
と第２の電極とを有する半導体素子の形成された第３の
基板の第２の電極と、前記バンプの接合された第２の基
板の電極とを重ね合せ、加工・加熱し、バンプを介して
、電極同志を接合するものである。
半導体素子の形成された第２の基板のアルミニウム等の
電極上に転写・接合し、外部接続リード用の第１の電極
と第２の電極とを有する半導体素子の形成された第３の
基板の第２の電極と、前記バンプの接合された第２の基
板の電極とを重ね合せ、加工・加熱し、バンプを介して
、電極同志を接合するものである。
作 用
本発明によれば、半導体素子同志が積層され、かつ各半
導体素子の電極間がバンプのみを介して接続されること
となるので、実装平面積が著しるしく縮少されるばかり
か、半導体素子の電極間の接続距離が極端に短縮され、
その接合点数も半減するものである。
導体素子の電極間がバンプのみを介して接続されること
となるので、実装平面積が著しるしく縮少されるばかり
か、半導体素子の電極間の接続距離が極端に短縮され、
その接合点数も半減するものである。
実施例
以下に第１図を用いて本発明の一実施例を説明する。
剥離可能な基板１２上に形成した金属突起１３゜１３′
と第１の半導体素子基板１０の電極１１とを位置合せし
加圧・加熱１４せしめ（第１図（ａ））、加圧を１４′
のごとく取り去れば基板１２上の金属突起１３′は第１
の半導体素子１０の電極１１に転写・接合される（第１
図（（３））。
と第１の半導体素子基板１０の電極１１とを位置合せし
加圧・加熱１４せしめ（第１図（ａ））、加圧を１４′
のごとく取り去れば基板１２上の金属突起１３′は第１
の半導体素子１０の電極１１に転写・接合される（第１
図（（３））。
次いで少なくとも第１の半導体素子１ｏの電極１１と対
応した位置に電極２１を有する第２の半導体素子基板２
ｏと前記第１の半導体素子１０のお互いの電極１１およ
び２１同志を位置合せし、第１もしくは第２の半導体素
子を加圧・加熱せしめ、金属突起１３′を介して、電極
１１と電極２１とを接合せしめる（第１図（０１））。
応した位置に電極２１を有する第２の半導体素子基板２
ｏと前記第１の半導体素子１０のお互いの電極１１およ
び２１同志を位置合せし、第１もしくは第２の半導体素
子を加圧・加熱せしめ、金属突起１３′を介して、電極
１１と電極２１とを接合せしめる（第１図（０１））。
フィルムキャリヤテープ３ｏのポリイシド樹脂もしくは
ガラス入りエポキシ等のフィルム３３上に形成したフィ
ルムリード３２上に、別な基板に形成した金属突起３１
を転写・接合せしめ、第２の半導体素子２０の外部接続
用電極２１′とを位置合せしく第１図（ｄ） ） 、加
圧・加熱してフィルムリード３２を金属突起３１を介し
て第２の半導体素子２Ｑの電極２１′に接合する（第１
図（ｅ））。
ガラス入りエポキシ等のフィルム３３上に形成したフィ
ルムリード３２上に、別な基板に形成した金属突起３１
を転写・接合せしめ、第２の半導体素子２０の外部接続
用電極２１′とを位置合せしく第１図（ｄ） ） 、加
圧・加熱してフィルムリード３２を金属突起３１を介し
て第２の半導体素子２Ｑの電極２１′に接合する（第１
図（ｅ））。
この様にして第１図（、）の如く第１の半導体素子１０
が第２の半導体素子２ｏ上に積層され、かつ外部接続用
リードが形成された構造を得る事ができる。
が第２の半導体素子２ｏ上に積層され、かつ外部接続用
リードが形成された構造を得る事ができる。
第１および第２の半導体素子は同一の機能を有する素子
、機能の全ったく異なる素子、ＧａＡｔｇ。
、機能の全ったく異なる素子、ＧａＡｔｇ。
ＩｎＰあるいはＳＬの如く材質の全ったく異なる素子、
素子サイズの全ったく異なる素子を用いる事ができ、各
々の電極はＡＪ、Ａｕ、Ｃｕ等であり、金属突起はＡｕ
、Ａｌ 、Ｃｕ 、Ａｇ 、Ｎｉ 、半田等を用いる
事ができる。
素子サイズの全ったく異なる素子を用いる事ができ、各
々の電極はＡＪ、Ａｕ、Ｃｕ等であり、金属突起はＡｕ
、Ａｌ 、Ｃｕ 、Ａｇ 、Ｎｉ 、半田等を用いる
事ができる。
例えば、各々の半導体素子の電極がＡＩで金属突起がＡ
ｕで構成されれば、半導体素子の電極同志はＡｕを介し
て、Ａｕ−Ａｌの合金で接合される事になる。あるいは
また、金属突起の変りにＡｌを用いればＡＩ同志の圧着
で接合されるものである。また、第１の半導体素子１０
に金属突起１３′を転写・接合する工程あるいは半導体
素子１ｏの電極１１と半導体素子２ｏの電極２１とを金
属突起を介して接合する際に、単に加圧・加熱しても良
いが、半導体素子自体に超音波振動を附加すれば、転写
・接合が著しるしく容易となるばかりか、半導体素子の
電極表面あるいは金属突起表面の酸化物、汚染物を超音
波振動で容易に除去できるので強い接合が得られるもの
である。
ｕで構成されれば、半導体素子の電極同志はＡｕを介し
て、Ａｕ−Ａｌの合金で接合される事になる。あるいは
また、金属突起の変りにＡｌを用いればＡＩ同志の圧着
で接合されるものである。また、第１の半導体素子１０
に金属突起１３′を転写・接合する工程あるいは半導体
素子１ｏの電極１１と半導体素子２ｏの電極２１とを金
属突起を介して接合する際に、単に加圧・加熱しても良
いが、半導体素子自体に超音波振動を附加すれば、転写
・接合が著しるしく容易となるばかりか、半導体素子の
電極表面あるいは金属突起表面の酸化物、汚染物を超音
波振動で容易に除去できるので強い接合が得られるもの
である。
金属突起１３ 、１３’を形成する基板は、例えば第２
図の如く、セラミックあるいは耐熱性ガラス上に導電層
４ｏとしてＩ Ｔｏ、Ｐｔ、Ｐｄ等を形成し、この上に
メッキ用のマスク材として、かつ耐熱、耐ａ撃性のある
材料、Ｓｉ３Ｎ４．Ｓｉｏ２．Ａ１２ｏ３．ポリイミド
等の絶縁層４１が設けられる。
図の如く、セラミックあるいは耐熱性ガラス上に導電層
４ｏとしてＩ Ｔｏ、Ｐｔ、Ｐｄ等を形成し、この上に
メッキ用のマスク材として、かつ耐熱、耐ａ撃性のある
材料、Ｓｉ３Ｎ４．Ｓｉｏ２．Ａ１２ｏ３．ポリイミド
等の絶縁層４１が設けられる。
絶縁層４１には半導体素子の電極と対応した位置に開孔
を有し、この開孔部に導電層４ｏを一方のメッキ用の電
極として、電解メッキされ、金属突起１３が形成される
。
を有し、この開孔部に導電層４ｏを一方のメッキ用の電
極として、電解メッキされ、金属突起１３が形成される
。
金属突起１３の大きさは、半導体素子に形成した電極の
大きさにも依存し、その外径は５μｍ〜１００μｍで、
高さは３〜１ｏＯμｍ程度である。
大きさにも依存し、その外径は５μｍ〜１００μｍで、
高さは３〜１ｏＯμｍ程度である。
また、第１図（、）の場合、基板１２の金属突起１３
、１３’を半導体素子１ｏの電極１１に転写・接合する
条件は、金属突起の形状２寸法、数に依存するが、金属
突起が６０μｍＯ１高さ２６μｍの場合転写吻接合温度
は２６０〜４００′Ｃで０．６秒、加圧力は金属突起１
個あたり５〜７０．ｊ９である。
、１３’を半導体素子１ｏの電極１１に転写・接合する
条件は、金属突起の形状２寸法、数に依存するが、金属
突起が６０μｍＯ１高さ２６μｍの場合転写吻接合温度
は２６０〜４００′Ｃで０．６秒、加圧力は金属突起１
個あたり５〜７０．ｊ９である。
第１図ｆｃ）の場合、半導体素子の電極同志を接合する
条件は、接合温度３５０〜５５０℃、０６５〜６秒、加
圧力は２０〜２ｏＯｇである。
条件は、接合温度３５０〜５５０℃、０６５〜６秒、加
圧力は２０〜２ｏＯｇである。
第１図（ｄｌで用いたフィルムキャリヤテープ３゜にお
いて、フィルムリード３２は銅箔又はＡＩ箔をエツチン
グ加工して形成したもので、銅箔の場合、その表面にＳ
ｎ、半田、Ｎｉ、Ａｕ等のメッキ処理を１μｍ以下の厚
さに形成するものである。
いて、フィルムリード３２は銅箔又はＡＩ箔をエツチン
グ加工して形成したもので、銅箔の場合、その表面にＳ
ｎ、半田、Ｎｉ、Ａｕ等のメッキ処理を１μｍ以下の厚
さに形成するものである。
更にまた、第１図の実施例では、基板１２上の金属突起
１３′を第１の半導体素子１０の電極１１上に転写・接
合したが、この工程は第２の半導体素子２０の電極２１
上に金属突起を転写、接合しても良い。
１３′を第１の半導体素子１０の電極１１上に転写・接
合したが、この工程は第２の半導体素子２０の電極２１
上に金属突起を転写、接合しても良い。
次に他の実施例を説明する・
第３図の実施例はフィルムリードを先に第２半導体素子
２０の電極に接合し、しかるのち第１の半導体素子１０
を接合する工程を示したものである。
２０の電極に接合し、しかるのち第１の半導体素子１０
を接合する工程を示したものである。
フィルムキャリヤテープ３０のフィルムリード３２上に
金属突起３１を転写・接合し、この金属突起３１と第２
の半導体素子２０の外部接続用電極２１′とを位置合せ
（第３図（ａ） ）Ｌ、、３６０〜６６０°Ｃで０．５
〜２秒、加重３０〜１６ｏ９で加圧・加熱し、金属突起
３１を外部接続用電極２１′に接合せしめる（第３図（
（３））。次いで、第１図でのべた方法によって、既に
金属突起１３′が転写・接合された第１の半導体素子１
ｏの電極１１′と第２の半導体素子２ｏ上に形成され、
第１の半導体素子１０の電極１１′と対応した位置に形
成した電極２１とを位置合せし、３６０〜５５０℃、０
．５秒〜５秒、加圧力２０〜２００Ｉで加圧・加熱すれ
ば、第１および第２の半導体素子の電極同志は金属突起
１３′を介して、接合される（第３図（Ｃ））。この様
に第２の半導体素子２０に先にフィルムリードを接合す
れば、第２の半導体素子２０の電気的特性を前記フィル
ムリードを介して測定でき、その良否を判定できるから
歩留りを高くする事ができるものである。
金属突起３１を転写・接合し、この金属突起３１と第２
の半導体素子２０の外部接続用電極２１′とを位置合せ
（第３図（ａ） ）Ｌ、、３６０〜６６０°Ｃで０．５
〜２秒、加重３０〜１６ｏ９で加圧・加熱し、金属突起
３１を外部接続用電極２１′に接合せしめる（第３図（
（３））。次いで、第１図でのべた方法によって、既に
金属突起１３′が転写・接合された第１の半導体素子１
ｏの電極１１′と第２の半導体素子２ｏ上に形成され、
第１の半導体素子１０の電極１１′と対応した位置に形
成した電極２１とを位置合せし、３６０〜５５０℃、０
．５秒〜５秒、加圧力２０〜２００Ｉで加圧・加熱すれ
ば、第１および第２の半導体素子の電極同志は金属突起
１３′を介して、接合される（第３図（Ｃ））。この様
に第２の半導体素子２０に先にフィルムリードを接合す
れば、第２の半導体素子２０の電気的特性を前記フィル
ムリードを介して測定でき、その良否を判定できるから
歩留りを高くする事ができるものである。
また第４図の実施例は、第２の半導体素子２０の外部接
続用電極２１′上に多層金属膜６０を介して金属突起６
１を形成したものである（第４図（ａ））。多層金属膜
６ｏはＴｉ−Ｐｔ−Ａｕ、Ｔｉ−Ｃｕ。
続用電極２１′上に多層金属膜６０を介して金属突起６
１を形成したものである（第４図（ａ））。多層金属膜
６ｏはＴｉ−Ｐｔ−Ａｕ、Ｔｉ−Ｃｕ。
Ｃｒ−Ｃｕ、Ｃｒ−Ａｕ等の複数層からなる金属膜であ
り、また金属突起５１は、Ａ ｕ ｔ 半田、Ｃｕ、Ａ
ｇ等で構成され６〜６０μｍの厚を有し、電解メッキ法
で形成される。金属突起６１にはフィルムキャリヤテー
プ３０のフィルムリードが接続される（第４図（（３）
）。例えば金属突起５１がＡｕであれば、フィルムリー
ドはＣｕ箔をエツチング加工し０．４μｍ厚のＳｎメッ
キ処理したものを用いれば、八ｕｓｓｎの合金で金属突
起５１とフィルムリード３２を接合できるものである。
り、また金属突起５１は、Ａ ｕ ｔ 半田、Ｃｕ、Ａ
ｇ等で構成され６〜６０μｍの厚を有し、電解メッキ法
で形成される。金属突起６１にはフィルムキャリヤテー
プ３０のフィルムリードが接続される（第４図（（３）
）。例えば金属突起５１がＡｕであれば、フィルムリー
ドはＣｕ箔をエツチング加工し０．４μｍ厚のＳｎメッ
キ処理したものを用いれば、八ｕｓｓｎの合金で金属突
起５１とフィルムリード３２を接合できるものである。
次に別な基板に形成した金属突起１３′を転写・接合さ
れた第１の半導体素子１ｏの電極１１とこの電極と相対
する第２の半導体素子２０の電極２１とを位置合せし、
加圧・加熱すれば、第４図（Ｃ）の如くの構成を得る。
れた第１の半導体素子１ｏの電極１１とこの電極と相対
する第２の半導体素子２０の電極２１とを位置合せし、
加圧・加熱すれば、第４図（Ｃ）の如くの構成を得る。
また、第５図の如く第１の半導体素子１ｏを先に第２の
半導体素子２ｏ上に接合（第５図（ａ））せしめ、次に
フィルムキャリヤテープ３ｏのフィルムリード３２を前
記第２の半導体素子２０の外部接続用電極２１′上の金
属突起５１に接合しても良い（第６図（（３））。
半導体素子２ｏ上に接合（第５図（ａ））せしめ、次に
フィルムキャリヤテープ３ｏのフィルムリード３２を前
記第２の半導体素子２０の外部接続用電極２１′上の金
属突起５１に接合しても良い（第６図（（３））。
また第６図の如く第１の半導体素子１０と第２の半導体
素子２ｏの電極同志を金属突起１３′を介して接合（第
６図（ａ） ） 、これを回路基板６ｏの配線６１上に
ダイボンディングし、更に第２の半導体素子２０の外部
接続用電極２１′と前記回路基板６ｏの配線６２とはＡ
ｕもしくはＡｄ、Ｃｕの極細線６３で接合する事もでき
る（第６図（（３））。
素子２ｏの電極同志を金属突起１３′を介して接合（第
６図（ａ） ） 、これを回路基板６ｏの配線６１上に
ダイボンディングし、更に第２の半導体素子２０の外部
接続用電極２１′と前記回路基板６ｏの配線６２とはＡ
ｕもしくはＡｄ、Ｃｕの極細線６３で接合する事もでき
る（第６図（（３））。
発明の効果
以上のように本発明によれば、次のような効果が得られ
る。
る。
■ 半導体素子を積層構造にして実装できるから実装面
積が小さくなる。
積が小さくなる。
■ 金属突起のみを介して短かい距離で相互の電極間を
接合できるから、接続距離が短かく、かつ接合箇所が少
ないので、高周波特性に優れ、信号の伝播速度が早くな
る。
接合できるから、接続距離が短かく、かつ接合箇所が少
ないので、高周波特性に優れ、信号の伝播速度が早くな
る。
■ 一方の半導体素子の電極に金属突起を転写・接合し
これを他方の半導体素子の電極に接合するのみであるか
ら、工程が簡単で実装コストが著しるしく安価になる。
これを他方の半導体素子の電極に接合するのみであるか
ら、工程が簡単で実装コストが著しるしく安価になる。
■ また、半導体素子の電極に金属突起を形成する際に
、多層金属膜の形成等の複雑な処理を必要とせず半導体
素子のアルミニウム電極に直接、金属突起を転写接合で
きるため、半導体素子の入手先が限定されたいばかりか
、材料の異なる半導体素子、機能の異なる半導体素子２
寸法の異なる半導体素子等を簡単に積層構造にできるも
のである。
、多層金属膜の形成等の複雑な処理を必要とせず半導体
素子のアルミニウム電極に直接、金属突起を転写接合で
きるため、半導体素子の入手先が限定されたいばかりか
、材料の異なる半導体素子、機能の異なる半導体素子２
寸法の異なる半導体素子等を簡単に積層構造にできるも
のである。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は本実施例方法・′７て用
いる金属突起を形成するための基板の断面図、第３図〜
第６図は本発明の他の実施例方法の工程断面図、第７図
は従来の半導体素子の平面的実装状態を示す断面図であ
る。 １０．２０・・・・・・半導体素子、１１，２１，２１
’・・・・・・電極、１２・・・・・・基板、１３．１
３’、３１・・・・・・金属突起、３ｏ・・・・・・フ
ィルムキャリアテープ、３２・・・・・・リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１ｆ
ｆｉ−一一基ま １３−・−ｔ１交起 第１図 第３図 ＠４図
法を示す工程断面図、第２図は本実施例方法・′７て用
いる金属突起を形成するための基板の断面図、第３図〜
第６図は本発明の他の実施例方法の工程断面図、第７図
は従来の半導体素子の平面的実装状態を示す断面図であ
る。 １０．２０・・・・・・半導体素子、１１，２１，２１
’・・・・・・電極、１２・・・・・・基板、１３．１
３’、３１・・・・・・金属突起、３ｏ・・・・・・フ
ィルムキャリアテープ、３２・・・・・・リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１ｆ
ｆｉ−一一基ま １３−・−ｔ１交起 第１図 第３図 ＠４図
Claims (4)
- （１）第１の基板上に形成した第１の金属突起と半導体
素子の形成された第２の基板上の電極とを重ね合せて、
加圧・加熱せしめ、前記第１の基板上の第１の金属突起
を第２の基板の電極上に転写・接合する工程と、次いで
外部接続リード用の第１の電極と前記第２の基板の電極
と対応した位置に第２の電極とを有し、かつ半導体素子
の形成された第３の基板の前記第２の電極と、前記第１
の金属突起を有する前記第２の基板の電極とを重ね合せ
、加圧・加熱し、前記第１の金属突起を介して、前記第
２および第３の基板の電極同志を接合する工程からなる
半導体装置の製造方法。 - （２）第３の基板上の第１の電極と外部接続リードに形
成した第２の金属突起とを位置合せし、加圧・加熱し、
接合するようにした特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）第３の基板の外部接続リード用電極上には多層金
属膜を介して金属突起が形成され、前記金属突起に外部
接続リードであるフィルムリードが接合されるようにし
た特許請求の範囲第１項に記載の半導体装置の製造方法
。 - （４）第２の基板の電極と第３の基板の第２の電極とを
第１の金属突起を介して接合し、第３の基板の第１の電
極と、回路基板の配線とを金属細線で接続した特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231553A JPS6290937A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231553A JPS6290937A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290937A true JPS6290937A (ja) | 1987-04-25 |
Family
ID=16925301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231553A Pending JPS6290937A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290937A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341948U (ja) * | 1989-08-31 | 1991-04-22 | ||
| JPH0442957A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | 半導体集積回路装置の製造方法 |
| US5575254A (en) * | 1993-08-09 | 1996-11-19 | Yamaha Hatsudoki Kabushiki Kaisha | Induction system for engine |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2010239162A (ja) * | 2010-07-26 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| CN104051122A (zh) * | 2014-06-12 | 2014-09-17 | 包头市稀宝博为医疗系统有限公司 | 用于磁共振成像的磁体装置及其测量装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102566A (en) * | 1975-03-07 | 1976-09-10 | Suwa Seikosha Kk | Shusekikairo |
| JPS6020536A (ja) * | 1983-07-14 | 1985-02-01 | Matsushita Electric Ind Co Ltd | 半導体素子用金属突起物基板 |
| JPS6091656A (ja) * | 1983-10-25 | 1985-05-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-17 JP JP60231553A patent/JPS6290937A/ja active Pending
Patent Citations (3)
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