JPS6290958A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6290958A JPS6290958A JP60231556A JP23155685A JPS6290958A JP S6290958 A JPS6290958 A JP S6290958A JP 60231556 A JP60231556 A JP 60231556A JP 23155685 A JP23155685 A JP 23155685A JP S6290958 A JPS6290958 A JP S6290958A
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子を高密度に実装することができる半
導体装置に関するものである。
導体装置に関するものである。
従来の技術
メモリーやドライバー等の多数個の半導体素子を高密度
に実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載してい次。
に実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載してい次。
実装密度が最も高密度となり、実装歩留りが高いフィル
ムキャリヤ方式の例について第４図で説明する０ 半導体素子はチップキャリヤやフラットパッケージと呼
ばれる容器に収納し、取扱った方が良いが、実装面積や
実装体積の著じるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第４図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、前記回路基板１はその配線が
多層構造となっている。
ムキャリヤ方式の例について第４図で説明する０ 半導体素子はチップキャリヤやフラットパッケージと呼
ばれる容器に収納し、取扱った方が良いが、実装面積や
実装体積の著じるしい増大をまねくため、半導体素子を
そのまま容器を用いないで実装すれば、この様な問題を
解決できる。第４図において、回路基板１はガラス入り
エポキシ基板あるいはセラミック基板で、多数個の半導
体素子を搭載するために、前記回路基板１はその配線が
多層構造となっている。
半導体素子１のアルミ電極（パッド）上には多層金属膜
を介してバンプ６が形成され、かつフィルムリード６が
接合される。前記多層金属膜は、Ｔｉ−Ｐｄ−Ａｕ、Ｔ
ｉ−Ｃｕ、０ｒ−Ｃｕ、０ｒ−Ａｕ等の金属膜で、真空
中で連続的に形成され、バンプ５は人ｕ、Ｃｕ、Ａｇ、
半田等で１０〜３０μｍの厚さに形成されるものである
。
を介してバンプ６が形成され、かつフィルムリード６が
接合される。前記多層金属膜は、Ｔｉ−Ｐｄ−Ａｕ、Ｔ
ｉ−Ｃｕ、０ｒ−Ｃｕ、０ｒ−Ａｕ等の金属膜で、真空
中で連続的に形成され、バンプ５は人ｕ、Ｃｕ、Ａｇ、
半田等で１０〜３０μｍの厚さに形成されるものである
。
半導体素子４は回路基板１上に設けたダイボンド領域２
にＡｕ＊Ｓｉの合金でもしくは導電性接着剤で固定され
、かつフィルムリード６もボンディング領域３上に半田
もしくは共晶により接続固定される。同様にして他の半
導体素子４′も回路基板１上に搭載されるものである。
にＡｕ＊Ｓｉの合金でもしくは導電性接着剤で固定され
、かつフィルムリード６もボンディング領域３上に半田
もしくは共晶により接続固定される。同様にして他の半
導体素子４′も回路基板１上に搭載されるものである。
発明が解決しようとする問題点
従来、複数個の半導体素子を回路基板上に搭載する場合
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や伝播速度が問題となり、半導
体素子の特有の性能が充分に活かされなかった。
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や伝播速度が問題となり、半導
体素子の特有の性能が充分に活かされなかった。
更に、隣接する半導体素子同志へ信号を伝播する場合、
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかりか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
本発明は、これらの問題点を一掃し、実装密度が高く、
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
問題点を解決するための手段
本発明は、フィルムキャリヤリードの一主面に第１の半
導体素子を設け、上記フィルムキャリヤリードの反対面
に第２の半導体素子を上記第１の半導体素子に相対して
設けてなる半導体装置である。
導体素子を設け、上記フィルムキャリヤリードの反対面
に第２の半導体素子を上記第１の半導体素子に相対して
設けてなる半導体装置である。
作用
斯かる構成によれば、半導体素子同志が積層され、かつ
各半導体素子の電極間がバンプのみを介して接続される
ことになるので、実装平面積が著しるしく縮少されるば
かりか、半導体素子の電極間の接続距離が極端に短縮さ
れ、その接合点数も半減するものである。
各半導体素子の電極間がバンプのみを介して接続される
ことになるので、実装平面積が著しるしく縮少されるば
かりか、半導体素子の電極間の接続距離が極端に短縮さ
れ、その接合点数も半減するものである。
実施例
本発明の一実施例を第１図で説明する。フィルムキャリ
ヤ４ｏは、ポリイミド、ガラス人りエポキシ樹脂フィル
ム６１に開孔部を設け、この開孔部まで突出した銅箔を
蝕刻して形成したフィルムリード６０が形成されている
。フィルムリード６ｏの一主面側には第１の半導体素子
２ｏが金属突起２２を介して接合されている。一方、フ
ィルムリード５ｏの反対面側には第２の半導体素子３０
が金属突起３２を介して接合されている。すなわち同じ
フィルムリードの両面に複数の半導体素子が金属突起を
介して積層した構成で実装されるものである。
ヤ４ｏは、ポリイミド、ガラス人りエポキシ樹脂フィル
ム６１に開孔部を設け、この開孔部まで突出した銅箔を
蝕刻して形成したフィルムリード６０が形成されている
。フィルムリード６ｏの一主面側には第１の半導体素子
２ｏが金属突起２２を介して接合されている。一方、フ
ィルムリード５ｏの反対面側には第２の半導体素子３０
が金属突起３２を介して接合されている。すなわち同じ
フィルムリードの両面に複数の半導体素子が金属突起を
介して積層した構成で実装されるものである。
第２図で本発明の工程の一実施例をのべる。先ずフィル
ムキャリヤ４０のフィルムリード６ｏに別な基板（図示
せず）と形成した金属突起を転写。
ムキャリヤ４０のフィルムリード６ｏに別な基板（図示
せず）と形成した金属突起を転写。
接合せしめ、フィルムリード６０の先端に金属突起２２
を形成し、この金属突起２２と第１の半導体素子２０の
電極２１とを位置合せ（第２図（ａ））し、治具６５で
加圧・加熱して、第１の半導体素子２ｏの電極２１とフ
ィルムリード５ｏとを金属突起２２を介して接合せしめ
る（第２図（ｂ））。次いで、別な基板上に形成した金
属突起３２と第２の半導体素子３Ｑの電極３１とを位置
合せし、金属突起３２を第２の半導体素子３０の電極３
１上に転写・接合しておき、フィルムリード６ｏの反対
面と第２の半導体素子３ｏの電極３１とを位置合せし、
治具６０で加圧ψ加熱（第２図（Ｃ））せしむれば、第
２の半導体素子３０の電極３１は金属突起３２を介して
フィルムリード６０の反対面に接合され、第２図（ｄ）
の構成を得るものである。
を形成し、この金属突起２２と第１の半導体素子２０の
電極２１とを位置合せ（第２図（ａ））し、治具６５で
加圧・加熱して、第１の半導体素子２ｏの電極２１とフ
ィルムリード５ｏとを金属突起２２を介して接合せしめ
る（第２図（ｂ））。次いで、別な基板上に形成した金
属突起３２と第２の半導体素子３Ｑの電極３１とを位置
合せし、金属突起３２を第２の半導体素子３０の電極３
１上に転写・接合しておき、フィルムリード６ｏの反対
面と第２の半導体素子３ｏの電極３１とを位置合せし、
治具６０で加圧ψ加熱（第２図（Ｃ））せしむれば、第
２の半導体素子３０の電極３１は金属突起３２を介して
フィルムリード６０の反対面に接合され、第２図（ｄ）
の構成を得るものである。
更にのべれば、フィルムリード６ｏは銅箔を蝕刻して、
表面にＳｎメッキ処理を施こし、第１および第２の半導
体素子２０．３０の各々の電極２１゜３１がアルミニウ
ムで形成され、金属突起２２゜３２がＡｕで形成される
ならば、半導体素子の電極と金属突起とはムＵ・ム４の
合金で接合され、フィルムリードと金属突起とはムｕ＊
Ｓｎの合金で接合されるものである。
表面にＳｎメッキ処理を施こし、第１および第２の半導
体素子２０．３０の各々の電極２１゜３１がアルミニウ
ムで形成され、金属突起２２゜３２がＡｕで形成される
ならば、半導体素子の電極と金属突起とはムＵ・ム４の
合金で接合され、フィルムリードと金属突起とはムｕ＊
Ｓｎの合金で接合されるものである。
また、前記フィルムリードのメッキ処理はＳｎやＡｕ半
田等の材料を用いる事ができるし、金属突起の材質もＡ
ｕに限定するものではなく、Ｃｕ、Ａｅ。
田等の材料を用いる事ができるし、金属突起の材質もＡ
ｕに限定するものではなく、Ｃｕ、Ａｅ。
Ａｇ、Ｎｉ、半田等の材質を用いても良い。
金属突起のフィルムリードや半導体素子の転写接合は、
第２図（？Ｌ）では先にフィルムリード５０へ金属突起
２２を転写・接合したが半導体素子２゜の電極２１上に
転写・接合しても良いし、同様に第２図（ｄ）でも先に
フィルムリード５０側に金属突起３２を転写・接合して
おいて、しかるのち第２の半導体素子の電極とを接合し
ても良いものである。
第２図（？Ｌ）では先にフィルムリード５０へ金属突起
２２を転写・接合したが半導体素子２゜の電極２１上に
転写・接合しても良いし、同様に第２図（ｄ）でも先に
フィルムリード５０側に金属突起３２を転写・接合して
おいて、しかるのち第２の半導体素子の電極とを接合し
ても良いものである。
金属突起を形成するための基板１’ｊ：第３図に示す如
く、セラミック、耐熱性ガラス等の絶縁性基板１２に電
解メッキ処理が施こしやすく、かつ剥離しやすい導電膜
７０を全面に形成する。この導電膜７０はＰｔ、Ｐｄ、
ＩＴＯ，ＳＵＳ膜等を用いる事ができ、導電膜７０上に
メッキ用のマスクとなる耐熱性絶縁膜７１を設け、所定
の位置に開孔部を設ける。耐熱性絶縁膜７１は５ｉｎ２
．Ｓｉ３に、。
く、セラミック、耐熱性ガラス等の絶縁性基板１２に電
解メッキ処理が施こしやすく、かつ剥離しやすい導電膜
７０を全面に形成する。この導電膜７０はＰｔ、Ｐｄ、
ＩＴＯ，ＳＵＳ膜等を用いる事ができ、導電膜７０上に
メッキ用のマスクとなる耐熱性絶縁膜７１を設け、所定
の位置に開孔部を設ける。耐熱性絶縁膜７１は５ｉｎ２
．Ｓｉ３に、。
ｋ１２０３． ポリイミド樹脂膜等を用いる事ができ
、開孔部に導電膜７０を一方のメッキ用電極として電解
メッキ法により金属突起１３を５〜４０μｍの厚さに形
成するものである。また、耐熱性絶縁膜７１の開孔部は
第１や第２の半導体素子の電極あるいはフィルムリード
の接合位置と相対向した位置に形成されるものである。
、開孔部に導電膜７０を一方のメッキ用電極として電解
メッキ法により金属突起１３を５〜４０μｍの厚さに形
成するものである。また、耐熱性絶縁膜７１の開孔部は
第１や第２の半導体素子の電極あるいはフィルムリード
の接合位置と相対向した位置に形成されるものである。
また他の実施例として、金属突起をあらかじめ半導体素
子の電極上に形成すｂ事もできる。この場合は、半導体
素子の電極上にＴｉ−ｐａ 、Ｔｉ−ｃｕ。
子の電極上に形成すｂ事もできる。この場合は、半導体
素子の電極上にＴｉ−ｐａ 、Ｔｉ−ｃｕ。
Ｃｒ−人ｕ、０ｒ−Ｃｕ等の多層金属膜を被着さし、こ
の多層金属膜上に電解メッキ法により金属突起を形成す
るものであるが、この工程は前述した基板上の金属突起
をフィルムリードや金属突起に転写・接合する工程に比
べ、メッキ、金属膜の被着、エツチング等の工程が増え
るため実装コストの増加をまねきやすい。また、前記金
属突起のかわりに導電性接着剤の如きものでフィルムリ
ードと半導体素子を接合しても良い。この場合は更に工
程が簡単で、実装コストが安価なる。導電性接着剤の他
に通常の接着剤を用いる事もできる。効果は同一である
。
の多層金属膜上に電解メッキ法により金属突起を形成す
るものであるが、この工程は前述した基板上の金属突起
をフィルムリードや金属突起に転写・接合する工程に比
べ、メッキ、金属膜の被着、エツチング等の工程が増え
るため実装コストの増加をまねきやすい。また、前記金
属突起のかわりに導電性接着剤の如きものでフィルムリ
ードと半導体素子を接合しても良い。この場合は更に工
程が簡単で、実装コストが安価なる。導電性接着剤の他
に通常の接着剤を用いる事もできる。効果は同一である
。
発明の効果
以上のように、本発明によれば次の効果を得ることがで
きる。
きる。
■ 半導体素子が積層された構成で実装できるので、実
装面積および実装密度が著しるしく小さくなる。
装面積および実装密度が著しるしく小さくなる。
■ 金属突起のみを介して半導体素子の電極とフィルム
リードとを接合するから、接合距離が短かく、かつ接合
箇所が少ない。このため高周波特性が良好で、信号の伝
播速度が早くなる半導体装置を得る事ができる。
リードとを接合するから、接合距離が短かく、かつ接合
箇所が少ない。このため高周波特性が良好で、信号の伝
播速度が早くなる半導体装置を得る事ができる。
■ 半導体素子のサイズの異なるもの、機能の異なるも
の、材質の異なるものを簡単に積層に接合し、しかもリ
ードも形成できるので附加価値の高い、極めて実用的な
半導体装置を得る事ができる。
の、材質の異なるものを簡単に積層に接合し、しかもリ
ードも形成できるので附加価値の高い、極めて実用的な
半導体装置を得る事ができる。
■ フィルムリードに半導体素子を接合する工程が著し
るしく簡単であるから、実装のコストが著しるしく安価
になる。
るしく簡単であるから、実装のコストが著しるしく安価
になる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は本実施例の装置の製造方法を示す工程断面図
、第３図は金属突起を形成する基板の断面図、第４図は
従来における平面的に半導体素子を配置した状態を示す
断面図である。 ２ｏ・・・・・・第１の半導体素子、２２・・・・・・
第一の金属突起、３０・・・・・・第２の半導体素子、
３２・・・・・・第２の金属突起、６０・・・・・・フ
ィルムキャリヤリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ２０−才ｆ１１４蚤 ３０°−ｆ２ｍ ＃ ５０−°−フ（ル４午ヤリｒリ−Ｌ′ Ｊυ ３ｊ 第２図 ２０
、第２図は本実施例の装置の製造方法を示す工程断面図
、第３図は金属突起を形成する基板の断面図、第４図は
従来における平面的に半導体素子を配置した状態を示す
断面図である。 ２ｏ・・・・・・第１の半導体素子、２２・・・・・・
第一の金属突起、３０・・・・・・第２の半導体素子、
３２・・・・・・第２の金属突起、６０・・・・・・フ
ィルムキャリヤリード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ２０−才ｆ１１４蚤 ３０°−ｆ２ｍ ＃ ５０−°−フ（ル４午ヤリｒリ−Ｌ′ Ｊυ ３ｊ 第２図 ２０
Claims (2)
- （１）フィルムキャリヤリードの一主面に第１の半導体
素子を設け、上記フィルムキャリヤリードの反対面に第
２の半導体素子を、上記第１の半導体素子に相対して設
けてなる半導体装置。 - （２）第１、第２の半導体素子は金属突起を介してフィ
ルムキャリヤリードに接合されている特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231556A JPS6290958A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231556A JPS6290958A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290958A true JPS6290958A (ja) | 1987-04-25 |
Family
ID=16925352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231556A Pending JPS6290958A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290958A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641269A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Semiconductor device |
| US4982265A (en) * | 1987-06-24 | 1991-01-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
| US5677567A (en) * | 1996-06-17 | 1997-10-14 | Micron Technology, Inc. | Leads between chips assembly |
| JP2004360688A (ja) * | 2003-06-03 | 2004-12-24 | Caterpillar Inc | エンジン出力損失の補償 |
-
1985
- 1985-10-17 JP JP60231556A patent/JPS6290958A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641269A (en) * | 1987-06-24 | 1989-01-05 | Hitachi Ltd | Semiconductor device |
| US4982265A (en) * | 1987-06-24 | 1991-01-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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| JP2603636B2 (ja) * | 1987-06-24 | 1997-04-23 | 株式会社日立製作所 | 半導体装置 |
| US5677567A (en) * | 1996-06-17 | 1997-10-14 | Micron Technology, Inc. | Leads between chips assembly |
| US5770480A (en) * | 1996-06-17 | 1998-06-23 | Micron Technology, Inc. | Method of leads between chips assembly |
| US5894165A (en) * | 1996-06-17 | 1999-04-13 | Micron Technology, Inc. | Leads between chips assembly |
| US6232148B1 (en) | 1996-06-17 | 2001-05-15 | Micron Technology, Inc. | Method and apparatus leads-between-chips |
| JP2004360688A (ja) * | 2003-06-03 | 2004-12-24 | Caterpillar Inc | エンジン出力損失の補償 |
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