JPH05174878A - フリップチップ接合方法 - Google Patents
フリップチップ接合方法Info
- Publication number
- JPH05174878A JPH05174878A JP33903191A JP33903191A JPH05174878A JP H05174878 A JPH05174878 A JP H05174878A JP 33903191 A JP33903191 A JP 33903191A JP 33903191 A JP33903191 A JP 33903191A JP H05174878 A JPH05174878 A JP H05174878A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- solder bumps
- semiconductor chip
- film
- metallization layer
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Connections Effected By Soldering, Adhesion, Or Permanent Deformation (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体チップのフリップチップ接合に関し、
信頼性の向上を目的とする。 【構成】 基板６上の電極メタライズ層７の上に半田バ
ンプ９と転写用メタライズ層１０の形成を繰り返して
後、転写用メタライズ層１０の上に半導体チップ１３を
接合する工程が、基板６上の電極メタライズ層７をパタ
ーン形成する工程と、複数の電極メタライズ層７の上に
予めガラス板８上にパターン形成してある複数の半田バ
ンプ９を位置決めして当接した状態で基板６の加熱を行
い、半田バンプ９を電極メタライズ層７上に転写する工
程と、複数の転写用メタライズ層１０をポリイミド膜１
１上に備えた転写用ガラス板１２の転写用メタライズ層
１０を複数の半田バンプ９に位置決めして当接し、加熱
して一体化する工程と、ポリイミド膜１１を溶解して転
写用ガラス板１２を除去する工程とを繰り返した後、複
数の転写用メタライズ層１０の上に半導体チップ１３を
当接し、加熱して一体化する。
信頼性の向上を目的とする。 【構成】 基板６上の電極メタライズ層７の上に半田バ
ンプ９と転写用メタライズ層１０の形成を繰り返して
後、転写用メタライズ層１０の上に半導体チップ１３を
接合する工程が、基板６上の電極メタライズ層７をパタ
ーン形成する工程と、複数の電極メタライズ層７の上に
予めガラス板８上にパターン形成してある複数の半田バ
ンプ９を位置決めして当接した状態で基板６の加熱を行
い、半田バンプ９を電極メタライズ層７上に転写する工
程と、複数の転写用メタライズ層１０をポリイミド膜１
１上に備えた転写用ガラス板１２の転写用メタライズ層
１０を複数の半田バンプ９に位置決めして当接し、加熱
して一体化する工程と、ポリイミド膜１１を溶解して転
写用ガラス板１２を除去する工程とを繰り返した後、複
数の転写用メタライズ層１０の上に半導体チップ１３を
当接し、加熱して一体化する。
Description
【０００１】
【産業上の利用分野】本発明は信頼性を向上したフリッ
プチップ接合方法に関する。大量の情報を高速に処理す
るため、情報処理装置の主体を構成する半導体装置は小
形化と大容量化が行われてLSI やVLSIの集積回路が実用
化されており、ULSIも実用化されつゝある。
プチップ接合方法に関する。大量の情報を高速に処理す
るため、情報処理装置の主体を構成する半導体装置は小
形化と大容量化が行われてLSI やVLSIの集積回路が実用
化されており、ULSIも実用化されつゝある。
【０００２】こゝで、これらの集積回路素子は数mm角か
らなる半導体チップに単位のトランジスタをマトリック
ス状に形成して回路接続したものであり、ワイヤボンデ
ィング・タイプの場合は半導体チップの裏面を共晶半田
や接着剤を用いてパッケージの基板に接着した後、チッ
プの周辺に設けてある多数のパッドとパッケージの基板
に設けてあるパッドとをワイヤボンディングし、パッケ
ージに設けてあるリードを用いて装着する構造がとられ
ていた。
らなる半導体チップに単位のトランジスタをマトリック
ス状に形成して回路接続したものであり、ワイヤボンデ
ィング・タイプの場合は半導体チップの裏面を共晶半田
や接着剤を用いてパッケージの基板に接着した後、チッ
プの周辺に設けてある多数のパッドとパッケージの基板
に設けてあるパッドとをワイヤボンディングし、パッケ
ージに設けてあるリードを用いて装着する構造がとられ
ていた。
【０００３】然し、LSI やVLSIのような大容量素子にお
いては、かゝる回路接続を行うことはスペースの点から
困難であり、また、半導体チップの防湿技術の向上とあ
いまって、これに代わって半導体チップの面上にマトリ
ックス状に配列した半田バンプを設け、これにトランジ
スタを内部接続するフリップチップ構造が実用化され
た。
いては、かゝる回路接続を行うことはスペースの点から
困難であり、また、半導体チップの防湿技術の向上とあ
いまって、これに代わって半導体チップの面上にマトリ
ックス状に配列した半田バンプを設け、これにトランジ
スタを内部接続するフリップチップ構造が実用化され
た。
【０００４】この方法は半導体チップを配線基板に直接
に半田付けできることから、信号伝播経路を大幅に短縮
することができ、伝送損失を軽減することができる。そ
して、装着方法としては、セラミックなどからなる回路
基板上にフリップチップパターンと同一形状のパッドを
マトリックス状に設け、両者を位置合わせして溶着する
ことにより回路接続する方法が採られている。
に半田付けできることから、信号伝播経路を大幅に短縮
することができ、伝送損失を軽減することができる。そ
して、装着方法としては、セラミックなどからなる回路
基板上にフリップチップパターンと同一形状のパッドを
マトリックス状に設け、両者を位置合わせして溶着する
ことにより回路接続する方法が採られている。
【０００５】
【従来の技術】図５はフリップチップ構造をとる半導体
チップ１の半田バンプ２を配線基板３の上にパターン形
成してあるパッド４に位置合わせして融着した状態を示
している。
チップ１の半田バンプ２を配線基板３の上にパターン形
成してあるパッド４に位置合わせして融着した状態を示
している。
【０００６】こゝで、半導体チップ１は動作中に発熱す
ることから配線基板３との間で熱膨張差を生じ、半田バ
ンプ２に応力が加わるが、半導体チップ１のON,OFF動作
が繰り返し行われることから、半田バンプ２に金属疲労
を生じクラックを生じて破断するという問題がある。
ることから配線基板３との間で熱膨張差を生じ、半田バ
ンプ２に応力が加わるが、半導体チップ１のON,OFF動作
が繰り返し行われることから、半田バンプ２に金属疲労
を生じクラックを生じて破断するという問題がある。
【０００７】なお、従来の半田バンプ２は図に示すよう
に断面が太鼓状の形状をしているが、かゝる形状をとる
場合は、中央部には殆ど応力が加わらず、半田バンプ２
と半導体チップ１との界面および半田バンプ２と配線基
板３との界面に最大の応力が加わる。
に断面が太鼓状の形状をしているが、かゝる形状をとる
場合は、中央部には殆ど応力が加わらず、半田バンプ２
と半導体チップ１との界面および半田バンプ２と配線基
板３との界面に最大の応力が加わる。
【０００８】こゝで、両界面ともパッド４を介して半田
と接続しており、パッドとして金（Au) が用いられる場
合が多いが、このAuと半田構成金属とで硬くて脆い金属
間化合物を生じている場合が多い。
と接続しており、パッドとして金（Au) が用いられる場
合が多いが、このAuと半田構成金属とで硬くて脆い金属
間化合物を生じている場合が多い。
【０００９】これらのことから、接合部の金属間化合物
の位置で破断する場合が多い。
の位置で破断する場合が多い。
【００１０】
【発明が解決しようとする課題】フリップチップ構造を
とる半導体チップを回路基板に装着して使用する場合に
は半田バンプと配線基板との接合部あるいは半導体チッ
プとの接合部において破断が生じ易く信頼性を低下させ
ている。
とる半導体チップを回路基板に装着して使用する場合に
は半田バンプと配線基板との接合部あるいは半導体チッ
プとの接合部において破断が生じ易く信頼性を低下させ
ている。
【００１１】そこで、この破断を無くすることが課題で
ある。
ある。
【００１２】
【課題を解決するための手段】上記の課題は基板上の所
定の位置に設けた複数の電極メタライズ層の上に半田バ
ンプと転写用メタライズ層の形成を繰り返して後、転写
用メタライズ層の上に半導体チップを接合する工程が、
基板上の所定の位置に複数の電極メタライズ層をパター
ン形成する工程と、該複数の電極メタライズ層の上に予
めガラス板上にパターン形成してある複数の第１の半田
バンプを位置決めして当接した状態で基板加熱を行い、
該第１の半田バンプを電極メタライズ上に転写する工程
と、複数の第１の転写用メタライズ層をポリイミド膜上
に備えた転写用ガラス板の該第１の転写用メタライズ層
を前記複数の第１の半田バンプに位置決めして当接し、
加熱して一体化する工程と、前記ポリイミド膜を溶解し
て転写用ガラス板を除去する工程と、を繰り返した後、
該複数の転写用メタライズ層の上にフリップチップタイ
プの半導体チップを当接し、加熱して一体化することを
特徴とするフリップチップ接合方法をとることにより解
決することができる。
定の位置に設けた複数の電極メタライズ層の上に半田バ
ンプと転写用メタライズ層の形成を繰り返して後、転写
用メタライズ層の上に半導体チップを接合する工程が、
基板上の所定の位置に複数の電極メタライズ層をパター
ン形成する工程と、該複数の電極メタライズ層の上に予
めガラス板上にパターン形成してある複数の第１の半田
バンプを位置決めして当接した状態で基板加熱を行い、
該第１の半田バンプを電極メタライズ上に転写する工程
と、複数の第１の転写用メタライズ層をポリイミド膜上
に備えた転写用ガラス板の該第１の転写用メタライズ層
を前記複数の第１の半田バンプに位置決めして当接し、
加熱して一体化する工程と、前記ポリイミド膜を溶解し
て転写用ガラス板を除去する工程と、を繰り返した後、
該複数の転写用メタライズ層の上にフリップチップタイ
プの半導体チップを当接し、加熱して一体化することを
特徴とするフリップチップ接合方法をとることにより解
決することができる。
【００１３】
【作用】半導体チップのような発熱素子を基板に装着す
る場合に、界面に生ずる応力を軽減する方法としては両
者の接合高さを高くすることが公知であり、これを実現
する方法として、接合して図５に示すような太鼓状の半
田バンプが形成された後、なお加熱が行われている段階
で、配線基板より半導体チップ１を一定の距離だけ引き
上げることにより半田バンプの中央が縊れた鼓形をした
半田バンプを作る方法も提案されているが、信頼性と再
現性の点で問題がある。
る場合に、界面に生ずる応力を軽減する方法としては両
者の接合高さを高くすることが公知であり、これを実現
する方法として、接合して図５に示すような太鼓状の半
田バンプが形成された後、なお加熱が行われている段階
で、配線基板より半導体チップ１を一定の距離だけ引き
上げることにより半田バンプの中央が縊れた鼓形をした
半田バンプを作る方法も提案されているが、信頼性と再
現性の点で問題がある。
【００１４】これに対し、本発明は図２に完成図を示す
ように基板６の上の電極メタライズ層７をマトリックス
状にパターン形成して後、半田バンプ９，転写用メタラ
イズ層10と順次に積み重ねた後、この転写用メタライズ
層10の上に半導体チップ13を位置合わせして溶着し、一
体化するものである。
ように基板６の上の電極メタライズ層７をマトリックス
状にパターン形成して後、半田バンプ９，転写用メタラ
イズ層10と順次に積み重ねた後、この転写用メタライズ
層10の上に半導体チップ13を位置合わせして溶着し、一
体化するものである。
【００１５】なお、図２は半田バンプ９と転写用メタラ
イズ層10が一個づつの最も単純な場合を示しているが、
繰り返し層形成してもよい。このような方法をとること
により、縦長の接合を実現することができ、これにより
半導体チップと基板との熱膨張差により発生する応力を
緩和することができる。
イズ層10が一個づつの最も単純な場合を示しているが、
繰り返し層形成してもよい。このような方法をとること
により、縦長の接合を実現することができ、これにより
半導体チップと基板との熱膨張差により発生する応力を
緩和することができる。
【００１６】なお、そのためには図２に示す転写用メタ
ライズ層10にクラックが入ったりして変形しないことが
必要である。そこで、本発明においては転写用メタライ
ズ層を図４に示すように金(Au)膜15／白金膜(Pt)16／チ
タン膜(Ti)17／白金膜(Pt)18／金(Au)膜19またはAu膜15
／Pt膜16／クローム(Cr)膜17／Pt膜18／Au膜19の五層構
造をとり堅固に形成する。
ライズ層10にクラックが入ったりして変形しないことが
必要である。そこで、本発明においては転写用メタライ
ズ層を図４に示すように金(Au)膜15／白金膜(Pt)16／チ
タン膜(Ti)17／白金膜(Pt)18／金(Au)膜19またはAu膜15
／Pt膜16／クローム(Cr)膜17／Pt膜18／Au膜19の五層構
造をとり堅固に形成する。
【００１７】こゝで、Au膜は半田との濡れ性を確保する
ためであり、Ti膜とCr膜は基板および金属との密着強度
を確保するためであり、また白金膜は半田の拡散を阻止
するバッフアとして使用している。
ためであり、Ti膜とCr膜は基板および金属との密着強度
を確保するためであり、また白金膜は半田の拡散を阻止
するバッフアとして使用している。
【００１８】また、基板上にパターン形成する電極メタ
ライズ層としては図３に示すようにTi膜17／Pt膜18／Au
膜19またはCr17／Pt膜18／Au膜19の三層構造で構成す
る。こゝで、Ti膜またはCr膜はセラミックス或いはガラ
スセラミックスよりなる基板との密着性を確保するため
であり、また、Au膜は半田バンプとの濡れ性を確保する
ためである。
ライズ層としては図３に示すようにTi膜17／Pt膜18／Au
膜19またはCr17／Pt膜18／Au膜19の三層構造で構成す
る。こゝで、Ti膜またはCr膜はセラミックス或いはガラ
スセラミックスよりなる基板との密着性を確保するため
であり、また、Au膜は半田バンプとの濡れ性を確保する
ためである。
【００１９】
【実施例】基板６としてはアルミナ（Al2O3)基板を用
い、また、試料として用いた半導体チップには直径が80
μm の半田バンプが150 μm のピッチでマトリックス状
に39×39個( 計1521個) 形成されているものを使用し
た。
い、また、試料として用いた半導体チップには直径が80
μm の半田バンプが150 μm のピッチでマトリックス状
に39×39個( 計1521個) 形成されているものを使用し
た。
【００２０】そこで、これに一致するようにアルミナ基
板上に図１に示す工程で半田バンプを形成し、半導体チ
ップを接合した。まず、基板１の上にTi膜とPt膜とAu膜
とをそれぞれ1000Åの厚さに連続的にスパッタした後、
写真蝕刻技術( フォトリソグラフィ) を用いてリフトオ
フし、直径が80μm でTi／Pt／Auよりなる電極メタライ
ズ層７をマトリックス状に形成した。( 以上図１Ａ） 次に、ガラス基板８の上にこれと同一の大きさおよびピ
ッチ（直径80μm , ピッチ150 μm ,39 ×39個) で高さ
が50μm でインジウム(In)よりなる半田バンプ９を真空
蒸着法と写真蝕刻技術を用いて形成し、これを前記基板
６に位置合わせして接合させた。（以上同図Ｂ） 次に、基板６を220 ℃に加熱すると、半田バンプ９は電
極メタライズ層７と接合すると共にガラス板８より離
れ、半球状をした半田バンプ９が形成された。（以上同
図Ｃ） 次に、転写用ガラス板12にポリアミド液をスピンコート
した後、加熱して厚さが約２μm のポリイミド膜11を作
り、この上にスパッタ法と写真蝕刻技術を用いて厚さが
それぞれ1000Åで直径が80μm のAu／Pt／Ti／Pt／Au膜
よりなる転写用メタライズ膜10を形成し、この転写用メ
タライズ層10を半田バンプ９に位置合わせして当接し
た。（以上同図Ｄ） 次に、基板６を220 ℃で30秒加熱して半田バンプ９の半
田を溶融させて転写用メタライズ層10に密着させた。(
以上同図Ｅ） 次に、ヒドラジン系の溶剤に浸漬してポリイミド膜11を
溶解除去することにより半田バンプ９の上に転写用メタ
ライズ層10を形成した。( 以上同図Ｆ） 次に、この転写用メタライズ層10に既に半球状の半田バ
ンプが形成されている半導体チップ13を当接した。（以
上同図Ｇ） 次に、基板６を220 ℃で30秒加熱することにより半導体
チップ13の半田バンプを溶解することができ、図２に示
すようなフリップチップ接合を得ることができた。
板上に図１に示す工程で半田バンプを形成し、半導体チ
ップを接合した。まず、基板１の上にTi膜とPt膜とAu膜
とをそれぞれ1000Åの厚さに連続的にスパッタした後、
写真蝕刻技術( フォトリソグラフィ) を用いてリフトオ
フし、直径が80μm でTi／Pt／Auよりなる電極メタライ
ズ層７をマトリックス状に形成した。( 以上図１Ａ） 次に、ガラス基板８の上にこれと同一の大きさおよびピ
ッチ（直径80μm , ピッチ150 μm ,39 ×39個) で高さ
が50μm でインジウム(In)よりなる半田バンプ９を真空
蒸着法と写真蝕刻技術を用いて形成し、これを前記基板
６に位置合わせして接合させた。（以上同図Ｂ） 次に、基板６を220 ℃に加熱すると、半田バンプ９は電
極メタライズ層７と接合すると共にガラス板８より離
れ、半球状をした半田バンプ９が形成された。（以上同
図Ｃ） 次に、転写用ガラス板12にポリアミド液をスピンコート
した後、加熱して厚さが約２μm のポリイミド膜11を作
り、この上にスパッタ法と写真蝕刻技術を用いて厚さが
それぞれ1000Åで直径が80μm のAu／Pt／Ti／Pt／Au膜
よりなる転写用メタライズ膜10を形成し、この転写用メ
タライズ層10を半田バンプ９に位置合わせして当接し
た。（以上同図Ｄ） 次に、基板６を220 ℃で30秒加熱して半田バンプ９の半
田を溶融させて転写用メタライズ層10に密着させた。(
以上同図Ｅ） 次に、ヒドラジン系の溶剤に浸漬してポリイミド膜11を
溶解除去することにより半田バンプ９の上に転写用メタ
ライズ層10を形成した。( 以上同図Ｆ） 次に、この転写用メタライズ層10に既に半球状の半田バ
ンプが形成されている半導体チップ13を当接した。（以
上同図Ｇ） 次に、基板６を220 ℃で30秒加熱することにより半導体
チップ13の半田バンプを溶解することができ、図２に示
すようなフリップチップ接合を得ることができた。
【００２１】
【発明の効果】本発明の実施により半導体チップと実装
基板との温度差により生ずる応力を緩和した実装を行う
ことができ、これにより半導体チップを搭載した装置の
信頼性を向上することができる。
基板との温度差により生ずる応力を緩和した実装を行う
ことができ、これにより半導体チップを搭載した装置の
信頼性を向上することができる。
【図１】本発明の接合方法を示す断面図である。
【図２】本発明に係るフリップチップ接合を示す断面図
である。
である。
【図３】電極メタライズ層の構成を示す断面図である。
【図４】転写用メタライズ層の構成を示す断面図であ
る。
る。
【図５】従来のフリップチップ接合を示す断面図であ
る。
る。
１，13 半導体チップ ２，９ 半田バンプ ４ パッド ６ 基板 ７ 電極メタライズ層 ８ ガラス板 10 転写用メタライズ層 11 ポリイミド膜 12 転写用メタライズ層
Claims (2)
- 【請求項１】 基板(6)上の所定の位置に設けた複数の
電極メタライズ層(7)の上に半田バンプ(9)と転写用メタ
ライズ層(10)の形成を繰り返して後、転写用メタライズ
層(10)の上に半導体チップ(13)を接合する工程が、基板
(6)上の所定の位置に複数の電極メタライズ層(7)をパタ
ーン形成する工程と、該複数の電極メタライズ層(7)の
上に予めガラス板(8)上にパターン形成してある複数の
半田バンプ(9)を位置決めして当接した状態で基板(6)
の加熱を行い、該半田バンプ(9)を電極メタライズ層(7)
上に転写する工程と、複数の転写用メタライズ層(10)を
ポリイミド膜(11)上に備えた転写用ガラス板(12)の該転
写用メタライズ層(10)を前記複数の半田バンプ(9)に位
置決めして当接し、加熱して一体化する工程と、前記ポ
リイミド膜(11)を溶解して転写用ガラス板(12)を除去す
る工程と、を繰り返した後、該複数の転写用メタライズ
層(10)の上にフリップチップタイプの半導体チップ(13)
を当接し、加熱して一体化することを特徴とするフリッ
プチップ接合方法。 - 【請求項２】 前記電極メタライズ層が金／白金／チタ
ンまたは金／白金／クロームの三層膜よりなり、また転
写用メタライズ層が金／白金／チタン／白金／金または
金／白金／クローム／白金／金の五層膜よりなることを
特徴とする請求項１記載のフリップチップ接合方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33903191A JPH05174878A (ja) | 1991-12-20 | 1991-12-20 | フリップチップ接合方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33903191A JPH05174878A (ja) | 1991-12-20 | 1991-12-20 | フリップチップ接合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174878A true JPH05174878A (ja) | 1993-07-13 |
Family
ID=18323616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33903191A Withdrawn JPH05174878A (ja) | 1991-12-20 | 1991-12-20 | フリップチップ接合方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272686B1 (ko) * | 1997-03-28 | 2000-11-15 | 다카노 야스아키 | 반도체장치및그제조방법 |
| WO2006003108A3 (fr) * | 2004-07-06 | 2006-07-06 | Suisse Electronique Microtech | Coeur de pile a combustible miniature |
-
1991
- 1991-12-20 JP JP33903191A patent/JPH05174878A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272686B1 (ko) * | 1997-03-28 | 2000-11-15 | 다카노 야스아키 | 반도체장치및그제조방법 |
| WO2006003108A3 (fr) * | 2004-07-06 | 2006-07-06 | Suisse Electronique Microtech | Coeur de pile a combustible miniature |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |