JP2000100852A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000100852A JP2000100852A JP10272110A JP27211098A JP2000100852A JP 2000100852 A JP2000100852 A JP 2000100852A JP 10272110 A JP10272110 A JP 10272110A JP 27211098 A JP27211098 A JP 27211098A JP 2000100852 A JP2000100852 A JP 2000100852A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- semiconductor device
- solder
- plating
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】金属メッキバンプによるＴＡＢ実装時の高温下
での圧着によりバンプ下のパッシベーション膜のクラッ
クという問題が有った。半田バンプでも熱応力による信
頼性の低下という問題が有った。 【解決手段】金属メッキバンプ（１６）上の半田バンプ
（２０）に着目し、細密バンプパターンに対応可能で且
つ、実装時の加熱圧着温度の低減によるパッシベーショ
ンクラックの防止及び半田バンプにかかる応力を金属メ
ッキバンプの構造、及び材質で吸収できるようにした。
での圧着によりバンプ下のパッシベーション膜のクラッ
クという問題が有った。半田バンプでも熱応力による信
頼性の低下という問題が有った。 【解決手段】金属メッキバンプ（１６）上の半田バンプ
（２０）に着目し、細密バンプパターンに対応可能で且
つ、実装時の加熱圧着温度の低減によるパッシベーショ
ンクラックの防止及び半田バンプにかかる応力を金属メ
ッキバンプの構造、及び材質で吸収できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の外部
接続技術、及び半導体装置のパッケージ技術に関する。
接続技術、及び半導体装置のパッケージ技術に関する。
【０００２】
【従来の技術】従来、半導体装置の外部接続端子として
形成される金属メッキバンプは、例えば図１に断面図を
示すように、パッドアルミ１４の上に開口部を形成した
パッシベーション膜１３を介して密着金属膜１５ａとバ
リア金属膜１５ｂを形成した後該１５ｂ上に金属メッキ
バンプ１６を形成していた。また、低温での実装が可能
且つ安価なバンプとして半田バンプを用いたバンプが例
えば特開昭６３０７７３４６号報及び半田バンプのクラ
ック対策として例えば特開平０３２２２３３４号報や特
開平０５１２９３０３号報、特開平０５３４３４０９号
報、特開平０４０２２１３１号報等が報告されている。
形成される金属メッキバンプは、例えば図１に断面図を
示すように、パッドアルミ１４の上に開口部を形成した
パッシベーション膜１３を介して密着金属膜１５ａとバ
リア金属膜１５ｂを形成した後該１５ｂ上に金属メッキ
バンプ１６を形成していた。また、低温での実装が可能
且つ安価なバンプとして半田バンプを用いたバンプが例
えば特開昭６３０７７３４６号報及び半田バンプのクラ
ック対策として例えば特開平０３２２２３３４号報や特
開平０５１２９３０３号報、特開平０５３４３４０９号
報、特開平０４０２２１３１号報等が報告されている。
【０００３】
【発明が解決しようとする課題】上記従来技術に前述し
た金属メッキバンプでは一般にＡｕもしくはＡｕと他の
金属の積層から形成されており、ＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）による実装を行っ
た場合、接続金属で有るＣｕリードもしくはＳｎメッキ
したＣｕリードを熱圧着し共晶結合させていた。しかし
熱圧着時の温度が５００℃近くと高い事及び加重がかか
る事により金属メッキバンプが折れたり、下の酸化膜、
パッシベーション膜にクラックが入る等の問題が有っ
た。
た金属メッキバンプでは一般にＡｕもしくはＡｕと他の
金属の積層から形成されており、ＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）による実装を行っ
た場合、接続金属で有るＣｕリードもしくはＳｎメッキ
したＣｕリードを熱圧着し共晶結合させていた。しかし
熱圧着時の温度が５００℃近くと高い事及び加重がかか
る事により金属メッキバンプが折れたり、下の酸化膜、
パッシベーション膜にクラックが入る等の問題が有っ
た。
【０００４】一方、従来技術に後述した半田バンプにお
いては、従来構造の半田バンプを使用した半導体装置
を、回路基板上に前記半田バンプの溶融により実装した
場合には半導体基板と、回路基板との熱膨張係数の差に
よるストレスにより半田バンプに応力が掛かり、長期間
使用すると半田バンプにクッラクが入ってしまうと言う
信頼性上の問題が有った。そこで幾つかの改善方法が前
述従来技術に示す様に提案されているが特別な工程を取
る必要が有り且つ細密ピッチ、寸法に加工し難いという
問題を有していた。
いては、従来構造の半田バンプを使用した半導体装置
を、回路基板上に前記半田バンプの溶融により実装した
場合には半導体基板と、回路基板との熱膨張係数の差に
よるストレスにより半田バンプに応力が掛かり、長期間
使用すると半田バンプにクッラクが入ってしまうと言う
信頼性上の問題が有った。そこで幾つかの改善方法が前
述従来技術に示す様に提案されているが特別な工程を取
る必要が有り且つ細密ピッチ、寸法に加工し難いという
問題を有していた。
【０００５】
【課題を解決するための手段】本発明は、金属メッキバ
ンプの上に半田バンプを形成し完全な二層構造とし、前
記金属メッキバンプはフォトリソ法を用い細密パターン
に対応可能とし且つ、実装時の信頼性を向上する為に前
記金属メッキバンプの垂直寸法に対して前記半田バンプ
の高さ寸法が０．０５倍から１０倍の範囲に有る構造と
し、金属メッキバンプ自身により実装時の熱圧着温度を
下げ、回路基板との熱膨張係数の差による応力、熱を吸
収できるようにしたものである。また、金属メッキバン
プに使用する金属はＡｕ、Ａｕ−Ｃｕ積層、Ａｕ−Ｃｕ
−半田（Ｓｎ／Ｐｂ）積層のいずれかを選択する事によ
り、より効果が高まるものである。上記手段により、回
路基板上に実装した場合の細密バンプパターンの加工が
可能で且つ、接触抵抗、導通を十分に確保しながら半導
体基板と回路基板との熱膨張係数の差によるストレスの
応力を金属メッキバンプ部分で緩和でき、実装時の信頼
性上の問題を無くし実用可能とするものである。
ンプの上に半田バンプを形成し完全な二層構造とし、前
記金属メッキバンプはフォトリソ法を用い細密パターン
に対応可能とし且つ、実装時の信頼性を向上する為に前
記金属メッキバンプの垂直寸法に対して前記半田バンプ
の高さ寸法が０．０５倍から１０倍の範囲に有る構造と
し、金属メッキバンプ自身により実装時の熱圧着温度を
下げ、回路基板との熱膨張係数の差による応力、熱を吸
収できるようにしたものである。また、金属メッキバン
プに使用する金属はＡｕ、Ａｕ−Ｃｕ積層、Ａｕ−Ｃｕ
−半田（Ｓｎ／Ｐｂ）積層のいずれかを選択する事によ
り、より効果が高まるものである。上記手段により、回
路基板上に実装した場合の細密バンプパターンの加工が
可能で且つ、接触抵抗、導通を十分に確保しながら半導
体基板と回路基板との熱膨張係数の差によるストレスの
応力を金属メッキバンプ部分で緩和でき、実装時の信頼
性上の問題を無くし実用可能とするものである。
【０００６】
【発明の実施の形態】以下、本発明の好適な実施例を図
面を用いて説明する。（第一実施形態）図２は、本発明
を適用して有効な半導体装置を回路基板にＴＡＢ実装し
た一例の断面図である。この実施例の金属メッキバンプ
は回路が形成された半導体基板１２の上に形成された
後、製品用回路を組むための回路基板１９の上に形成さ
れた金属配線１８にバンプ部１７を介して接続される。
図２では狭い範囲の図となっているが、回路基板１９に
は幾つかの半導体装置が実装され製品となるものであ
る。
面を用いて説明する。（第一実施形態）図２は、本発明
を適用して有効な半導体装置を回路基板にＴＡＢ実装し
た一例の断面図である。この実施例の金属メッキバンプ
は回路が形成された半導体基板１２の上に形成された
後、製品用回路を組むための回路基板１９の上に形成さ
れた金属配線１８にバンプ部１７を介して接続される。
図２では狭い範囲の図となっているが、回路基板１９に
は幾つかの半導体装置が実装され製品となるものであ
る。
【０００７】バンプ部１７の詳細断面を図３に示す。パ
ッドアルミ１４の上に密着金属膜１５ａを今回はスパッ
タ法によりＴｉＷを２０００オングストローム形成し該
密着金属膜１５ａ上にバリア金属膜１５ｂを同じくスパ
ッタ法にてＡｕを２０００オングストローム形成した後
該１５ｂ上に金属メッキバンプ１６をＡｕで１５マイク
ロメートル形成した。該金属メッキ膜上に半田をメッキ
法にて１マイクロメートルで形成し半田バンプ２０を形
成した。
ッドアルミ１４の上に密着金属膜１５ａを今回はスパッ
タ法によりＴｉＷを２０００オングストローム形成し該
密着金属膜１５ａ上にバリア金属膜１５ｂを同じくスパ
ッタ法にてＡｕを２０００オングストローム形成した後
該１５ｂ上に金属メッキバンプ１６をＡｕで１５マイク
ロメートル形成した。該金属メッキ膜上に半田をメッキ
法にて１マイクロメートルで形成し半田バンプ２０を形
成した。
【０００８】次に図４を参照しながら、上記実施例の半
導体装置の製造プロセスの一例について説明する。な
お、半導体基板上に回路を構成する工程は従来の半導体
装置のプロセスと同様であるので説明を省略し、パッシ
ベーション膜１３形成後のプロセスを説明する。図４
（０）に示すパッドアルミ１４が形成され、導通を確保
する開口部２１を酸化膜もしくは窒化膜もしくはその積
層膜によるパッシベーション膜１３に形成した基板に対
して（１）の工程は、スパッタ法によりパッシベーショ
ン膜１３の上にＴｉＷとＡｕからなる密着金属膜１５ａ
及びバリアー金属膜１５ｂを形成する。
導体装置の製造プロセスの一例について説明する。な
お、半導体基板上に回路を構成する工程は従来の半導体
装置のプロセスと同様であるので説明を省略し、パッシ
ベーション膜１３形成後のプロセスを説明する。図４
（０）に示すパッドアルミ１４が形成され、導通を確保
する開口部２１を酸化膜もしくは窒化膜もしくはその積
層膜によるパッシベーション膜１３に形成した基板に対
して（１）の工程は、スパッタ法によりパッシベーショ
ン膜１３の上にＴｉＷとＡｕからなる密着金属膜１５ａ
及びバリアー金属膜１５ｂを形成する。
【０００９】次に図４（２）に示すように、前記バリア
ー金属膜１５ｂの上にフォトレジスト膜２２を形成し、
所定の工程を経て、選択メッキを行うための開口部２３
を形成する。しかる後、図４（３−１）に示すように、
前記密着金属膜１５ａ及びバリアー金属膜１５ｂを導通
材として給電部２４により給電して金メッキバンプ１６
を形成する。この時のメッキ厚さは、所定のアスペクト
比になるように設定する。実装性を考慮し１〜３５マイ
クロメートルが最適である。更に望ましくは５〜２５マ
イクロメートルの範囲内で設定すると実装時のバンプの
高さが十分均一に得られる。続いて、上記金メッキバン
プ１６の上に二層目の半田層２０を、メッキ、又は半田
ペースト印刷により形成する。本第一実施形態では５マ
イクロメートルの厚みで形成した。半田メッキを行う場
合、前記フォトレジスト膜２２を形成したまま継続して
メッキを行い、図４（３−２）に示すフォトレジスト膜
２２を剥離し図４（４）に示すようにメッキで形成した
金メッキバンプ１６および半田層２０をマスクとしてバ
リアー金属層１５ｂで有るＡｕをヨウ化カリウムとヨウ
素の混合液でエッチングし、後密着金属膜１５ａで有る
ＴｉＷを過酸化水素水溶液でエッチングしてバンプを形
成する。ここで、必要に応じ、前記工程を通じて完成さ
せた基板にフラックス処理した後、ホットプレート上で
３００℃で数分加熱しウェトバックを行い、球形の半田
バンプ２５が図５に示すように形成される。
ー金属膜１５ｂの上にフォトレジスト膜２２を形成し、
所定の工程を経て、選択メッキを行うための開口部２３
を形成する。しかる後、図４（３−１）に示すように、
前記密着金属膜１５ａ及びバリアー金属膜１５ｂを導通
材として給電部２４により給電して金メッキバンプ１６
を形成する。この時のメッキ厚さは、所定のアスペクト
比になるように設定する。実装性を考慮し１〜３５マイ
クロメートルが最適である。更に望ましくは５〜２５マ
イクロメートルの範囲内で設定すると実装時のバンプの
高さが十分均一に得られる。続いて、上記金メッキバン
プ１６の上に二層目の半田層２０を、メッキ、又は半田
ペースト印刷により形成する。本第一実施形態では５マ
イクロメートルの厚みで形成した。半田メッキを行う場
合、前記フォトレジスト膜２２を形成したまま継続して
メッキを行い、図４（３−２）に示すフォトレジスト膜
２２を剥離し図４（４）に示すようにメッキで形成した
金メッキバンプ１６および半田層２０をマスクとしてバ
リアー金属層１５ｂで有るＡｕをヨウ化カリウムとヨウ
素の混合液でエッチングし、後密着金属膜１５ａで有る
ＴｉＷを過酸化水素水溶液でエッチングしてバンプを形
成する。ここで、必要に応じ、前記工程を通じて完成さ
せた基板にフラックス処理した後、ホットプレート上で
３００℃で数分加熱しウェトバックを行い、球形の半田
バンプ２５が図５に示すように形成される。
【００１０】上記プロセスに従うと信頼性に優れ、細密
加工が可能な金属メッキバンプ上に低温で実装可能な半
田バンプが形成される事により、実装時の低温化対応性
に優れ且つ、応力緩和構造をした金属メッキバンプを有
する半導体装置が得られ、良好な実装信頼性を有する。
尚、本実施形態の説明では半田バンプをフォトレジスト
を用いて形成したが、半田ペーストを例えばスクリーン
印刷法やフレキソ印刷法、タコ印刷法等の方法で形成し
ても良い。この時金属メッキバンプを形成するフォトレ
ジスト層を残したまま半田ペーストを形成した該フォト
レジストを剥離する事でバンプ周辺に余分な半田ペース
トが付着する事を防止できる。また、逆に金属メッキバ
ンプを密着金属層及びバリアー金属層をエッチングして
除去後、再度フォトレジストを用いて選択メッキを行う
開口部を形成して半田バンプをメッキ形成するか、半田
ペーストを用いて半田バンプを形成する。このプロセス
を採用する事で、前記金属メッキバンプ表面が適度に荒
れ半田バンプとの接合をより強化出来る。本第一の実施
形態で記述した例に本発明の効果が制限される物ではな
く本発明の構造を有する方法で形成すれは本発明の効果
が得られる事は言うまでも無い。
加工が可能な金属メッキバンプ上に低温で実装可能な半
田バンプが形成される事により、実装時の低温化対応性
に優れ且つ、応力緩和構造をした金属メッキバンプを有
する半導体装置が得られ、良好な実装信頼性を有する。
尚、本実施形態の説明では半田バンプをフォトレジスト
を用いて形成したが、半田ペーストを例えばスクリーン
印刷法やフレキソ印刷法、タコ印刷法等の方法で形成し
ても良い。この時金属メッキバンプを形成するフォトレ
ジスト層を残したまま半田ペーストを形成した該フォト
レジストを剥離する事でバンプ周辺に余分な半田ペース
トが付着する事を防止できる。また、逆に金属メッキバ
ンプを密着金属層及びバリアー金属層をエッチングして
除去後、再度フォトレジストを用いて選択メッキを行う
開口部を形成して半田バンプをメッキ形成するか、半田
ペーストを用いて半田バンプを形成する。このプロセス
を採用する事で、前記金属メッキバンプ表面が適度に荒
れ半田バンプとの接合をより強化出来る。本第一の実施
形態で記述した例に本発明の効果が制限される物ではな
く本発明の構造を有する方法で形成すれは本発明の効果
が得られる事は言うまでも無い。
【００１１】尚、本発明の第一の実施形態では金属メッ
キバンプとしてＡｕを例に挙げた。実装時の半田クワレ
等を考慮するとＡｕとＣｕの積層による２層膜およびＡ
ｕとＣｕとＳｎ、Ｐｂによる半田層による積層を３層膜
に形成するとより実装時のバンプ形状が安定する。前記
各金属メッキバンプは連続してメッキする事が可能で有
る。また、各膜厚設定は任意に出来る。前記半導体装置
をＴＡＢ実装し、ワイヤー部をプルテストしたが、バン
プ内でのせん断破壊であり良好な結果を得た。また、シ
ェアー強度を測定したが全てバンプ内のせん断破壊であ
り同じく良好な結果を得た。また、−３０℃及び８０℃
の温度サイクル及び動作確認でも問題は発生しなかっ
た。
キバンプとしてＡｕを例に挙げた。実装時の半田クワレ
等を考慮するとＡｕとＣｕの積層による２層膜およびＡ
ｕとＣｕとＳｎ、Ｐｂによる半田層による積層を３層膜
に形成するとより実装時のバンプ形状が安定する。前記
各金属メッキバンプは連続してメッキする事が可能で有
る。また、各膜厚設定は任意に出来る。前記半導体装置
をＴＡＢ実装し、ワイヤー部をプルテストしたが、バン
プ内でのせん断破壊であり良好な結果を得た。また、シ
ェアー強度を測定したが全てバンプ内のせん断破壊であ
り同じく良好な結果を得た。また、−３０℃及び８０℃
の温度サイクル及び動作確認でも問題は発生しなかっ
た。
【００１２】（第二実施形態）図６は、第一実施形態で
作成した半導体装置をＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａ
ｓｓ）で実装した例である。半導体基板１１と製品２６
に形成された配線回路２７を例えばポリスチレンにＣｕ
メッキした粒子を熱可塑性樹脂に混合させ熱圧着させた
異方性導電接着層２８を介してバンプ部１７で接続させ
た物である。第一実施形態と同様、温度サイクル試験で
異常は発生せず良好な結果を得る事が出来た。
作成した半導体装置をＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａ
ｓｓ）で実装した例である。半導体基板１１と製品２６
に形成された配線回路２７を例えばポリスチレンにＣｕ
メッキした粒子を熱可塑性樹脂に混合させ熱圧着させた
異方性導電接着層２８を介してバンプ部１７で接続させ
た物である。第一実施形態と同様、温度サイクル試験で
異常は発生せず良好な結果を得る事が出来た。
【００１３】（第三実施形態）図７は、第三実施形態に
係る半導体装置の断面を説明した物で有る。第一実施形
態とほぼ同様な工程で形成されるが、フォトレジストの
代わりに感光性ポリイミド２９を用い、第一実施形態と
同様に金属メッキバンプと半田バンプを形成した後、前
期感光性ポリイミド２９を実装時のストレス緩和層とし
て残す構造である。この様な構造とすることにより、よ
り大きな応力に耐えられるものとなる。本第三実施形態
で示したように良好な実装性を確保する為に前記感光性
ポリイミド層２９の厚みは金属メッキバンプ１６より低
くした。しかし、本発明の構造において、該金属メッキ
バンプ１６と半田バンプ３０の厚みの範囲内で有れば同
様の効果が得られる事より、前記感光性ポリイミド層２
９より金属メッキバンプ１６を低く形成し、後半田バン
プ３０を該ポリイミド層２９より高く形成しても構わな
い。前記感光性ポリイミド層２９の高さは任意に設定で
き本発明の制約とはならない。尚、本実施形態で示す構
造の半導体製造装置を第一実施形態と同様にウェットバ
ック処理する事で金属バンプ１６上の半田バンプ３０の
形状を本発明の範囲内の高さ比の中で種々構成する事が
出来る。
係る半導体装置の断面を説明した物で有る。第一実施形
態とほぼ同様な工程で形成されるが、フォトレジストの
代わりに感光性ポリイミド２９を用い、第一実施形態と
同様に金属メッキバンプと半田バンプを形成した後、前
期感光性ポリイミド２９を実装時のストレス緩和層とし
て残す構造である。この様な構造とすることにより、よ
り大きな応力に耐えられるものとなる。本第三実施形態
で示したように良好な実装性を確保する為に前記感光性
ポリイミド層２９の厚みは金属メッキバンプ１６より低
くした。しかし、本発明の構造において、該金属メッキ
バンプ１６と半田バンプ３０の厚みの範囲内で有れば同
様の効果が得られる事より、前記感光性ポリイミド層２
９より金属メッキバンプ１６を低く形成し、後半田バン
プ３０を該ポリイミド層２９より高く形成しても構わな
い。前記感光性ポリイミド層２９の高さは任意に設定で
き本発明の制約とはならない。尚、本実施形態で示す構
造の半導体製造装置を第一実施形態と同様にウェットバ
ック処理する事で金属バンプ１６上の半田バンプ３０の
形状を本発明の範囲内の高さ比の中で種々構成する事が
出来る。
【００１４】
【発明の効果】以上説明したように、本発明は半導体基
板上に回路を構成する素子が形成され、かつ回路の入出
力および電源電圧を供給するためのパッドを有する半導
体装置において、上記半導体基板のパッド電極上に金属
メッキバンプと半田バンプが二層に形成されてなること
により。金属メッキバンプの実装時加熱温度低減化及び
実装時の圧力条件緩和によるストレス緩和効果により、
対向して実装された回路基板とのストレス応力を逃がす
ものである。
板上に回路を構成する素子が形成され、かつ回路の入出
力および電源電圧を供給するためのパッドを有する半導
体装置において、上記半導体基板のパッド電極上に金属
メッキバンプと半田バンプが二層に形成されてなること
により。金属メッキバンプの実装時加熱温度低減化及び
実装時の圧力条件緩和によるストレス緩和効果により、
対向して実装された回路基板とのストレス応力を逃がす
ものである。
【００１５】また、金属メッキバンプの構造を柱状の金
属メッキバンプとすることにより、ストレスの応力によ
り台座自体が破壊するのを防ぐものである。
属メッキバンプとすることにより、ストレスの応力によ
り台座自体が破壊するのを防ぐものである。
【図１】 従来の半導体装置の一実施例を示す断面図。
【図２】 本発明の半導体装置の一実装の実施例例を示
す概略図。
す概略図。
【図３】 本発明を適用して好適な半導体装置の一実施
例を示す断面図。
例を示す断面図。
【図４】 本発明の実施例の半導体装置の製造プロセス
を工程順に示す断面図。
を工程順に示す断面図。
【図５】 本発明を適用して好適な半導体装置の他の実
施例を示す断面図。
施例を示す断面図。
【図６】 本発明を適用して好適な半導体装置のさらに
他の実装の実施例を示す断面図。
他の実装の実施例を示す断面図。
【図７】 本発明を適用して好適な半導体装置のさらに
他の実施例を示す断面図。
他の実施例を示す断面図。
１１ 回路が形成された半導体基板 １２ 半導体基板 １３ パッシベーション膜 １４ アルミパッド １５ａ 密着金属層 １５ｂ バリアー金属層 １６ 金属メッキバンプ １７ バンプ部 １８ 金属配線 １９ 製品を組む為の回路基板 ２０ 半田バンプ ２１ 開口部 ２２ フォトレジスト ２３ 選択メッキを行う開口部 ２４ 給電部 ２５ 球形の半田バンプ ２６ 製品 ２７ 配線回路 ２８ 異方性導電接着層 ２９ 感光性ポリイミド層 ３０ 半田バンプ
Claims (8)
- 【請求項１】半導体基板上に回路を構成する素子が形成
され、かつ回路の入出力および電源電圧を供給するため
のパッドを有する半導体装置において、上記半導体基板
のパッド電極部に金属メッキバンプと半田バンプが二層
に形成されていて、前記金属メッキバンプの垂直寸法に
たいして、前記半田メバンプの高さ寸法が０．０５倍か
ら１０倍の範囲に有ることを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、上
記金属メッキバンプは厚み１〜３５マイクロメートルの
金属で形成されてなることを特徴とする半導体装置。 - 【請求項３】請求項１に記載の半導体装置において、上
記金属メッキバンプ層はＡｕもしくはＡｕ−Ｃｕの２層
構造もしくはＡｕ−Ｃｕ−半田（Ｓｎ／Ｐｂ）の３層構
造のいずれかで形成されてなることを特徴とする半導体
装置。 - 【請求項４】請求項１に記載の半導体装置において、上
記金属メッキバンプは上記半導体基板上に形成された有
機樹脂層の開口部に、金属メッキにより形成され、前記
有機樹脂層を残す構造となっている事を特徴とする半導
体装置。 - 【請求項５】請求項１に記載の半導体装置において、上
記金属メッキバンプ下にＴｉ、ＴｉＷ、Ｔａ、Ｃｒ、Ａ
ｌのいずれかもしくは積層からなる密着金属層及びＮ
ｉ、Ｐｔ、Ｐｄ、Ｃｕ、Ｗ、Ｍｏのいずれかもしくは積
層からなるバリアー金属層の積層より形成されてなる事
を特徴とする半導体装置。 - 【請求項６】半導体基板上に回路を構成する素子が形成
され、かつ回路の入出力および電源電圧を供給するため
のパッドを有する半導体装置の、前記半導体基板のパッ
ド電極部に、金属メッキバンプと半田バンプが二層に形
成される製造方法において、上記パッシベーション膜の
上にフォトレジスト層を形成し、上記パッド位置に対応
して開口を形成する工程と、前記開口部にメッキ処理に
より金属メッキバンプを選択的に形成する工程と、前記
金属メッキバンプの上に、半田メッキ処理、又は半田ペ
ースト形成により半田バンプとなる半田層を選択的に形
成する工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項７】請求項６に記載の半導体装置において、上
記パッシベーション膜の上に第一フォトレジスト層を形
成し、該フォトレジスト層に上記パッド位置に対応して
開口を形成する工程と、上記パッド上の第一フォトレジ
スト層の開口部に、メッキ処理により第一金属メッキバ
ンプを選択的に形成する工程と、上記第一フォトレジス
ト層を除去した後、改めて第二フォトレジスト層を形成
し、前記第一金属メッキバンプ上に開口部を形成する工
程と、上記第一金属メッキバンプ上の第二フォトレジス
ト層開口部に、メッキ処理により第二金属メッキバンプ
を選択的に形成する工程と、上記第二金属メッキバンプ
の上に、メッキ処理、又は半田ペースト形成により半田
バンプとなる半田層を選択的に形成する工程を有する事
を特徴とする半導体装置の製造方法。 - 【請求項８】請求項６、７において前記半田バンプをウ
ェットバックにより半球もしくは球状にする工程を有す
る事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272110A JP2000100852A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272110A JP2000100852A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100852A true JP2000100852A (ja) | 2000-04-07 |
Family
ID=17509231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272110A Pending JP2000100852A (ja) | 1998-09-25 | 1998-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217388A (ja) * | 2004-01-30 | 2005-08-11 | Phoenix Precision Technology Corp | 半導体パッケージ基板のプリ半田構造及びその製法 |
| JP2005277409A (ja) * | 2004-03-22 | 2005-10-06 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| CN110459479A (zh) * | 2018-05-07 | 2019-11-15 | 北京北方华创微电子装备有限公司 | 阻挡层沉积方法、金凸块的底层金属薄膜及其制备方法 |
-
1998
- 1998-09-25 JP JP10272110A patent/JP2000100852A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217388A (ja) * | 2004-01-30 | 2005-08-11 | Phoenix Precision Technology Corp | 半導体パッケージ基板のプリ半田構造及びその製法 |
| JP2005277409A (ja) * | 2004-03-22 | 2005-10-06 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| CN110459479A (zh) * | 2018-05-07 | 2019-11-15 | 北京北方华创微电子装备有限公司 | 阻挡层沉积方法、金凸块的底层金属薄膜及其制备方法 |
| CN110459479B (zh) * | 2018-05-07 | 2021-07-13 | 北京北方华创微电子装备有限公司 | 阻挡层沉积方法、金凸块的底层金属薄膜及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100531393B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2825083B2 (ja) | 半導体素子の実装構造 | |
| JP2001338947A (ja) | フリップチップ型半導体装置及びその製造方法 | |
| JP3967263B2 (ja) | 半導体装置及び表示装置 | |
| JP3506393B2 (ja) | 液晶表示装置とその製造方法、プリンタとその製造方法 | |
| JP2000091371A (ja) | 半導体装置およびその製造方法 | |
| JP3116926B2 (ja) | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 | |
| US8062927B2 (en) | Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same | |
| JP2000100852A (ja) | 半導体装置およびその製造方法 | |
| JP2004014854A (ja) | 半導体装置 | |
| JPH04296723A (ja) | 半導体素子の製造方法 | |
| JPH11163019A (ja) | 半導体装置およびその製造方法 | |
| JPH118250A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2721580B2 (ja) | 半導体装置の製造方法 | |
| JP3710292B2 (ja) | フェイスダウン実装構造 | |
| JP5152157B2 (ja) | 半導体装置の製造方法 | |
| JP2003037210A (ja) | 半導体装置およびその製造方法 | |
| JPH08172273A (ja) | セラミック配線基板及びその実装構造体 | |
| JP2002064163A (ja) | 半導体チップ | |
| JP4444022B2 (ja) | 半導体装置の製造方法 | |
| JP2008171942A (ja) | 電子デバイス及びその製造方法 | |
| JPH04291993A (ja) | 薄膜ユニットの接合方法 | |
| JP2001185642A (ja) | 半導体実装用パッケージ基板 | |
| JPH11145188A (ja) | 半導体装置及びその製造方法 | |
| JP2918087B2 (ja) | 半導体チップ搭載用多層配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040318 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040524 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |