KR100531393B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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가지와라료오이찌
고이즈미마사히로
시노다마사요시
나리사와아끼히꼬
니시무라아사오
모리따도시아끼
다까하시가즈야
이또오가즈또시
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명의 과제는 100 ㎛ 피치 이하에서 50핀 이상의 전극을 갖는 LSI 칩을 유기 기판에 직접 탑재하는 반도체 장치에 있어서, 반도체 장치의 내땜납 리플로우성, 온도 사이클 신뢰성, 고온 고습 신뢰성이 우수한 실장 구조 및 제조 방법을 제공하는 것이다.
칩의 전극 Au 범프와 기판의 접속 단자의 최표면의 Au막을 Au/Au의 금속 접합으로 직접 플립 칩 접합하는 구조로 하고, Au 범프의 접합부의 신장이 2 ㎛ 이상이 되는 접합 구조로 하였다. 그 접합 구조를 얻는 방법으로서, 접합 양면을 스패터 클리닝한 후 10분 이내에 초음파 접합하는 프로세스로 하고, 접합 조건으로서, 기판측 : 상온, 칩측 : 상온 내지 150 ℃, 접합 하중 : 1/2 S × 100 ㎫ 내지 S × 180 ㎫(S : 범프/칩 사이의 접촉 면적), 하중 모드 : 접합 중에 증가, 초음파 시간 : 50 내지 500 ㎳를 선택하여 상기 구조를 실현할 수 있는 것을 발견하였다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 귀금속 범프를 거쳐서 페이스 다운으로 Si 칩을 배선 기판에 실장하는 반도체 장치와 실장 방법에 관한 것으로, 특히 실장시의 칩 손상을 저감할 수 있고, 접속부의 내열성이나 온도 사이클 수명이나 고온 고습 및 고온 유지 신뢰성을 크게 개선할 수 있는 칩/기판 사이의 접합 구조 및 접합 단자의 금속화 구성과 금속 접합 방법에 관한 것이다.
종래의 Au 범프를 이용한 반도체 칩의 플립 칩 실장법에는,
1) Au/Au의 직접 접합,
2) 절연 수지에 의한 칩 접착으로 Au/Au 접촉 접속,
3) 이방 도전성 수지에 의한 칩 접착으로 Au/Ag 입자/Au 접촉 접속,
4) Au/Sn의 용융 접합
등이 있다. 2), 3)의 수지 접착에 의한 접촉 접속 방식은 고습도 환경 하에 노출된 후의 각종 신뢰성 시험에서 열화가 현저하여 신뢰성이 떨어지고, 4)의 저융점 금속을 사용한 용융 접합 방식은 접합 경계면에 취약한 금속간 화합물을 형성하여 접합 후의 냉각 과정이나 온도 사이클 시험시에 크랙을 발생하기 쉬워 강도 신뢰성이 낮아지는 문제가 있다. 기존의 신뢰성이 가장 우수한 실장법은 Au/Au 직접 접합 방식이다.
Au/Au 접합 방식의 종래 기술로서, Au 범프를 형성한 표면파 장치를 배선 기판의 Au 패드에 페이스 다운으로 초음파를 가하여 금속 접합하여 탑재하는 방법이 일본 특허 공개 평10-107078호나 전자 통신 학회 기술 보고서(1995년 7월)에 선행 기술로서 개시되어 있다. 이들 선행 기술에서는 Au 범프/Au 패드 사이를 확실히 금속 접합시키기 위해, Au 패드의 막 두께를 0.5 ㎛ 이상으로 하고, 적절한 접합 조건으로서 접합 하중을 75 gf/범프 내지 300 gf/범프, 접합 온도를 150 내지 250 ℃, 초음파 인가 시간을 500 내지 800 ㎳로 하고 있다. 이 조건에서의 Au 범프 접합부의 전단 강도로서 40 gf/범프 내지 100 gf/범프를 얻을 수 있게 되어 있다. 표면파 장치의 유전체 기판은 복합 산화물계의 유전체 재료이므로 강도적으로 매우 강하고, 접합 하중 300 gf/범프까지는 접합에 의한 손상은 없게 되어 있다. 접합 조건의 하한치인 접합 하중 75 gf/범프, 접합 온도 150 ℃, 초음파 인가 시간 300 ㎳는 이 이상 낮추면 접합 강도의 저하와 함께 접합이 불안정해지고, 미접합품이나 미접합 범프가 발생하여 수율의 저하나 접속 신뢰성의 저하를 초래하여 제품의 조립이 곤란해지는 조건으로 되어 있다. 또한, 배선 기판은 세라믹 기판에 대해서만 서술되어 있다.
한편, Au 범프를 형성한 반도체 칩을 유기 재료를 포함하는 배선 기판 상에 페이스 다운으로 금속 접합에 의해 탑재하는 실장 방법이 일본 특허 공개 평10-275826호에 선행 기술로서 개시되어 있다. 선행 기술에서는 배선 기판 상의 경질 금속 : Ni(3 내지 5 ㎛)/Au(0.03 내지 0.05 ㎛)를 피복한 접합 패드부를 접합 전에 진공 속에서 이온 혹은 원자를 조사하여 청정화하고, 칩은 범프 형성 후 직후에 비 산화성 분위기 속에 보관하여 청정함을 유지한 것을 이용하여 서로 접합하게 되어 있다. 접합은 이들 배선 기판과 칩을 대기 속에서 가열과 압력을 가하여 소정 시간 유지하고, 경질 금속과 Au 범프 사이에 합금층을 형성하여 금속 접합을 행하게 되어 있다. 이 때의 적절한 접합 조건은 접합 온도가 칩측에서 150 내지 300 ℃이고 기판측에서 60 내지 120 ℃, 접합 하중 20 gf/범프 내지 30 gf/범프, 접합 시간 10 내지 150초로 되어 있다. 이온 혹은 원자를 조사하여 청정화한 후의 패드 표면에는 Au가 약간 잔류하고 있을 정도로 하고, 상기 조건으로 접합함으로써 경질 금속 Ni와 Au 범프 사이에 합금층을 형성시키고, 접합부를 파괴 시험한 경우에 Ni층의 일부가 도려내어져 범프 전극 선단부에 부착된 상태에서 파단하는 만큼 견고하게 접합할 수 있게 되어 있다. 초음파를 부여하면 접합 온도의 저온화나 접합 시간의 단시간을 도모할 수 있지만, 상세한 설명은 개시되어 있지 않다.
우리들은 마이크로 컴퓨터나 화상 처리 장치나 메모리 등의 최신 LSI 칩을 탑재한 고속 및 고기능의 멀티 칩 모듈을 개발하는 데 있어서, 종래의 Au/Au 접합 방식을 검토 평가하였다. 모듈 기판은 LSI 칩의 전극 피치에 맞추기 위해 최소 배선 피치를 90 내지 40 ㎛ 피치로 할 필요가 있었다. 일반적인 프린트 배선 기판은 Cu박을 부착하여 에칭하여 패터닝하는 방법으로 제조되지만, 미세 피치화의 점에서 100 ㎛ 피치 정도가 한계이다. 그 이상의 미세 피치에 대응 가능한 배선 기판은 코어 기판 상에 얇은 절연층을 형성한 후에 도금 수법으로 패턴을 형성해 가는 축차 적층 방식의 빌드 업 기판이 생산성과 신뢰성과 비용면에서 가장 유력하다. 그러나 이 빌드 업 기판은 축차 적층으로 형성하는 유기 절연층의 유리 전이 온도가 비교적 저온(100 내지 150 ℃)에서 탄성율이 낮은 것이나, 도금 프로세스가 무전해 도금에 한정되므로 두꺼운 도금막의 형성이 비용적으로 어려운 것, 형상 및 치수의 제약으로부터 미세 배선의 강성이 낮은 것으로 인해, 종래의 Au/Au 금속 접합에 의한 플립 칩 실장이 어려워지는 문제가 있다. 구체적 검토예를 이하에 나타낸다.
상기한 초음파 접합 기술에 의해, 상기 빌드 업 기판에 Au/Au 접합으로 최신 LSI 칩을 플립 칩 실장하였다. 그 결과, 접합 하중 75 gf/범프, 접합 온도 150 내지 250 ℃, 접합 시간 300 ㎳의 조건에서는 Au 범프를 형성한 칩의 Al 전극 하부 절연층에 미소 크랙이 생겨 버려, 칩 손상이 본 실장법의 큰 문제인 것이 판명되었다. 또한, 빌드 업 기판이 가열되었을 때에 미세 배선부에 가해지는 접합 하중과 초음파 진동에 의해 미세 배선이 크게 변형하고, 표면에 도금 형성된 Ni층에 크랙이 발생하여 배선 끊어짐이 발생하는 것이 판명되었다. 이들의 문제를 피하기 위해 접합 하중을 낮추면 충분한 접합을 얻을 수 없고, 50핀 이상의 LSI 칩에서는 접합 불량에 의거하는 초기의 도통 불량을 없앨 수 없어, 접합율 100 ％를 달성하는 것이 곤란한 것이 판명되었다. 또한, 접합 온도 150 ℃에 있어서는 유기 기판의 열팽창율 17 ppm과 LSI 칩의 열팽창율 3 ppm의 차에 의해, 10 ㎜각의 칩에서는 최대 약 20 ㎛의 초기 위치 어긋남이 발생하고, 초음파 접합시의 Au 범프의 변형 과정에서 그 위치 어긋남이 조장되어 인접한 단자와 단락하는 불량이 발생하기 쉬운 것이 판명되었다. 또한, 피치의 거친 패턴에 접합한 경우에는 위치 어긋남이나 단락 불량은 발생하지 않았지만, 접합 후의 냉각 과정에 있어서 칩/기판 사이에 큰 열왜곡이 발생하고, 칩 상의 Al막 두께가 얇고 기초가 약한 LSI에 있어서 칩 손상(기초 절연층의 크랙)이 발생하는 것이 판명되었다.
한편, 기판 표면을 청정화하여 열압착하는 종래의 상기 Au/Au 접합법으로 Ni(5 ㎛)/Au(0.05 ㎛) 사양의 빌드 업 기판에 최신 LSI 칩을 플립 칩 실장한 바, 칩 온도 150 ℃/기판 온도 60℃, 접합 시간 10 내지 150초, 접합 하중 20 내지 30 gf/범프의 조건에 있어서, 대기 중의 열압착 접합에서는 충분한 금속 접합이 달성되지 않았다. 접합 상태의 평가는 접합 샘플을 NaOH 수용액 속에서 Al 전극을 부식하여 칩을 제거하고, Au 범프의 기판측으로의 전사율을 조사하는 방법으로 행하여 금속 접합의 유무를 판단하였다. Au 범프 전사율 100 ％를 얻을 수 있는 접합 조건을 검토한 결과, 접합 온도로서 칩 온도 300 ℃/기판 온도 120 ℃, 접합 하중 20 내지 30 gf/범프, 접합 시간 150초 이상의 조건으로 전사율 100 ％를 확인하였다. 그러나, 상기 어떠한 조건에 있어서도 접합 시간이 10 내지 150초로 길기 때문에, 빌드 업 기판의 온도가 상승하여 차례로 적층한 절연층의 탄성율이 저하되는 것이 판명되고, 이 현상에 의해 기초에 코어 기판의 Cu 패턴 배선이 있는 영역의 미세 배선부와 없는 영역의 미세 배선부 변형의 크기에 차이가 생기는 것을 알 수 있었다. 이로 인해, Au 범프의 변형율에 변동이 생겨 변형율이 큰 범프는 충분한 금속 접합을 얻을 수 있지만, 변형율이 작은 Au 범프는 접합이 불충분해지는 것이 판명되었다. 이것은 유리 전이 온도나 탄성율이 높은 재료로 구성된 종래의 프린트 배선판에서는 발생하지 않은 문제이다. 접합 온도를 올리면 접합 레벨이 전체적으로 인상되므로, 변형율이 작은 Au 범프에 있어서도 금속 접합이 달성되지만, 기판의 열팽창에 수반하는 범프/미세 배선 사이의 위치 어긋남이 증대한 것 및 미세 배선부가 크게 변형하여 그에 수반하는 위치 어긋남이 가해지는 2개의 이유에 의해 100 ㎛ 미만의 미세 피치 LSI의 실장이 곤란하였다. 또한, 생산성의 점에서 접합 시간이 긴 것은 제조 비용의 상승을 초래하게 되는 문제도 있다.
또한, 종래의 Au/Au 접합법에 의해 각종 배선 기판에 LSI를 모의한 TEG 칩을 플립 칩 실장하고, 기판/칩 사이에 열팽창율 약 30 ppm의 무기 절연 필러 들이 수지를 충전한 실장 샘플을 제작하여 －55/150 ℃의 온도 사이클 시험을 행하여 평가한 바, Au 범프의 기판측으로의 전사율이 100 ％가 되는 조건의 샘플에서는 Au 범프의 변형이 커 칩/기판 사이의 간극이 작아지고, 칩의 Al 전극과 Au 범프 사이에서 크랙이 생겨 1000 사이클 레벨에서 단선이 생기는 것이 판명되었다. Au 범프의 변형을 억제한 조건의 샘플에서는 Au 범프의 전사율이 100 ％가 되지 않고, 초기에 도통이 확인된 것이라도 수백 사이클의 시험으로 Au 범프와 Au 접속 단자의 접합 경계면이 개구하여 단시간에 단선에 이르는 것이 판명되었다.
본 발명의 목적은 최소 배선 피치 100 ㎛ 이하의 미세 배선층을 갖고, 저유리 전이 온도의 표면 절연층을 갖는 유기 배선판에, 최소 전극 피치가 100 ㎛ 이하에서 50핀 이상의 전극 패드를 갖는 LSI 칩을 기판/칩 사이의 위치 어긋남을 생기지 않게 않고, 또한 칩 손상을 생기지 않게 하고, Au/Au의 금속 접합에 의해 모든 핀을 확실하게 플립 칩 접속하는 반도체의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 다수 핀 및 미세 피치의 LSI 칩을 높은 신뢰를 가진 또한 저임피던스 특성으로 미세 배선층을 갖는 유기 배선 기판에 탑재할 수 있고, 조립 수율이 높고 또한 생산성이 우수한 실장 구조 및 실장 프로세스를 제공하는 데 있다.
본 발명의 다른 목적은 미세 배선층과 저유리 전이 온도의 유기 절연층으로 이루어지는 빌드 업층을 표면층에 갖는 유기 배선 기판 상에 50핀 이상의 전극 패드를 갖는 다수 핀 LSI 칩을 플립 칩 접속에 의해 탑재한 반도체 장치이며, 플립 칩 접속부의 내열성, 전기적 특성, 고온 고습이나 온도 사이클 신뢰성이 우수한 반도체 장치를 제공하는 데 있다.
본 발명에 있어서, 상기 제1 목적을 달성하기 위해 LSI 칩의 전극 상에 다이 시트부의 직경 혹은 직사각형의 1변의 크기가 전극 사이즈의 60 내지 100 ％ 혹은 최소 전극 피치의 50 내지 90 ％의 크기로 높이가 5 내지 40 ㎛인 크기를 갖고, 그 상부에 다이 시트부 직경이 70 ％ 이하인 크기로 선단부가 더욱 작아지고, 바닥면으로부터 선단부까지의 전체 높이가 30 ㎛ 이상인 Au 범프를 형성한다. 한편, 미세 배선층을 갖는 유기 배선 기판측의 Cu 배선의 접속 단자의 가장 바깥쪽 표면에는 Au 도금막을 형성한다. 양자를 플립 칩 접합하기 전에, 대기압 또는 0.1 내지 수 Pa의 감압 Ar 분위기 하에서 Au 범프 표면을 막 두께 5 ㎚ 이상 Ar 이온 스패터링에 의해 물리적으로 에칭하고, 접속 단자측의 Au 도금 표면을 5 ㎚ 이상 또는 Au막 두께의 1/10 내지 1/2 정도 Ar 이온 스패터링에 의해 물리적으로 에칭한다. 양자 모두 감압 하에서 물리적 에칭한 경우에는 질소 가스 혹은 수분을 제거한 드라이 공기로 승압하여 각각을 대기 중으로 취출한다. 유기 배선 기판을 접합 장치의 스테이지에 탑재하여 LSI 칩을 초음파 접합 헤드의 접합 공구면으로 반전시켜 흡착하고, 양자의 위치 맞춤을 행하여 접합 헤드를 하강시켜 포개어지게 한다. 이 때 스테이지 혹은 접합 공구는 소정 온도로 보유 지지해 두고, 유기 배선 기판이나 LSI 칩의 온도를 위치 맞춤 공정에서 소정 온도로 도달시켜 둔다. 포개어지게 한 후, 칩 이면으로부터 압력과 초음파 진동을 가하여 Au 범프와 Au 도금막의 금속 접합을 행한다. 이 때의 접합 조건은 1 범프당 가하는 하중(P)을
[수학식 1]
1/2 S1(㎡) × 120 (㎫) ≤ P(N) ≤ S1(㎡) × 180(㎫)
(여기서 S1 : Au 범프/전극 사이의 접촉 면적)
의 범위로부터 선택한다. 이 조건보다 높은 하중에서는 Au 범프/칩 전극의 접촉부에서 Au 범프의 변형에 수반하는 칩 손상이 발생하기 때문이며, 낮은 하중에서는 접합 면적이 범프 사이즈에 비해 현저히 작아지고, 칩/기판 사이에 열왜곡이 발생한 경우에 범프 본체가 변형하지 않고 접합 경계면에 왜곡이 집중하여 단선하는 확률이 증가하기 때문이다.
그 밖의 접합 조건으로서는, 접합 분위기의 습도를 60 ％ 이하로 하고, 접합 온도를 기판을 탑재하는 스테이지측에서 실온 내지 60 ℃, 접합 헤드측에서 실온 내지 150 ℃의 범위로 하고, 접합 시간은 50 내지 500 ㎳의 범위로 하고, 진동 진폭은 칩의 진폭으로서 50 ㎑인 경우 0.3 내지 2.0 ㎛, 따라서 공구 진폭은 접합 공구/칩 사이의 진동 전달 효율이 1/2인 경우 0.6 내지 4.0 ㎛의 범위로 하고, 워크에 맞추어 적정 조건을 선택한다. 또한 하중을 가하는 방법은 초음파 인가 중에 저하중으로부터 고하중으로 상승하는 방식으로 하고, 표면 청정화로부터 접합까지의 접합 워크의 대기 중 노출 시간은 10분 이하로 한다. 이 접합 조건 범위로 함으로써, Au 범프의 변형을 선단부 부분 근방으로만 억제하게 하여 기판/칩 사이의 위치 어긋남을 생기게 하지 않고, 또한 칩에 손상을 가하지 않고 모든 핀의 Au/Au 금속 접합을 달성할 수 있는 것을 확인하였다. 그 검토 결과의 일예를 도12 및 도13에 나타낸다. 도12는, 유기 기판측과 칩측의 양면을 Au 두께 20 ㎚ 정도 Ar 스패터 클리닝하여 공구 진폭 3 ㎛에서 초음파 접합한 경우의 접합부 단면과 인장 파면의 주사형 전자 현미경상을 도시한다. 접합 하중을 작게 하여 기판측의 접합 면적을 칩측의 접합 면적에 비해 1/5 정도로 작게 해도, 인장 파단면에서 범프의 일부가 기판측에 부착되어 있는 것이 확인되어 금속 접합이 달성되어 있는 것을 알 수 있다. 여기서 말하는 금속 접합의 정의는 인장력에 의해 접합 경계면에서 파단한 경우에 Au/Au 접합부에서 국부적 신장을 수반하는 연성 파단을 이루는 접합이 달성되어 있는 것을 말하고, 범프측과 도금막측의 파단면에 Au 돌기가 관찰됨으로써 확인할 수 있다. 도13은 범프 사이즈 50 ㎛Φ에서 전극 피치 80 ㎛의 칩을 빌드 업 기판에 접합한 단면 사진을 도시한다. 기판측의 접합 온도를 실온으로 하고 있기 때문에 열변형이 없고, 저배율의 단면상으로부터 접속 단자의 대략 중앙에 Au 범프가 정밀도 좋게 접합되어 있는 모습을 알 수 있다. 또한 중고배율의 상으로부터 Au 범프의 조직이 기판측만 편평하게 찌부러져 금속적으로 접합되어 있는 상황을 알 수 있다. 따라서, 칩측에서의 Au 범프의 결정 조직은 거친 반면, 기판측에서의 Au 범프의 결정 조직은 미세하면서 단자면에 평행한 방향의 편평한 형상을 갖는다는 것을 알 수 있다. 이 조건의 접합 샘플로 칩 손상을 조사하였지만, 손상의 발생은 없었다. 이들의 검토 결과로부터, 최소 전극 피치가 100 ㎛ 이하에서 50핀 이상의 전극 패드를 갖는 LSI 칩이라도 기판/칩 사이의 위치 어긋남을 생기게 하지 않고, 또한 칩 손상을 생기게 하지 않고, Au/Au의 금속 접합에 의해 모든 핀을 확실하게 플립 칩 접속하는 반도체의 제조 방법을 제공할 수 있는 것이 확인되었다.
다음에, 제2 목적을 달성하기 위해, LSI 칩에 전술한 Au 범프를 형성하여 기판측에 전술한 Au 도금막을 형성한다. 접합 전의 스패터링에 의한 표면 청정화의 방법으로서, 진공 배기 공정과 Ar 가스 도입 공정을 부분적으로 동시에 행하는 공정으로 하고, 복수의 LSI 칩을 트레이에 얹어 일괄 스패터링을 행하는 공정과 복수의 기판을 일괄 스패터링하는 공정을 필요 개수에 맞추어 차례로 행하는 공정으로 하였다. 또한, 접합 온도를 기판을 탑재하는 스테이지측을 실온으로 하고, 칩을 흡착하는 접합 헤드측만 승온하여 초음파와 하중을 가하여 접합하는 방식을 선택하였다. 우선, 스패터 클리닝의 공정에서 진공 배기와 Ar 가스 도입을 일부 시간적으로 랩시킴으로써 Ar 가스압을 소정의 압력으로 제어하는 시간이 단축되어 방전 개시를 빠르게 할 수 있고, 칩을 트레이로 취급함으로써 다수 칩을 동시에 반송하여 클리닝할 수 있고, 기판을 칩과 나누어 클리닝하는 방식으로 함으로써, 각각의 클리닝 조건의 최적화와 각각의 필요 개수를 타이밍 좋게 클리닝할 수 있도록 함으로써, 워크의 클리닝에 필요로 하는 시간을 대폭으로 단축할 수 있다. 또한, 기판과 칩의 양 쪽의 접합 표면을 청정화하는 공정을 가한 초음파 접합으로 함으로써, Au/Au 접합성의 대폭적인 개선이 도모되고, 저하중 및 저온 및 단시간에서의 접합이 가능해지고, 승온 시간의 단축과 열적 요동이 없는 것으로부터 위치 맞춤 공정의 단축이 도모되어 플립 칩 접합 공정의 대폭적인 단축이 도모되어 생산성을 향상시킬 수 있다. 또한, 접합성의 향상에 의해 접합 불량이 격감하여 생산 수율의 향상도 도모할 수 있다.
다음에, 제3 목적을 달성하기 위해, 배선 기판 상에 형성한 유기 절연층 상의 Cu 미세 배선 패턴을 절연층 상으로부터 돌출하는 형상으로 형성하고, 그 Cu 배선 상의 가장 바깥쪽 표면에 Au막을 형성하고, LSI 칩 전극 상의 Au 범프와 Au 도금막이 인장력에 대해 Au 범프 접합부가 2 ㎛ 이상 신장하는 접합 레벨로 금속 접합하고, 칩/기판 사이의 간극에 저열팽창으로 미세한 무기 필러를 포함하는 수지를 충전하여 굳힌 구조로 하였다. 여기서, Au가 2 ㎛ 이상 신장하는 조건의 정의를 도9, 도10, 도11에 파단예와 함께 도시한다. 접합 레벨에 의해, 파단 위치는 범프/Au막의 접합 경계면 근방, 범프 내, 범프/Al 전극의 접합 경계면 근방으로 나누어지지만, 어떠한 케이스에 있어서도 Hb-H0를 Au의 신장으로 하고 있다. 우선, Au/Au의 금속 접합으로 접속하는 구조로 함으로써, 접속부의 내열성과 전기 특성의 대폭적인 향상을 도모할 수 있다. 다음에, Au/Au 접합 레벨이 접합 경계면에서 2 ㎛ 이상인 왜곡을 흡수할 수 있는 성능을 갖고 있는 것, 무기 필러 들이의 수지를 칩/기판 사이에 충전하여 접합부에 큰 왜곡이 가해지지 않도록 굳히고 있는 것, 기판의 배선층을 기판면보다 높게 하여 실질적인 칩/기판 간극을 넓게 하여 접합부에 가해지는 열왜곡을 작게 함으로써 온도 사이클 신뢰성을 대폭으로 개선하고, 흡습 등에 의한 칩/기판 간극의 확장을 연성이 있는 Au 접합부에서 흡수할 수 있으므로 고온 고습 신뢰성도 대폭으로 향상시킬 수 있는 것이다.
이하, 본 발명의 실시예를 도면을 이용하여 상세하게 설명한다.
도1은 본 발명에 의한 반도체 장치의 단면 구조의 일실시예를 나타낸다. 도면에 있어서, 배선 기판은 코어 기판(12)과 그 양측에 형성된 빌드 업층(17, 27)과 칩용 접속 단자(21)로 구성되어 있다. 코어 기판(12)은 유리 에폭시 절연판(8)과 접착한 Cu박을 에칭에 의해 패터닝한 거친 배선층(10, 11)과 뒷면과 앞면의 배선 사이를 접속하기 위한 관통 구멍(9)으로 구성되고, 빌드 업층(17)은 도포에 의해 형성된 얇은 절연층(13)과, 그 위에 도금법으로 형성된 미세 배선층(14)과, 거친 배선층과 미세 배선층을 접속하기 위한 비어 홀(15)로 구성되어 있다. 빌드 업층 중 얇은 절연층은 액형 수지를 150 내지 180 ℃의 온도에서 경화 베이크시킨 것으로, Tg 온도는 150 ℃ 이하로 탄성율도 낮은 값이다. 칩용 접속 단자(21)는 Cu 도금으로 형성된 미세 배선(18)과 그 위의 Ni 도금막(19), 또한 그 위의 Au 도금막(20)으로 구성되어 있다. Ni 도금은 P 들이의 무전해 도금으로 형성된 것으로 막 두께는 5 내지 10 ㎛, Au 도금은 치환형의 무전해 도금으로 형성된 것으로 막 두께는 0.03 내지 0.06 ㎛이다. 반도체 칩(6)은 반도체 기판(1)의 중앙에 형성된 회로 형성 영역(2)의 영역과 주변에 형성된 적층 절연막(3)의 영역을 갖고, 외부 접속용의 Al 전극 패드(4)와 그 이외의 영역을 씌우는 보호막(5)을 갖고 있다. 반도체 칩의 Al 전극 패드 상에는 초음파 열압착에 의한 볼 본딩법에 의해 Au 범프가 형성되어 있다. 칩의 전극 패드수는 256핀이고, 패드 피치는 80 ㎛, 패드 사이즈는 65 ㎛각이고, 패드 재질은 Al-Cu 또는 Al-Cu-Si이고, Al막 두께는 400 ㎚ 내지 1000 ㎚이다. Au 범프 치수는 압착 후의 범프 직경이 50 ㎛Φ, 다이 시트의 높이가 10 내지 25 ㎛, 헤드부의 직경이 30 내지 40 ㎛로 그 높이 35 내지 50 ㎛, 와이어의 돌기부까지 포함시킨 전체 높이가 50 내지 70 ㎛이다. 그리고, 플립 칩 접합 공정에서의 표면 청정화 처리는 칩측의 Au 범프면을 Ar 가스에 의해 Au막 두께가 10 내지 20 ㎚ 상당분 스패터 에칭하고, 기판측의 Au 패드면을 Au막 두께 5 내지 10 ㎚ 상당분 스패터 에칭하였다. 표면 청정화 처리 후에 대기 속으로 취출한 후 접합을 행하기까지의 시간을 10분 이내로 하고, 주위의 상대 습도가 60 ％ 이하인 분위기 하에서 접합을 행하였다. 접합 조건으로서, 접합 하중 모드는 초음파 인가 중에 하중을 증가시키는 변동 하중 방식으로 하고, 초기 하중 1 g/범프 내지 5 g/범프에서 최종 하중을 10 g/범프 내지 30 g/범프의 범위로 하고, 칩에 압박하는 공구 선단부의 진동 진폭을 1 내지 4 ㎛의 범위로 하고, 초음파 인가 시간을 100 ㎳ 내지 500 ㎳인 범위로 하여 그 중에서 가장 적절한 조건을 선택하였다. 구체적으로는, 초기 하중 5 g/범프(1.28 ㎏), 최종 하중 20 g/범프(5.12 ㎏), 진동 진폭 3 ㎛, 초음파 인가 시간 300 ㎳에서 접합을 행하였다. 접합 온도는 칩측의 공구 가열 온도를 150 ℃, 기판을 탑재하는 스테이지 온도를 실온 : 20 ℃로 하였다. 실제 접합부의 단면은 도B에 도시한 바와 같다. 빌드 업 기판의 Au막 두께가 매우 얇음에도 불구하고, Au/Au 접합 경계면에는 대부분 결함을 확인할 수 없어, 금속 접합이 달성되어 있다. 유기 기판의 외부 접속 단자(23)에는 납 프리의 땜납 범프(28)가 Ni 도금막을 거쳐서 형성되어 있다. 초기의 Au막은 땜납 속에 용해되어 경계면에는 잔존하고 있지 않다.
본 실시예에 따르면, 80 ㎛의 배선 피치로 형성된 저유리 전이 온도의 표면 절연층을 갖는 유기 배선 기판 상에, 미세한 Au 스터드 범프를 형성한 LSI 칩을 접속부의 위치 어긋남을 생기게 하지 않고, 또한 칩 손상, 즉 Al 전극 하의 절연 다층막의 크랙을 생기게 하지 않고, Au/Au의 금속 접합에 의해 256핀의 전체 수를 플립 칩 접속할 수 있으므로, 최선단부의 초고속 LSI 칩을 유기 기판에 탑재한 고신뢰의 멀티 칩 모듈을 제공할 수 있다. 이 때 LSI 칩에는 특수한 가공을 가할 필요가 없으므로, 모듈 제품의 저비용이 도모되어 단기간(2개월 정도)에 제조할 수 있는 유기 기판으로 모듈을 구성할 수 있으므로, 고객의 사양에 맞는 시스템을 조립한 모듈을 단기간에 개발할 수 있다는 효과도 있다. 또한, 칩을 0.1 ㎜ 정도까지 인접한 상태에서 기판으로의 탑재가 가능해져 고밀도 실장화가 도모되고, 모듈의 소형화가 가능해진다는 효과도 있다. 한편, 접합부의 구조로서 연성이 있는 Au/Au 금속 접합으로 접속되어 있는 것, 그 형상이 칩측에서 크고 기판측에서 작은 접합 형상인 것으로부터, 칩/기판 사이에 왜곡이 발생한 경우라도 칩측에 높은 응력이 발생하기 전에 기판측의 Au 범프부나 접합 경계면 근방의 소성 변형으로 왜곡을 흡수하므로, 모듈 조립 공정에서의 칩 손상이나 접합부의 단선 등 조립 불량의 발생이 없어, 수율이 높은 모듈 조립이 가능해져 제품 비용의 저감을 도모할 수 있다는 효과도 있다.
또한, Au막 두께가 0.03 내지 0.06 ㎛로, 매우 얇은 접속 단자에 플립 칩 실장할 수 있는 것으로부터, 기판의 외부 접속 단자측의 Au막 두께도 마찬가지로 얇게 할 수 있고, Sn을 많이 포함하는 땜납으로 땜납 범프를 형성해도 AuSn 금속간 화합물층을 형성하지 않고, 땜납 접속부의 고강도화가 도모되어 머더 보드와의 접속 신뢰성을 향상시킬 수 있다는 효과도 있다.
도2는 본 발명에 의한 반도체 장치 구조의 다른 일실시예를 도시한다. 도면에 있어서, 빌드 업 기판은 관통 구멍 배선(32)과 양면 배선(33, 34)을 갖는 코어 기판(35)의 양측에, 도포 형성에 의한 절연층(36, 37, 43, 44)과 도금 형성에 의한 미세 배선(38, 45)과 비어 홀 배선(40, 47, 48)과 가장 바깥쪽 표면의 Au막 두께가 0.05 ㎛인 도금 형성에 의한 접속 단자(39, 41, 46)로 이루어지는 빌드 업층(42, 49)이 형성된 구조이다. 빌드 업 기판의 한 쪽면에는 복수의 LSI 칩(51)이 Al 전극(52) 상에 볼 본딩법에 의해 형성된 Au 범프(55)를 거쳐서 기판의 접속 단자(41)에 Au/Au의 금속 접합으로 접속 탑재되어 있다. 범프 높이가 30 ㎛에서, 배선의 높이가 20 ㎛에서 조립되어 있다. 그 LSI 칩/기판 사이에는 칩측의 패시베이션막(53)과 기판의 절연층(37)의 양 쪽에 접착성이 좋은 무기 필러 들이의 언더필 수지(56)가 충전되어 있다. 또한, 수동 부품(57)은 납 프리 땜납(58)에 의해 접속 단자(39)에 접속 탑재되어 있다. 한편, 빌드 업 기판의 반대측에는 접속 단자(46)의 일부를 씌우도록 레지스트막(59)이 형성되고, 접속 단자에는 납 프리의 땜납 범프가 형성되어 있다. 도3은 도2의 반도체 장치의 조립 플로우의 일실시예를 나타낸다. LSI 칩은 Au 스터드 범프를 형성하여 스패터 클리닝하고, 빌드 업 기판은 스패터 클리닝한 것을 준비한 후, 기판 상에 소정 개수의 LSI 칩을 순서대로 초음파 플립 칩 접합한다. Au 범프의 스패터 두께는 10 ㎚ 이상으로 하고, 기판측의 스패터 두께는 Au막 두께의 1/10 이상 또는 10 ㎚ 이상으로 하고 있다. 접합 온도는 칩측에서 상온 내지 150 ℃, 기판측을 상온 내지 60 ℃로 하고 있다. LSI 칩 접합 후, 칩/기판 사이에 언더필 수지를 유입하여 120 ℃ 이하에서 임시 베이크를 행한다. 다음에 기판의 칩 탑재측의 수동 부품 접속 단자에 땜납 페이스트를 인쇄하고, 수동 부품을 공급하여 리플로우한다. 다음에 플럭스를 부분적으로 도포한 땜납 볼을 접속 단자에 공급하여 리플로우한다. 마지막으로 플럭스를 세정 후, LSI 칩 하의 언더필을 150 ℃의 베이크에 의해 완전 경화시켜 조립을 완료한다.
본 실시예에 따르면, LSI 칩/빌드 업 기판의 간극이 50 ㎛로 넓게 조립되어 있고, 게다가 그 간극에 수지가 충전되어 가열 베이크에 의해 경화되어 있으므로, 수지의 경화 수축과 베이크 온도 150 ℃로부터의 냉각에 의해 접합부에는 항상 압축력이 가해지게 되고, 온도 사이클 시험이나 고온 고습 시험에 있어서 접합부에 박리 방향의 큰 힘이 발생하지 않는 것, 또한 미소한 전단 방향의 왜곡은 부드러운 Au 범프의 소성 변형으로 흡수할 수 있으므로 접합부 주변에 높은 응력이 발생하지 않는 이유에 의해, LSI 칩의 접속 신뢰성이 매우 높은 반도체 장치를 제공할 수 있다. 또한, 기판의 접속 단자의 Au막 두께를 0.05 ㎛로 매우 얇은 막으로 구성하고 있으므로, 땜납 접속부의 신뢰성을 향상시킬 수 있다는 효과도 있다. 또한, LSI 칩의 미소 접속부가 저전기 저항의 Au에서 금속적으로 또한 최단 거리로 기판에 접속되어 있으므로, 접속부의 전기 저항이나 인덕턴스 성분이 매우 작아 전기 특성이 우수하고, 신호 전송 지연을 작게 할 수 있어 고속 시스템의 성능을 저하시키지 않는다는 효과도 있다. 또한, Au/Au 플립 칩 접합부의 내열성이 높기 때문에, 뒤에서 수동 부품이나 LSI 부품의 납땜 탑재를 용이하게 행할 수 있고, 초선단부의 LSI 칩과 땜납 접합 부품의 혼재가 가능해져, 시스템 구성의 선택 범위가 넓어져 설계가 용이해진다는 효과도 있다.
도4는, 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 나타낸다. 미세한 한 쪽면 배선 기판(65)의 미세 접속 단자(66)는 Cu 패턴에 Ni/Au 도금이 실시되어 있다. LSI 칩(60, 61)의 Al 전극 상에는 Au 스터드 범프가 형성되고, 기판(65)의 접속 단자와 Au/Au의 금속 접합에 의해 접속되어 있다. 기판과 LSI 칩 사이에는 무기 필러 들이의 저열팽창 수지가 충전되어, 가열에 의해 경화되어 있다. 기판(65)은 머더 보드(68)에 접착되어 고정되고, 기판과 머더 보드 사이는 Au선(70)의 와이어 본딩으로 결선되어 있다.
본 실시예에 따르면, 관통 구멍이 없는 한 쪽면 배선 기판이 모듈을 구성하고 있으므로, 얇은 Cu박을 붙인 기판의 에칭 프로세스로 제조할 수 있고, 기판 비용의 저감에 의해 모듈 비용을 저렴하게 할 수 있다는 효과가 있다. 또한, 머더 보드 탑재까지 포함하여 땜납 접합부가 없으므로, 후부착 부품의 납땜 탑재에 대한 제약이 없어 조립이 용이해지고, 온도 사이클 신뢰성이나 고온 고습 신뢰성을 높게 할 수 있다는 효과도 있다.
도5는 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 나타낸다. 도면에 있어서, 2층 배선 프린트 기판(93)의 한 쪽면의 일부에, 관통 구멍(85)을 갖는 한 쪽면 테이프 기판(95)이 접착제(86)에 의해 접착되고, 테이프 기판의 관통 구멍 전극(85)과 프린트 기판의 접속 단자(90)가 Au/Au의 고하중 조건의 가열 압착으로 접합되어 있다. 테이프 기판의 배선 접속 단자(84)와 LSI 칩(80)의 Al 전극(81)에 형성된 Au 도금 범프(82)는 초음파 열압착에 의해 Au/Au 접합되어 있다. 칩/테이프 기판 사이에는 수지(87)가 충전되어 경화되어 있다. 프린트 기판 이면의 외부 접속 단자(91)에는 땜납 범프가 형성되어 있다.
본 실시예에 따르면, LSI 칩 탑재부에만 미세 배선 영역을 형성하는 구조로 되어 있고, 다른 공정에서 제조한 미세 배선 테이프 기판을 압착하는 방법으로 모듈 기판을 제조할 수 있으므로, 기판 제조의 작업 처리량을 높게 할 수 있어, 저비용화가 가능해진다. 또한, LSI 칩이 칩 수축 등의 이유로 사양 변경이 된 경우에는 테이프 기판만의 최소한의 변경으로 기판을 재제작할 수 있어, 사양 변경의 개발 기간을 단축할 수 있다는 효과도 있다.
도6은 본 발명에 의한 LSI 칩과 유기 배선 기판의 접합 구조의 일실시예를 나타낸다. 도면에 있어서, LSI 칩(100)의 Al 전극(101) 상에는 볼 본딩법에 의해 Au 스터드 범프(103)가 형성되어 있다. 스터드 범프는 Au 볼이 캐필러리 공구의 선단면에서 찌부러뜨린 두께 20 ㎛의 토대부와 캐필러리의 홀에 압입하여 형성된 본체부와 Au 와이어가 인장 파단되어 형성된 첨탑형의 선단부로 구성되고, 선단부만을 찌부러뜨려 기판의 접속 단자에 Au/Au 접합한 형상으로 하고 있다. 칩측의 접합부 직경은 45 ㎛이고, 기판측의 접합부 직경은 30 ㎛이다. 유기 배선 기판은 코어 기판(115)의 양면에 얇은 절연층(107, 108)을 형성한 후, 그 위에 미세 배선층을 형성한 구조이다. 칩 접속 단자의 구조는 Cu 패턴 위에 Ni/Au 또는 Ni/Pd/Au 도금한 구조이고, Au 두께 또는 Pd ＋ Au 두께는 0.05 내지 0.1 ㎛이다.
본 실시예에 따르면, 칩측의 접합 면적에 비해 기판측의 접합 면적이 1/2 이하로 작고, 범프 높이가 초기의 스터드 범프 본체부의 높이를 유지하여 높기 때문에, 접합 후의 하중 개방시에 생기는 기판의 휨의 복귀가 발생한 경우라도 칩의 Al 전극 주변에 Au의 항복 강도 1/2 이상의 힘이 가해지는 일이 없으므로, 칩의 Al 전극 하의 절연 다층막을 응력적으로 파괴하는 일이 없다. 이로 인해, 기판의 평탄 정밀도가 낮아도 조립 수율이 높아진다는 효과가 있다. 이 응력의 문제는 접합 중에서도 마찬가지이고, 실시예의 범프 형상으로 제어함으로써, 접합시의 칩 손상을 저감할 수 있는 효과도 있다.
도7은, 본 발명에 의한 LSI 칩과 유기 배선 기판의 접합 구조의 다른 일실시 예를 나타낸다. 도면에 있어서, LSI 칩(120)의 Al 전극(121) 상에는 패시베이션막(122)에 일부 걸치도록 금속화막(123)이 형성되고, 그 위에 Au 범프가 도금법에 의해 형성되어 있다. Au 범프는 도금 공정 후에 열처리가 가해져 빅커스 경도(Hv)가 80 이하가 되도록 연질화 처리가 실시되어 있다. 유기 배선 기판의 칩 접속 단자(137)는 접속 단자 선단부의 치수가 범프 바닥면의 치수에 대해 작게 설계되어 있고, 접합 후의 단자측 접합 면적이 범프의 바닥면의 면적에 대해 1/2 이하가 되는 치수로 하고 있다. 구체적으로는, 범프 40 ㎛각 × 5 ㎛ 높이이고, 접속 단자의 토대부 30 ㎛폭, 선단부 20 ㎛폭, 높이 20 ㎛이다. 접속 단자의 구조는 Cu 패턴 위에 Ni-P/Au 또는 Ni-P/Pd/Au 도금한 구조이고, Au 두께 또는 Pd ＋ Au 두께는 0.05 내지 0.1 ㎛이다.
본 실시예에 따르면, Au 도금 범프를 형성한 LSI 칩을 유기 배선 기판에 Au/Au 금속 접합에 의해 탑재한 구조로 하고 있으므로, Al 전극이 외부로 노출된 바가 없고, 고온 고습 분위기의 부식 환경 하에 노출되더라도 영향을 받는 일이 없으므로, 매우 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 범프의 바닥면이 패시베이션막에 가해지는 만큼 크고, 범프 중앙에 접속 단자가 닿는 배치로 하고 있으므로, Al 전극 주변에서 응력 집중이 발생하는 일이 없고, 칩에 접합 손상을 가하는 일이 없어져 조립 수율을 향상시킬 수 있다는 효과도 있다. 가장 우려되는 것은 Au 범프가 변형되기 어려우므로, 기판의 높이 변동이나 도금 범프의 높이 변동을 흡수할 수 없어 미접합 단자가 발생하는 것이지만, Au 범프의 경도를 열처리로 낮추는 것 및 접속 단자 치수를 작게 하여 Au 도금 범프에 식입하기 쉬운 고안을 함으로써, Au 범프의 국소적 변형에 의해 높이 변동을 흡수하여 이 문제를 회피할 수 있다.
도8은 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한다. 도면에 있어서, LSI 칩(140)의 회로 형성면에는 두께는 2 내지 4 ㎛ 폴리이미드의 절연막(142)과 배리어막이 부착된 Cu 배선(143)으로 구성되는 재배선층이 형성되고, 그 위에는 가장 바깥쪽 표면을 Au막으로 한 전극 단자(144)가 형성되어 있다. 그 전극 단자에는 Au 스터드 범프(145)가 볼 본딩법에 의해 형성되어 있다. 유기 배선 기판은 배선 피치 200 ㎛의 프린트 회로 기판으로, 접속 단자에는 전기 Ni/Au 도금이 실시되어 있다. 기판 반대측의 외부 접속 단자에는 땜납 범프가 형성되어 있다. 또한, 칩/기판 사이에는 수지가 충전되어 단단하게 되어 있다.
본 실시예에 따르면, 미세 피치의 LSI 칩에 재배선에 의한 확대층을 형성한 칩을 이용하여, 유기 기판에 Au/Au 금속 접합으로 접속하고 있으므로, 유기 배선 기판에 일반적인 프린트 회로 기판을 사용할 수 있어 저비용화가 가능해진다. 또한, 폴리이미드의 쿠션을 거쳐서 칩에 접합시의 응력이 전달되는 구조이므로, 조립 공정에 있어서의 칩 손상의 발생이 전혀 없어지고, 위치 맞춤의 용이함과 아울러 수율의 대폭적인 향상이 가능해진다. 또한, 칩/기판 사이의 접속부의 내열성과 신뢰성이 높기 때문에, 모듈의 머더 보드로의 탑재 프로세스에 대한 제약이 대부분 없어, 취급이 용이하고 사용 편의성이 양호하다는 효과도 있다.
이상 상세하게 서술한 바와 같이, 본 발명에 따르면 최소 배선 피치 100 ㎛ 이하의 미세 배선층을 갖고, 저유리 전이 온도의 표면 절연층을 갖는 유기 배선판에, 최소 전극 피치가 100 ㎛ 이하에서 50핀 이상의 전극 패드를 갖는 LSI 칩을 기판/칩 사이의 위치 어긋남을 발생시키지 않고, 또한 칩 손상을 발생시키지 않고, Au/Au의 금속 접합에 의해 모든 핀을 확실하게 플립 칩 접속하는 반도체의 제조 방법을 제공할 수 있다.
또한, 다수 핀 및 미세 피치의 LSI 칩을 높은 신뢰를 갖고 또한 저임피던스 특성으로 미세 배선층을 갖는 유기 배선 기판에 탑재할 수 있어, 조립 수율이 높고 또한 생산성이 우수한 실장 구조 및 실장 프로세스를 제공할 수 있다.
또한, 미세 배선층과 저유리 전이 온도의 유기 절연층으로 이루어지는 빌드 업층을 표면층에 갖는 유기 배선 기판 상에 50핀 이상의 전극 패드를 갖는 다(多)핀 LSI 칩을 플립 칩 접속에 의해 탑재한 반도체 장치에 있어서, 플립 칩 접속부의 내열성, 전기적 특성, 고온 고습이나 온도 사이클 신뢰성이 우수한 반도체 장치를 제공할 수 있다.
도1은 본 발명에 의한 반도체 장치의 단면 구조의 일실시예를 도시한 도면.
도2는 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한 도면.
도3은 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한 도면.
도4는 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한 도면.
도5는 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한 도면.
도6은 본 발명에 의한 LSI 칩과 유기 배선 기판의 접합 구조의 일실시예를 도시한 도면.
도7은 본 발명에 의한 LSI 칩과 유기 배선 기판의 접합 구조의 다른 일실시예를 도시한 도면.
도8은 본 발명에 의한 반도체 장치의 단면 구조의 다른 일실시예를 도시한 도면.
도9는 접합부 인장 파단시의 Au 신장의 정의와 파단예를 도시한 도면.
도10은 접합부 인장 파단시의 Au 신장의 정의와 파단예를 도시한 도면.
도11은 접합부 인장 파단시의 Au 신장의 정의와 파단예를 도시한 도면.
도12는 Au 범프 접합부의 단면 형상과 파단 상황을 도시한 도면.
도13은 80 ㎛ 피치 LSI 칩과 빌드 업 기판의 접합 단면예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : Si 기판
2 : 회로 형성 영역
3 : 적층 절연막
4 : Al 전극 패드
5 : 보호막
6, 54 : 반도체 칩
7, 55, 82 : Au 범프
8 : 유리 에폭시 절연판
9, 85 : 관통 구멍
10, 11 : 배선층
12, 35, 115 : 코어 기판
13, 22, 36, 37, 43, 44, 107, 108, 126, 128 : 절연층
14 : 미세 배선층
15, 24 : 비어 홀
16, 25, 59, 92, 113, 135, 150 : 레지스트막
17, 27, 42, 49 : 빌드 업층
18, 38, 45 : 미세 배선
19, 26, 110, 131 : Ni 도금막
20, 111, 132 : Au 도금막
21, 39, 41, 46, 66, 90, 91, 133, 148 : 접속 단자
23, 67, 112, 134, 149 : 외부 접속 단자
28, 50, 94, 114, 136, 152 : 땜납 범프
31, 146 : 유기 절연 기판
32, 89, 147 : 관통 구멍 배선
33, 34, 105, 106, 127, 129 : 배선
40, 47, 48 : 비어 홀 배선
51, 60, 61, 80, 100, 120, 140 : LSI 칩
52, 62, 81, 101, 121, 141 : Al 전극
53, 63, 102, 122 : 패시베이션막
56 : 언더필 수지
57 : 수동 부품
58 : 땜납
64, 103, 145 : Au 스터드 범프
65 : 배선 기판
68 : 머더 보드
69 : WB 접속 단자
70 : Au선
83 : 절연 테이프
84 : 배선 접속 단자
86 : 접착제
87, 151 : 수지
88 : 유리 에폭시 기판
93 : 프린트 기판
95 : 테이프 기판
104, 125 : 유기 절연판
109, 130 : Cu 패턴
123 : 금속화막
124 : Au 도금 범프
142 : 절연막
143 : Cu 배선
144 : 전극 단자

Claims (14)

  1. 적어도 일부가 유기 재료로 구성된 다층 배선 기판과, 전자 회로가 형성된 반도체 칩과, 상기 반도체 칩과 상기 다층 배선 기판 사이를 매립하는 유기 수지를 갖는 반도체 장치에 있어서,
    상기 다층 배선 기판 상의 칩 접속용 단자 하의 적어도 일부의 구성 부재가 유기 재료로 구성되고, 칩 접속용 단자의 표면 금속이 Ni-P/Au 혹은 Ni-P/Pd/Au의 도금층으로 구성되고, 또한 Au나 Pd/Au의 귀금속부의 총 두께가 0.005 내지 0.3 ㎛이고, 반도체 칩의 전극 단자에 Au 범프가 형성되어 기판 상의 상기 Au 접속 단자와 칩의 상기 Au 범프가 금속 접합으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 다층 배선 기판이 한 쪽면 혹은 양면 배선 패턴을 갖는 프린트 배선 기판으로 구성된 코어 기판과, 상기 코어 기판 상에 액형 수지를 도포하여 경화시키거나 혹은 필름형의 수지를 접착하여 형성한 유기 절연층, 상기 유기 절연층 상에 코어 기판보다 미세한 Cu 배선이 형성된 미세 배선층 및 상층 미세 배선과 하층의 배선을 접속하는 비어 홀 접속부를 갖는 1층 이상의 빌드 업층으로 이루어지는 다층 배선 기판인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, Au 범프/Au 접속 단자가 Au의 연성 파단을 이루는 금속 접합에 의해 플립 칩 접속되고, 칩/기판 사이에 무기 절연 필러를 포함하는 수지가 충전되고, 기판의 외부 접속 단자가 땜납 범프로 구성된 구조로 이루어져 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 코어 기판 상의 상기 유기 절연층이 유기 수지로 구성되고, 미세 배선 Cu 패턴의 적어도 일부가 도금에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 코어 기판 상의 상기 유기 절연층과 상기 미세 배선층이 폴리이미드 테이프 기판을 접착하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 적어도 일부가 유기 재료로 구성된 다층 배선 기판과, 전자 회로가 형성된 반도체 칩과, 상기 반도체 칩과 상기 다층 배선 기판 사이를 매립하는 유기 수지를 갖는 반도체 장치에 있어서,
    상기 다층 배선 기판 상의 Au 접속 단자와 상기 반도체 칩 상의 Au 범프가 금속 접합되고, Au 범프의 결정 조직이 칩측에서 거칠고 기판측에서 미세하면서 단자면에 평행한 방향의 편평한 형상을 갖는 것을 특징으로 하는 반도체 장치.
  7. 관통 구멍과 양면 배선 패턴을 갖는 유기 배선 기판의 양면에, 유기 절연층과 Cu 도금 배선과 비어 홀로 구성되는 1 내지 4층의 빌드 업층이 형성되고, 반도체 칩과 접속하는 단자면에 Au 두께가 0.005 내지 0.3 ㎛인 무전해 Ni/Au 또는 무전해 Ni/Pd/Au 도금이 실시된 빌드 업 기판과,
    베어 칩의 접속 전극 혹은 칩 표면에 설치한 재배선층 상의 접속 전극에 Au 범프를 형성한 반도체 칩을 포함하고,
    Au 범프와 Au 도금면이 Au/Au의 금속 접합으로 플립 칩 접속되어 기판과 칩 사이의 간극이 무기 절연 필러를 포함하는 수지로 충전되고, 빌드 업 기판 이면의 외부 접속 단자 상에 땜납 범프가 리플로우에 의해 형성된 구조를 갖고 있는 것을 특징으로 하는 반도체 장치.
  8. 적어도 일부가 유기 재료로 구성된 다층 배선 기판과, 전자 회로가 형성된 반도체 칩과, 칩과 기판 사이를 매립하는 유기 수지를 갖는 반도체 장치에 있어서,
    상기 다층 배선 기판 상의 칩 접속 단자의 가장 바깥쪽 표면의 금속이 Au의 도금층으로 구성되고, 상기 반도체 칩의 전극 단자면 상에 귀금속 스터드 범프가 형성되고, 상기 칩 접속 단자 상의 Au 도금층과 상기 귀금속 범프가 금속 접합으로 접속되고, 칩 전극/범프 사이의 밀착 면적(Sc)과 범프/기판측 접속 단자 사이의 밀착 면적(Sk)의 비(Sk/Sc)가 1/2 이하인 것을 특징으로 하는 반도체 장치.
  9. 귀금속끼리의 고상 금속 접합에 의한 플립 칩 접속으로 반도체 칩이 배선 기판에 실장된 반도체 장치에 있어서,
    배선 기판 상의 반도체 칩 접속 단자의 표면 금속이 Ni/Au 혹은 Ni/Pd/Au의 도금층으로 구성되고, 또한 Au나 Pd/Au의 귀금속부의 총 두께가 0.005 내지 0.3 ㎛이고, 반도체 칩이 Si 기판 상의 전자 회로 형성 영역과 전극 패드 영역으로 구성되고, 그 표면에 유기 절연층을 협지하여 재배선층이 형성되고, 전극 패드와 전기적으로 결선된 재배선층의 접속 패드가 Cu/배리어 금속/Au의 다층 금속 구조로 구성되고, 그 접속 패드 상에 Au 범프가 형성되고, Au 범프와 Au 도금면이 Au/Au의 금속 접합으로 플립 칩 접속되고, 또한 기판과 칩 사이의 간극이 무기 절연 필러를 포함하는 수지로 충전되고, 배선 기판 이면의 외부 접속 단자 상에 땜납 범프가 리플로우에 의해 형성된 구조를 갖고 있는 것을 특징으로 하는 반도체 장치.
  10. 귀금속끼리의 고상 금속 접합에 의한 플립 칩 접속으로 반도체 칩이 배선 기판에 실장된 반도체 장치에 있어서,
    배선 기판 상의 칩 접속 단자의 표면 금속이 Ni/Au 혹은 Ni/Pd/Au의 도금층으로 구성되고 또한 Au나 Pd/Au의 귀금속부의 총 두께가 0.005 내지 0.3 ㎛이고, 반도체 칩이 Si 기판 상의 Cu 배선에 의한 전자 회로 형성 영역과 Cu 전극 패드 영역으로 구성되고, Cu 전극 패드의 가장 바깥쪽 표면에 배리어층을 거쳐서 Au 또는 Al 금속화 처리가 실시되고, 또한 그 위에 Au 스터드 범프 혹은 Au 도금 범프가 형성되고, Au 범프와 Au 도금면이 Au/Au의 금속 접합으로 플립 칩 접속되고, 또한 기판과 칩 사이의 간극이 무기 절연 필러를 포함하는 수지로 충전되어 배선 기판 이면의 외부 접속 단자 상에 땜납 범프가 형성된 구조를 갖고 있는 것을 특징으로 하는 반도체 장치.
  11. 배선 기판의 Au 도금 접속 단자와 칩 상에 형성된 Au 범프의 플립 칩 접속에 있어서, 배선 기판의 Au 접속 단자 표면을 Au막 두께의 1/10 이상 또는 10 ㎚ 이상으로 Au막 두께의 1/2 이하의 두께만큼 평행 평판 전극 사이에서 발생시킨 감압 하의 Ar 방전 가스에 의해 물리적으로 스패터 에칭하는 공정과, 칩 상의 Au 범프 표면을 수 내지 수십 ㎚의 두께만큼 기판측과 마찬가지로 스패터 에칭하는 공정과, 기판과 칩을 대면시켜 위치 맞춤하는 공정과, 칩측을 실온으로부터 150 ℃ 범위의 온도 : Tc, 기판측을 실온 내지 기판의 유리 전이 온도(Tg) 이하의 온도(Tb)로 가열하는 공정과, 초음파 가진 중에 칩에 가하는 하중을 증가시키는 과정을 포함하는 초음파 접합 방법으로 Au/Au의 금속 접합을 행하는 공정과, 기판과 칩 사이에 수지를 충전하는 공정과, 충전한 수지를 가열 경화시키는 공정과, 기판의 외부 접속 단자에 땜납 범프를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 칩과 배선 기판의 양자를 스패터 에칭한 후에 초음파에 의해 플립 칩 접합하기까지의 대기 개방 시간을 10분 이내로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 초음파 접합시의 기판 온도를 실온으로 하고, 칩 온도를 실온 내지 150 ℃로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 초음파 접합시의 기판 온도 및 칩 온도를 실온으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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