JP2000012724A - ベアチップ実装用回路基板 - Google Patents
ベアチップ実装用回路基板Info
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Abstract
(57)【要約】
【課題】リペア性，接続信頼性を向上させることのでき
るベアチップ実装用回路基板を提供する。 【解決手段】ベアチップをフリップチップ実装するため
の回路基板であって、少なくともベアチップを搭載する
位置に、回路６と絶縁された状態で回路６保護用の金属
箔１が配設されている。
るベアチップ実装用回路基板を提供する。 【解決手段】ベアチップをフリップチップ実装するため
の回路基板であって、少なくともベアチップを搭載する
位置に、回路６と絶縁された状態で回路６保護用の金属
箔１が配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ベアチップをフリ
ップチップ実装するのに適したベアチップ実装用回路基
板に関するものである。
ップチップ実装するのに適したベアチップ実装用回路基
板に関するものである。
【０００２】
【従来の技術】近年の電子機器の小型化，高性能化に伴
い、電子機器を構成する半導体装置およびこれを実装す
る多層プリント配線基板は、小型薄型化，高性能化，高
信頼性が要求されている。これらの要求を受けて、ピン
挿入型パッケージから表面実装型パッケージへと移行し
てきており、最近ではパッケージされていない裸の半導
体素子（ベアチップ）を直接プリント配線基板に実装す
るフリップチップ実装と呼ばれる実装方法が研究されて
いる。
い、電子機器を構成する半導体装置およびこれを実装す
る多層プリント配線基板は、小型薄型化，高性能化，高
信頼性が要求されている。これらの要求を受けて、ピン
挿入型パッケージから表面実装型パッケージへと移行し
てきており、最近ではパッケージされていない裸の半導
体素子（ベアチップ）を直接プリント配線基板に実装す
るフリップチップ実装と呼ばれる実装方法が研究されて
いる。
【０００３】一方、フリップチップ実装では、熱膨張係
数：３〜４ｐｐｍ／℃のシリコンチップを熱膨張係数：
１０〜２０ｐｐｍ／℃のプリント配線基板上に直接接着
剤を介して接着するため、両者の熱膨張の差により接続
部に応力が発生し、接続信頼性が低下するという問題が
生じている。すなわち、上記熱膨張の差により発生する
応力により、接着剤にクラックが生じて耐湿性が低下し
たり、接続部が破断したりする等の問題を引き起こして
いる。そこで、このような応力を緩和するために、接着
剤の諸物性を最適化して応力の拡散を図るようにした方
法等が実施されている。
数：３〜４ｐｐｍ／℃のシリコンチップを熱膨張係数：
１０〜２０ｐｐｍ／℃のプリント配線基板上に直接接着
剤を介して接着するため、両者の熱膨張の差により接続
部に応力が発生し、接続信頼性が低下するという問題が
生じている。すなわち、上記熱膨張の差により発生する
応力により、接着剤にクラックが生じて耐湿性が低下し
たり、接続部が破断したりする等の問題を引き起こして
いる。そこで、このような応力を緩和するために、接着
剤の諸物性を最適化して応力の拡散を図るようにした方
法等が実施されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような方法によっても接続信頼性は充分でなく、今後さ
らにシリコンチップが大きくなり、さらに高密度な接続
が要求されると、シリコンチップとプリント配線基板の
熱膨張率の違いにより発生する応力の問題は、より深刻
になる。
ような方法によっても接続信頼性は充分でなく、今後さ
らにシリコンチップが大きくなり、さらに高密度な接続
が要求されると、シリコンチップとプリント配線基板の
熱膨張率の違いにより発生する応力の問題は、より深刻
になる。
【０００５】また、一旦実装したシリコンチップ（シリ
コンチップとプリント配線基板を接合したのち、その間
に熱硬化型のアンダーフィル材を流し込み、封止したシ
リコンチップ）を取り外したのち、別の良品シリコンチ
ップを再度実装する工程（リペア）において、プリント
配線基板の層間接着力が低いと、回路が切れたり、層間
で剥離が発生したりする等の問題もあった。
コンチップとプリント配線基板を接合したのち、その間
に熱硬化型のアンダーフィル材を流し込み、封止したシ
リコンチップ）を取り外したのち、別の良品シリコンチ
ップを再度実装する工程（リペア）において、プリント
配線基板の層間接着力が低いと、回路が切れたり、層間
で剥離が発生したりする等の問題もあった。
【０００６】本発明は、このような事情に鑑みなされた
もので、リペア性，接続信頼性を向上させることのでき
るベアチップ実装用回路基板の提供をその目的とする。
もので、リペア性，接続信頼性を向上させることのでき
るベアチップ実装用回路基板の提供をその目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のベアチップ実装用回路基板は、ベアチップ
をフリップチップ実装するための回路基板であって、少
なくともベアチップを搭載する位置に、回路基板の回路
と絶縁された状態で回路保護用の金属箔が配設されてい
るという構成をとる。
め、本発明のベアチップ実装用回路基板は、ベアチップ
をフリップチップ実装するための回路基板であって、少
なくともベアチップを搭載する位置に、回路基板の回路
と絶縁された状態で回路保護用の金属箔が配設されてい
るという構成をとる。
【０００８】本発明者らは、回路基板と、これにフリッ
プチップ実装されたベアチップとのリペア性，接続信頼
性の向上を目的として鋭意検討し、その結果、少なくと
もベアチップを搭載する位置に、回路基板の回路と絶縁
された状態で回路保護用の金属箔が配設されていると、
この金属箔により回路基板の回路が保護され、一旦実装
したベアチップをリペアする際に、回路が切損，損傷等
したり、回路基板が多層の場合に層間剥離が発生したり
するおそれがないことを見出し、本発明に到達した。ま
た、後述するように、金属箔として低熱膨張性のもの
（シリコンチップと熱膨張係数が近いもの）を使用する
ことにより、ベアチップと回路基板の熱膨張率差を軽減
でき、半田接続部に発生する応力を最小限にすることが
でき、高信頼のフリップチップ実装が可能になることも
見出した。
プチップ実装されたベアチップとのリペア性，接続信頼
性の向上を目的として鋭意検討し、その結果、少なくと
もベアチップを搭載する位置に、回路基板の回路と絶縁
された状態で回路保護用の金属箔が配設されていると、
この金属箔により回路基板の回路が保護され、一旦実装
したベアチップをリペアする際に、回路が切損，損傷等
したり、回路基板が多層の場合に層間剥離が発生したり
するおそれがないことを見出し、本発明に到達した。ま
た、後述するように、金属箔として低熱膨張性のもの
（シリコンチップと熱膨張係数が近いもの）を使用する
ことにより、ベアチップと回路基板の熱膨張率差を軽減
でき、半田接続部に発生する応力を最小限にすることが
でき、高信頼のフリップチップ実装が可能になることも
見出した。
【０００９】本発明において、上記金属箔の所定位置に
孔が形成され、この孔の内周部が絶縁材料で被覆されて
いる場合には、上記金属箔の孔を、搭載するベアチップ
と上記金属箔の下側にある回路とを電気的に接続するた
めの空間として（実装時にベアチップに設けた電極部を
挿入するための空間として、もしくは、予め回路基板に
電極部を設けるための空間として）利用することができ
る。
孔が形成され、この孔の内周部が絶縁材料で被覆されて
いる場合には、上記金属箔の孔を、搭載するベアチップ
と上記金属箔の下側にある回路とを電気的に接続するた
めの空間として（実装時にベアチップに設けた電極部を
挿入するための空間として、もしくは、予め回路基板に
電極部を設けるための空間として）利用することができ
る。
【００１０】本発明において、上記金属箔の孔に、搭載
するベアチップと上記金属箔の下側にある回路とを電気
的に接続するための導電性材料が充填されている場合に
は、上記金属箔の孔を利用し、回路基板に導電性材料か
らなる電極部を設けることができる。
するベアチップと上記金属箔の下側にある回路とを電気
的に接続するための導電性材料が充填されている場合に
は、上記金属箔の孔を利用し、回路基板に導電性材料か
らなる電極部を設けることができる。
【００１１】本発明において、上記導電性材料が半田で
ある場合には、金属箔の孔に半田製電極部を設ける作業
が簡便になる。
ある場合には、金属箔の孔に半田製電極部を設ける作業
が簡便になる。
【００１２】本発明において、上記金属箔の熱膨脹係数
が、２０〜２５０℃のときに１０ｐｐｍ／℃以下である
場合には、この金属箔が低熱膨張性であり、ベアチップ
と回路基板の熱膨張率差を軽減でき、電気的接続部に発
生する応力を最小限にすることができ、高信頼のフリッ
プチップ実装が可能になる。
が、２０〜２５０℃のときに１０ｐｐｍ／℃以下である
場合には、この金属箔が低熱膨張性であり、ベアチップ
と回路基板の熱膨張率差を軽減でき、電気的接続部に発
生する応力を最小限にすることができ、高信頼のフリッ
プチップ実装が可能になる。
【００１３】本発明において、上記金属箔がＦｅ／Ｎｉ
系合金からなり、Ｎｉ含有量が３１〜５０重量％で、か
つ、厚みが１０〜１００μｍである場合には、上記金属
箔によりベアチップと回路基板の熱膨張率差を抑制する
ことができ、接続信頼性に優れている。
系合金からなり、Ｎｉ含有量が３１〜５０重量％で、か
つ、厚みが１０〜１００μｍである場合には、上記金属
箔によりベアチップと回路基板の熱膨張率差を抑制する
ことができ、接続信頼性に優れている。
【００１４】本発明において、上記金属箔の配設範囲
が、搭載するベアチップのパッド形成範囲以上の広さで
ある場合には、上記金属箔により、回路基板の回路を保
護する効果、およびベアチップと回路基板の熱膨張率差
を抑制する効果を確実に奏することができる。
が、搭載するベアチップのパッド形成範囲以上の広さで
ある場合には、上記金属箔により、回路基板の回路を保
護する効果、およびベアチップと回路基板の熱膨張率差
を抑制する効果を確実に奏することができる。
【００１５】つぎに、本発明を詳しく説明する。
【００１６】本発明に用いる回路基板としては、ガラス
エポキシ基板，その積層基板，ガラスエポキシ基板をコ
ア基板としたビルドアップ基板，ポリイミドフィルム上
に回路形成したフレキシブル回路基板やその積層基板等
が用いられる。
エポキシ基板，その積層基板，ガラスエポキシ基板をコ
ア基板としたビルドアップ基板，ポリイミドフィルム上
に回路形成したフレキシブル回路基板やその積層基板等
が用いられる。
【００１７】本発明に用いる絶縁層の構成材料として
は、エポキシ系樹脂に代表される熱硬化性樹脂や、ポリ
エーテルイミド，フェノキシ樹脂等の熱可塑性樹脂、ポ
リイミド系樹脂もしくはそれらの混合物が用いられる。
は、エポキシ系樹脂に代表される熱硬化性樹脂や、ポリ
エーテルイミド，フェノキシ樹脂等の熱可塑性樹脂、ポ
リイミド系樹脂もしくはそれらの混合物が用いられる。
【００１８】本発明に用いる金属箔の金属材料として
は、銅，アルミ，鉄，ニッケル，クロム等，およびそれ
らの合金が用いられる。特に、ベアチップ（シリコンチ
ップ）と回路基板の熱膨張率差を抑制するために、低熱
膨張率（２０〜２５０℃で１０ｐｐｍ／℃以下）を有す
るものが、好適に用いられる。このような低熱膨張性の
金属材料としては、Ｆｅ／Ｎｉ系合金がある。この合金
は主にＦｅとＮｉの成分比率により熱膨張率が異なる。
本発明においては、Ｎｉ含有量が３１〜５０重量％の範
囲内、好ましくは３１〜４５重量％の範囲内に設定され
る。この範囲以上もしくは以下に設定されると、熱膨張
率が大きなり、ベアチップと回路基板の熱膨張率差を抑
制することができなくなる。
は、銅，アルミ，鉄，ニッケル，クロム等，およびそれ
らの合金が用いられる。特に、ベアチップ（シリコンチ
ップ）と回路基板の熱膨張率差を抑制するために、低熱
膨張率（２０〜２５０℃で１０ｐｐｍ／℃以下）を有す
るものが、好適に用いられる。このような低熱膨張性の
金属材料としては、Ｆｅ／Ｎｉ系合金がある。この合金
は主にＦｅとＮｉの成分比率により熱膨張率が異なる。
本発明においては、Ｎｉ含有量が３１〜５０重量％の範
囲内、好ましくは３１〜４５重量％の範囲内に設定され
る。この範囲以上もしくは以下に設定されると、熱膨張
率が大きなり、ベアチップと回路基板の熱膨張率差を抑
制することができなくなる。
【００１９】また、低熱膨張金属箔の厚みは１０〜１０
０μｍの範囲内、好ましくは１０〜７０μｍの範囲内、
さらに好ましくは１０〜５０μｍの範囲内に設定され
る。この厚みより小さいと、ベアチップと回路基板の熱
膨張差を抑制することができない。また、この厚みより
厚いと、例えば２００μｍ以下の微細な孔を安定に形成
することができず、かえって信頼性を低下させることに
なる。
０μｍの範囲内、好ましくは１０〜７０μｍの範囲内、
さらに好ましくは１０〜５０μｍの範囲内に設定され
る。この厚みより小さいと、ベアチップと回路基板の熱
膨張差を抑制することができない。また、この厚みより
厚いと、例えば２００μｍ以下の微細な孔を安定に形成
することができず、かえって信頼性を低下させることに
なる。
【００２０】つぎに、本発明のベアチップ実装用回路基
板の作製手順を説明する。
板の作製手順を説明する。
【００２１】すなわち、まず、図１に示すように、搭載
するベアチップ（図示せず）のパッド配置に合わせて多
数の貫通孔１ａをあけた金属箔１を用意する。ついで、
図２に示すように、２枚の接着シート（本発明の絶縁層
に相当するもの）２を金属箔１の両側から重ねて加圧加
熱し、金属箔１の両面を接着シート２で被覆してなる基
材３を作製する（図３参照）。つぎに、図４に示すよう
に、上記各貫通孔１ａに対応する基材３の部分に、上記
各貫通孔１ａよりも小さい貫通孔４をあける。そのの
ち、図５に示すように、表面に回路６を形成した回路基
板５と基材３を位置合わせして重ね、加圧加熱接着する
ことを行う。これにより、図６に示すようなベアチップ
実装用回路基板を作製することができる。また、このベ
アチップ実装用回路基板には、図７に示すように、基材
３にあけた各貫通孔４に、搭載するベアチップとの電気
的接続のための導電性バンプ７を形成してもよい。
するベアチップ（図示せず）のパッド配置に合わせて多
数の貫通孔１ａをあけた金属箔１を用意する。ついで、
図２に示すように、２枚の接着シート（本発明の絶縁層
に相当するもの）２を金属箔１の両側から重ねて加圧加
熱し、金属箔１の両面を接着シート２で被覆してなる基
材３を作製する（図３参照）。つぎに、図４に示すよう
に、上記各貫通孔１ａに対応する基材３の部分に、上記
各貫通孔１ａよりも小さい貫通孔４をあける。そのの
ち、図５に示すように、表面に回路６を形成した回路基
板５と基材３を位置合わせして重ね、加圧加熱接着する
ことを行う。これにより、図６に示すようなベアチップ
実装用回路基板を作製することができる。また、このベ
アチップ実装用回路基板には、図７に示すように、基材
３にあけた各貫通孔４に、搭載するベアチップとの電気
的接続のための導電性バンプ７を形成してもよい。
【００２２】金属箔１もしくは基材３に貫通孔１ａ，４
を形成する方法としては、パンチング，ドリル，ウェッ
トエッチング，レーザー等種々の方法が用いられる。ま
た、導電性バンプを構成する導電性材料としては、導電
性Ａｇペーストや導電性Ｃｕペースト等が用いられ、こ
れを印刷して硬化することによりバンプ形成する方法が
挙げられる。また、上記導電性材料として、特に好適に
は、半田が用いられる。半田バンプの形成方法として
は、電解めっき法や半田ペーストの印刷後リフローして
バンプ形成する方法、もしくは電極にフラックスを塗布
したのち、半田ボールを置いてリフローしバンプ形成す
る方法等が考えられる。
を形成する方法としては、パンチング，ドリル，ウェッ
トエッチング，レーザー等種々の方法が用いられる。ま
た、導電性バンプを構成する導電性材料としては、導電
性Ａｇペーストや導電性Ｃｕペースト等が用いられ、こ
れを印刷して硬化することによりバンプ形成する方法が
挙げられる。また、上記導電性材料として、特に好適に
は、半田が用いられる。半田バンプの形成方法として
は、電解めっき法や半田ペーストの印刷後リフローして
バンプ形成する方法、もしくは電極にフラックスを塗布
したのち、半田ボールを置いてリフローしバンプ形成す
る方法等が考えられる。
【００２３】また、金属箔を設置する範囲は、搭載する
ベアチップのパッド形成範囲以上の広さとする。そし
て、マルチチップモジュール（ＭＣＭ）のように、複数
のベアチップ８を搭載するベアチップ実装用回路基板で
は、図８に示すように、個々のベアチップ８搭載位置に
対応させて別々の金属箔１を配置してもよいし、図９に
示すように、基板全面に配置してもよい。
ベアチップのパッド形成範囲以上の広さとする。そし
て、マルチチップモジュール（ＭＣＭ）のように、複数
のベアチップ８を搭載するベアチップ実装用回路基板で
は、図８に示すように、個々のベアチップ８搭載位置に
対応させて別々の金属箔１を配置してもよいし、図９に
示すように、基板全面に配置してもよい。
【００２４】なお、上記の作製方法において、回路基板
５に反りの問題が生じるようであれば、回路基板５の裏
面に、同様の金属箔１を配置してもよい。また、図６に
示す回路基板５の各貫通孔４に、ベアチップ側に形成し
た半田バンプを位置合わせして接合，搭載するようにし
てもよい。また、ここで示した手順は一例であり、これ
に限定されるものではない。
５に反りの問題が生じるようであれば、回路基板５の裏
面に、同様の金属箔１を配置してもよい。また、図６に
示す回路基板５の各貫通孔４に、ベアチップ側に形成し
た半田バンプを位置合わせして接合，搭載するようにし
てもよい。また、ここで示した手順は一例であり、これ
に限定されるものではない。
【００２５】
【発明の実施の形態】つぎに、本発明の実施の形態を図
面にもとづいて説明する。
面にもとづいて説明する。
【００２６】図１０は本発明のベアチップ実装用回路基
板の一実施の形態を示している。図において、５はガラ
スエポキシ基板であり、その片面に回路６が形成されて
いる。３はガラスエポキシ基板５の回路６形成面に接着
された基材であり、Ｆｅ／Ｎｉ合金箔１と、この合金箔
の両面を被覆する接着シート（絶縁層）２とからなる
（図３参照）。このような基材３の配設範囲は、搭載す
るベアチップ８（図８参照）のパッド形成範囲以上の広
さである。７は基材３に穿設された多数の貫通孔４（図
７参照）に設けられた半田製バンプである。
板の一実施の形態を示している。図において、５はガラ
スエポキシ基板であり、その片面に回路６が形成されて
いる。３はガラスエポキシ基板５の回路６形成面に接着
された基材であり、Ｆｅ／Ｎｉ合金箔１と、この合金箔
の両面を被覆する接着シート（絶縁層）２とからなる
（図３参照）。このような基材３の配設範囲は、搭載す
るベアチップ８（図８参照）のパッド形成範囲以上の広
さである。７は基材３に穿設された多数の貫通孔４（図
７参照）に設けられた半田製バンプである。
【００２７】上記ベアチップ実装用回路基板を、つぎの
ようにして作製することができる。すなわち、まず、Ｆ
ｅ／Ｎｉ合金箔１にドリルで多数の貫通孔１ａを穿設す
る（図１参照）。ついで、Ｆｅ／Ｎｉ合金箔１の両面に
ポリイミド系接着シート２を加熱加圧接着し、基材３を
得る（図３参照）。つぎに、この基材３の、上記各貫通
孔１ａと同じ位置に、上記貫通孔１ａより小径の貫通孔
４を再度パンチであける（図４参照）。つぎに、ガラス
エポキシ基板５の回路６形成面に基材３を位置合わせし
て加熱加圧接着する。つぎに、この基材３の各貫通孔４
内に半田ペーストを印刷し、所定温度で窒素雰囲気でリ
フローしたのち、フラックスを洗浄して半田バンプ７を
形成する。このようにして、図１０に示すベアチップ実
装用回路基板を作製することができる。
ようにして作製することができる。すなわち、まず、Ｆ
ｅ／Ｎｉ合金箔１にドリルで多数の貫通孔１ａを穿設す
る（図１参照）。ついで、Ｆｅ／Ｎｉ合金箔１の両面に
ポリイミド系接着シート２を加熱加圧接着し、基材３を
得る（図３参照）。つぎに、この基材３の、上記各貫通
孔１ａと同じ位置に、上記貫通孔１ａより小径の貫通孔
４を再度パンチであける（図４参照）。つぎに、ガラス
エポキシ基板５の回路６形成面に基材３を位置合わせし
て加熱加圧接着する。つぎに、この基材３の各貫通孔４
内に半田ペーストを印刷し、所定温度で窒素雰囲気でリ
フローしたのち、フラックスを洗浄して半田バンプ７を
形成する。このようにして、図１０に示すベアチップ実
装用回路基板を作製することができる。
【００２８】上記実施の形態では、Ｆｅ／Ｎｉ合金箔１
で回路６が保護されているため、一旦実装したベアチッ
プをリペアする際に、回路６が切れるおそれがない。ま
た、Ｆｅ／Ｎｉ合金箔１は低熱膨張性であり、ベアチッ
プ８とガラスエポキシ基板５との熱膨張差を軽減するこ
とができ、半田バンプ７に発生する応力を最小限にする
ことができる。
で回路６が保護されているため、一旦実装したベアチッ
プをリペアする際に、回路６が切れるおそれがない。ま
た、Ｆｅ／Ｎｉ合金箔１は低熱膨張性であり、ベアチッ
プ８とガラスエポキシ基板５との熱膨張差を軽減するこ
とができ、半田バンプ７に発生する応力を最小限にする
ことができる。
【００２９】つぎに、実施例を比較例と併せて説明す
る。
る。
【００３０】
【実施例１】厚み５０μｍ，２０ｍｍ角のＦｅ／Ｎｉ合
金箔１（Ｎｉ含有量：３６重量％，熱膨張率：１．５ｐ
ｐｍ／℃）に、ドリルで３００μｍの貫通孔１ａを５０
０μｍピッチであけた（図１参照）。つぎに、このＦｅ
／Ｎｉ合金箔１の両面にポリイミド系接着シート２（新
日鐡化学社製：ＳＰＢ−０３５Ａ）を加熱加圧接着（３
０ｋｇ／ｃｍ2 ，１８０℃で３０分）した（図３参照）
のち、上記各貫通孔１ａと同じ位置に２００μｍの貫通
孔４を再度パンチであけた（図４参照）。これを、回路
６形成したガラスエポキシ基板５（ＦＲ−４）の回路６
形成面に位置合わせして加熱加圧接着（４０ｋｇ／ｃｍ
2 ，２００℃で１時間）した（図６参照）。
金箔１（Ｎｉ含有量：３６重量％，熱膨張率：１．５ｐ
ｐｍ／℃）に、ドリルで３００μｍの貫通孔１ａを５０
０μｍピッチであけた（図１参照）。つぎに、このＦｅ
／Ｎｉ合金箔１の両面にポリイミド系接着シート２（新
日鐡化学社製：ＳＰＢ−０３５Ａ）を加熱加圧接着（３
０ｋｇ／ｃｍ2 ，１８０℃で３０分）した（図３参照）
のち、上記各貫通孔１ａと同じ位置に２００μｍの貫通
孔４を再度パンチであけた（図４参照）。これを、回路
６形成したガラスエポキシ基板５（ＦＲ−４）の回路６
形成面に位置合わせして加熱加圧接着（４０ｋｇ／ｃｍ
2 ，２００℃で１時間）した（図６参照）。
【００３１】
【実施例２】実施例１と同様にして作製したサンプル品
において、ベアチップとの接続のため、２００μｍの貫
通孔４内に半田ペースト（日本スペリア社製：Ｓｎ８Ｒ
Ａ−３ＡＭＱ、融点２６０℃）を印刷し、２３０℃の窒
素雰囲気でリフローしたのち、フラックスを洗浄して半
田バンプ７を形成した（図７および図１０参照）。
において、ベアチップとの接続のため、２００μｍの貫
通孔４内に半田ペースト（日本スペリア社製：Ｓｎ８Ｒ
Ａ−３ＡＭＱ、融点２６０℃）を印刷し、２３０℃の窒
素雰囲気でリフローしたのち、フラックスを洗浄して半
田バンプ７を形成した（図７および図１０参照）。
【００３２】
【実施例３】実施例１の合金箔１の代わりに、厚み１０
０μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：
３６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
０μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：
３６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
【００３３】
【実施例４】実施例１の合金箔１の代わりに、厚み１０
μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：３
６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：３
６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
【００３４】
【実施例５】実施例１のガラスエポキシ基板５の代わり
に、ポリイミドフレキシブル基板を用い、さらに回路６
形成面と反対面にも、厚み５０μｍ，２０ｍｍ角のＦｅ
／Ｎｉ合金箔（Ｎｉ含有量：３６重量％，熱膨張率：
１．５ｐｐｍ／℃）を同時に貼り合わせた。
に、ポリイミドフレキシブル基板を用い、さらに回路６
形成面と反対面にも、厚み５０μｍ，２０ｍｍ角のＦｅ
／Ｎｉ合金箔（Ｎｉ含有量：３６重量％，熱膨張率：
１．５ｐｐｍ／℃）を同時に貼り合わせた。
【００３５】
【比較例１】実施例１において、合金箔１を用いず、２
００μｍの貫通孔４をパンチであけたポリイミド系接着
シート２（新日鐡化学社製：ＳＰＢ−０３５Ａ）を、回
路６形成したガラスエポキシ基板５（ＦＲ−４）の回路
６形成面に位置合わせして加熱加圧接着（４０ｋｇ／ｃ
ｍ2 ，２００℃で１時間）した。
００μｍの貫通孔４をパンチであけたポリイミド系接着
シート２（新日鐡化学社製：ＳＰＢ−０３５Ａ）を、回
路６形成したガラスエポキシ基板５（ＦＲ−４）の回路
６形成面に位置合わせして加熱加圧接着（４０ｋｇ／ｃ
ｍ2 ，２００℃で１時間）した。
【００３６】
【比較例２】実施例１の合金箔１の代わりに、厚み５μ
ｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：３６
重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
ｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：３６
重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
【００３７】
【比較例３】実施例１の合金箔１の代わりに、厚み２０
０μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：
３６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
０μｍ，２０ｍｍ角のＦｅ／Ｎｉ合金箔（Ｎｉ含有量：
３６重量％，熱膨張率：１．５ｐｐｍ／℃）を用いた。
【００３８】
【比較例４】厚み５０μｍ，８ｍｍ角（ガラスエポキシ
基板５の回路６を構成する回路導体の先端部の内側に納
まる大きさ）のＦｅ／Ｎｉ合金箔１（Ｎｉ含有量：３６
重量％，熱膨張率：１．５ｐｐｍ／℃）の両面にポリイ
ミド系接着シート２（新日鐡化学社製：ＳＰＢ−０３５
Ａ）を加熱加圧接着（３０ｋｇ／ｃｍ2 ，１８０℃で３
０分）したのち、２００μｍの貫通孔（図示せず）をパ
ンチであけた。これを、回路６形成したガラスエポキシ
基板５（ＦＲ−４）の回路６形成面に位置合わせして加
熱加圧接着（４０ｋｇ／ｃｍ2 ，２００℃で１時間）し
た。そののち、２００μｍの貫通孔内に半田ペースト
（日本スペリア社製：Ｓｎ８ＲＡ−３ＡＭＱ、融点２６
０℃）を印刷し、２３０℃の窒素雰囲気下でリフローし
たのち、フラックスを洗浄して半田バンプ７を形成した
（図１１参照）。
基板５の回路６を構成する回路導体の先端部の内側に納
まる大きさ）のＦｅ／Ｎｉ合金箔１（Ｎｉ含有量：３６
重量％，熱膨張率：１．５ｐｐｍ／℃）の両面にポリイ
ミド系接着シート２（新日鐡化学社製：ＳＰＢ−０３５
Ａ）を加熱加圧接着（３０ｋｇ／ｃｍ2 ，１８０℃で３
０分）したのち、２００μｍの貫通孔（図示せず）をパ
ンチであけた。これを、回路６形成したガラスエポキシ
基板５（ＦＲ−４）の回路６形成面に位置合わせして加
熱加圧接着（４０ｋｇ／ｃｍ2 ，２００℃で１時間）し
た。そののち、２００μｍの貫通孔内に半田ペースト
（日本スペリア社製：Ｓｎ８ＲＡ−３ＡＭＱ、融点２６
０℃）を印刷し、２３０℃の窒素雰囲気下でリフローし
たのち、フラックスを洗浄して半田バンプ７を形成した
（図１１参照）。
【００３９】実施例１，３〜５、比較例１〜４で作製し
た回路基板に、直径１００μｍ，５００μｍピッチで半
田バンプを形成した１０ｍｍ角のシリコンチップを、エ
ポキシ系アンダーフィル材（日本ロックタイト社製３５
６１）を用いてフリップチップ実装した。また、実施例
２においては、Ａｕのスタッドバンプ形成した１０ｍｍ
角のシリコンチップを、同様にエポキシ系アンダーフィ
ル材（日本ロックタイト社製３５６１）を用いてフリッ
プチップ実装した。
た回路基板に、直径１００μｍ，５００μｍピッチで半
田バンプを形成した１０ｍｍ角のシリコンチップを、エ
ポキシ系アンダーフィル材（日本ロックタイト社製３５
６１）を用いてフリップチップ実装した。また、実施例
２においては、Ａｕのスタッドバンプ形成した１０ｍｍ
角のシリコンチップを、同様にエポキシ系アンダーフィ
ル材（日本ロックタイト社製３５６１）を用いてフリッ
プチップ実装した。
【００４０】これら実施例１〜５品、比較例１〜４品の
うち、合金箔１をベアチップ直下に設けなかった比較例
１品は、リペアの際に回路基板の回路を切損，損傷等す
るおそれがある。これに対し、それ以外のもの（合金箔
１をベアチップ直下に設けたもの）では、リペア作業性
が優れていることが明白である。
うち、合金箔１をベアチップ直下に設けなかった比較例
１品は、リペアの際に回路基板の回路を切損，損傷等す
るおそれがある。これに対し、それ以外のもの（合金箔
１をベアチップ直下に設けたもの）では、リペア作業性
が優れていることが明白である。
【００４１】さらに、ベアチップをフリップチップ実装
した実施例１〜５品、比較例１〜４品について、温度衝
撃試験（−６５〜１２５℃、各１０分）を行い、回路基
板とベアチップの導通を調べた。その結果を、下記の表
１に示す。
した実施例１〜５品、比較例１〜４品について、温度衝
撃試験（−６５〜１２５℃、各１０分）を行い、回路基
板とベアチップの導通を調べた。その結果を、下記の表
１に示す。
【００４２】
【表１】
【００４３】上記の表１に示すように、実施例１〜５品
では、初期導通，５００回後導通および１０００回後導
通において、全ピン導通であった。これに対し、比較例
１，２，４品では、５００回後導通および１０００回後
導通において、また、比較例３品では、初期導通，５０
０回後導通および１０００回後導通において、それぞれ
導通不良が発生している。したがって、実施例１〜５品
の方が比較例１〜４品よりも導通信頼性に優れているこ
とが判る。
では、初期導通，５００回後導通および１０００回後導
通において、全ピン導通であった。これに対し、比較例
１，２，４品では、５００回後導通および１０００回後
導通において、また、比較例３品では、初期導通，５０
０回後導通および１０００回後導通において、それぞれ
導通不良が発生している。したがって、実施例１〜５品
の方が比較例１〜４品よりも導通信頼性に優れているこ
とが判る。
【００４４】
【発明の効果】以上のように、本発明のベアチップ実装
用回路基板によれば、少なくともベアチップを搭載する
位置に、絶縁層を介して回路保護用の金属箔が配設され
ているため、この金属箔により回路基板の回路が保護さ
れ、リペア作業による回路損傷の心配がなく、しかも、
ベアチップを直接回路基板上にフリップチップ実装した
際の信頼性は大幅に改善される。
用回路基板によれば、少なくともベアチップを搭載する
位置に、絶縁層を介して回路保護用の金属箔が配設され
ているため、この金属箔により回路基板の回路が保護さ
れ、リペア作業による回路損傷の心配がなく、しかも、
ベアチップを直接回路基板上にフリップチップ実装した
際の信頼性は大幅に改善される。
【００４５】本発明において、上記金属箔の所定位置に
孔が形成され、この孔の内周部が絶縁材料で被覆されて
いる場合には、上記金属箔の孔を、搭載するベアチップ
と上記金属箔の下側にある回路とを電気的に接続するた
めの空間として（実装時にベアチップに設けた電極部を
挿入するための空間として、もしくは、予め回路基板に
電極部を設けるための空間として）利用することができ
る。
孔が形成され、この孔の内周部が絶縁材料で被覆されて
いる場合には、上記金属箔の孔を、搭載するベアチップ
と上記金属箔の下側にある回路とを電気的に接続するた
めの空間として（実装時にベアチップに設けた電極部を
挿入するための空間として、もしくは、予め回路基板に
電極部を設けるための空間として）利用することができ
る。
【００４６】本発明において、上記金属箔の孔に、搭載
するベアチップと上記金属箔の下側にある回路とを電気
的に接続するための導電性材料が充填されている場合に
は、上記金属箔の孔を利用し、回路基板に導電性材料か
らなる電極部を設けることができる。
するベアチップと上記金属箔の下側にある回路とを電気
的に接続するための導電性材料が充填されている場合に
は、上記金属箔の孔を利用し、回路基板に導電性材料か
らなる電極部を設けることができる。
【００４７】本発明において、上記導電性材料が半田で
ある場合には、金属箔の孔に半田製電極部を設ける作業
が簡便になる。
ある場合には、金属箔の孔に半田製電極部を設ける作業
が簡便になる。
【００４８】本発明において、上記金属箔の熱膨脹係数
が、２０〜２５０℃のときに１０ｐｐｍ／℃以下である
場合には、この金属箔が低熱膨張性であり、ベアチップ
と回路基板の熱膨張率差を軽減でき、電気的接続部に発
生する応力を最小限にすることができ、高信頼のフリッ
プチップ実装が可能になる。
が、２０〜２５０℃のときに１０ｐｐｍ／℃以下である
場合には、この金属箔が低熱膨張性であり、ベアチップ
と回路基板の熱膨張率差を軽減でき、電気的接続部に発
生する応力を最小限にすることができ、高信頼のフリッ
プチップ実装が可能になる。
【００４９】本発明において、上記金属箔がＦｅ／Ｎｉ
系合金からなり、Ｎｉ含有量が３１〜５０重量％で、か
つ、厚みが１０〜１００μｍである場合には、上記金属
箔によりベアチップと回路基板の熱膨張率差を抑制する
ことができ、接続信頼性に優れている。
系合金からなり、Ｎｉ含有量が３１〜５０重量％で、か
つ、厚みが１０〜１００μｍである場合には、上記金属
箔によりベアチップと回路基板の熱膨張率差を抑制する
ことができ、接続信頼性に優れている。
【００５０】本発明において、上記金属箔の配設範囲
が、搭載するベアチップのパッド形成範囲以上の広さで
ある場合には、上記金属箔により、回路基板の回路を保
護する効果、およびベアチップと回路基板の熱膨張率差
を抑制する効果を確実に奏することができる。
が、搭載するベアチップのパッド形成範囲以上の広さで
ある場合には、上記金属箔により、回路基板の回路を保
護する効果、およびベアチップと回路基板の熱膨張率差
を抑制する効果を確実に奏することができる。
【図１】本発明のベアチップ実装用回路基板の製法を示
す説明図である。
す説明図である。
【図２】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図３】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図４】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図５】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図６】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図７】上記ベアチップ実装用回路基板の製法を示す説
明図である。
明図である。
【図８】金属箔の配設範囲を示す説明図である。
【図９】上記金属箔の配設範囲を示す説明図である。
【図１０】本発明のベアチップ実装用回路基板の一実施
の形態を示す平面図である。
の形態を示す平面図である。
【図１１】比較例を示す平面図である。
１ 金属箔 ６ 回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長沢 徳 大阪府茨木市下穂積１丁目１番２号 日東 電工株式会社内 (72)発明者 中村 圭 大阪府茨木市下穂積１丁目１番２号 日東 電工株式会社内
Claims (7)
- 【請求項１】 ベアチップをフリップチップ実装するた
めの回路基板であって、少なくともベアチップを搭載す
る位置に、回路基板の回路と絶縁された状態で回路保護
用の金属箔が配設されていることを特徴とするベアチッ
プ実装用回路基板。 - 【請求項２】 上記金属箔の所定位置に孔が形成され、
この孔の内周部が絶縁材料で被覆されている請求項１記
載のベアチップ実装用回路基板。 - 【請求項３】 上記金属箔の孔に、搭載するベアチップ
と上記金属箔の下側にある回路とを電気的に接続するた
めの導電性材料が充填されている請求項２記載のベアチ
ップ実装用回路基板。 - 【請求項４】 上記導電性材料が半田である請求項３記
載のベアチップ実装用回路基板。 - 【請求項５】 上記金属箔の熱膨脹係数が、２０〜２５
０℃のときに１０ｐｐｍ／℃以下である請求項１〜４の
いずれか一項に記載のベアチップ実装用回路基板。 - 【請求項６】 上記金属箔がＦｅ／Ｎｉ系合金からな
り、Ｎｉ含有量が３１〜５０重量％で、かつ、厚みが１
０〜１００μｍである請求項５記載のベアチップ実装用
回路基板。 - 【請求項７】 上記金属箔の配設範囲が、搭載するベア
チップのパッド形成範囲以上の広さである請求項１〜６
のいずれか一項に記載のベアチップ実装用回路基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176422A JP2000012724A (ja) | 1998-06-23 | 1998-06-23 | ベアチップ実装用回路基板 |
| TW088110445A TW450019B (en) | 1998-06-23 | 1999-06-22 | Circuit board for mounting bare chip |
| KR1019990023722A KR20000006386A (ko) | 1998-06-23 | 1999-06-23 | 베어칩실장용회로기판 |
| EP99112134A EP0967650A3 (en) | 1998-06-23 | 1999-06-23 | Circuit board for mounting bare chip |
| US09/338,659 US6462282B1 (en) | 1998-06-23 | 1999-06-23 | Circuit board for mounting bare chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176422A JP2000012724A (ja) | 1998-06-23 | 1998-06-23 | ベアチップ実装用回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012724A true JP2000012724A (ja) | 2000-01-14 |
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ID=16013431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10176422A Pending JP2000012724A (ja) | 1998-06-23 | 1998-06-23 | ベアチップ実装用回路基板 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0967650A3 (ja) |
| JP (1) | JP2000012724A (ja) |
| KR (1) | KR20000006386A (ja) |
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| KR100726242B1 (ko) * | 2005-12-14 | 2007-06-11 | 삼성전기주식회사 | 플립칩 실장용 기판의 제조방법 |
| JP5532744B2 (ja) * | 2009-08-20 | 2014-06-25 | 富士通株式会社 | マルチチップモジュール及びマルチチップモジュールの製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3613230A (en) * | 1969-04-29 | 1971-10-19 | Bunker Ramo | Method of fabricating coaxial circuitry |
| SE462071B (sv) * | 1985-12-23 | 1990-04-30 | Perstorp Ab | Moensterkort |
| US5504035A (en) * | 1989-08-28 | 1996-04-02 | Lsi Logic Corporation | Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate |
| JPH05218637A (ja) * | 1992-02-07 | 1993-08-27 | Mitsubishi Gas Chem Co Inc | 銅張積層板の製造法 |
| JPH07297560A (ja) * | 1994-04-28 | 1995-11-10 | Hitachi Ltd | 多層プリント配線基板およびその実装構造体 |
| US5586011A (en) * | 1994-08-29 | 1996-12-17 | At&T Global Information Solutions Company | Side plated electromagnetic interference shield strip for a printed circuit board |
| US5574630A (en) * | 1995-05-11 | 1996-11-12 | International Business Machines Corporation | Laminated electronic package including a power/ground assembly |
| US5745985A (en) * | 1995-06-23 | 1998-05-05 | Texas Instruments Incorporated | Method of attaching a semiconductor microchip to a circuit board |
| US5798563A (en) * | 1997-01-28 | 1998-08-25 | International Business Machines Corporation | Polytetrafluoroethylene thin film chip carrier |
-
1998
- 1998-06-23 JP JP10176422A patent/JP2000012724A/ja active Pending
-
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- 1999-06-22 TW TW088110445A patent/TW450019B/zh not_active IP Right Cessation
- 1999-06-23 KR KR1019990023722A patent/KR20000006386A/ko not_active Application Discontinuation
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- 1999-06-23 US US09/338,659 patent/US6462282B1/en not_active Expired - Fee Related
Also Published As
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|---|---|
| EP0967650A2 (en) | 1999-12-29 |
| TW450019B (en) | 2001-08-11 |
| KR20000006386A (ko) | 2000-01-25 |
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| US6462282B1 (en) | 2002-10-08 |
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