KR20000006386A - 베어칩실장용회로기판 - Google Patents

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KR20000006386A
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이노우에야수시
수기모토마사카츠
나가사와메구무
나카무라게이
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가마이 고로
닛토덴코 가부시키가이샤
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Abstract

플립칩의 형태로 베어칩을 실장하기 위한 회로 기판이 기술된다. 상기 회로로부터 절연된 상태로 회로를 보호하기 위한 금속박이 베어칩이 위치된 영역에 배설된다.

Description

베어칩 실장용 회로 기판{Circuit board for mounting bare chip}
본 발명은 플립칩의 형태로 베어칩을 실장하는 회로 기판에 관한 것이다.
본 발명은 일본 특허 출원 번호 평성10-176422에 기초하며, 이는 본 명세서에 참고로 부가되어 있다.
최근들어 전자 기기의 소형화 또는 고성능화의 개발로, 전자 기기를 구성하는 반도체 장치 및 이를 실장 또는 패키지하는 다층 인쇄 배선 기판은 소형/박형화, 고성능화 및 고신뢰성을 실현하도록 요구되고 있다. 그러한 요구를 만족시키기 위하여, 패키지의 형태는 핀 삽입 형태의 패키지로부터 표면 실장 패키지로 변화되고 있다. 최근에, 패키지화되지 않은 노출된 반도체 소자(베어칩)를 인쇄 배선 기판상에 직접 실장하는 플립칩 패키지 기술이 개발되었다.
한편, 플립칩 실장에 있어서, 3 - 4 ppm/℃ 의 열팽창 계수를 갖는 Si 칩이 10 - 20 ppm/℃ 의 열팽창 계수를 갖는 인쇄 배선 기판상에 접착제를 통해 직접 접착된다. 따라서, 그들 사이의 열팽창 계수의 차로 인하여 접속부에 응력이 발생된다. 이러한 것은 접속의 신뢰성을 감소시킨다. 특히, 열팽창 계수의 차에 기인한응력으로 인하여, 크랙이 발생하여 내습성을 떨어뜨리고 접속부를 파괴된다. 그래서, 그러한 응력을 누그러뜨기기 위하여, 응력을 흐트러뜨리도록 접착제의 다양한 특성들을 최적화하는 시도들이 이루어져왔다.
하지만 그러한 기술들은 접속의 충분한 신뢰성을 실현할 수 없었다. 금후 고밀도 접속이 요구되고 실리콘 칩의 크기 증가가 요구된다면, 실리콘 칩과 인쇄 배선 기판 사이의 열팽창 계수의 차에 기인하여 발생된 응력의 문제는 더욱 심각하게 될 것이다.
또한, 실장 처리에 있어서, 실리콘 칩과 인쇄 배선 기판이 서로 간에 접착된 후, 열경화성 언더-필 재료가 그들 사이에 유입되어 Si칩을 밀봉한다. 이와 같이 실장된 Si칩은 제거되고, 또다른 양호한 Si칩이 다시 실장(리페어 단계)된다. 리페어 단계에 있어서, 층간 접착력이 인쇄 배선 기판에서 낮아지게 된다면, 회로는 도중에 절단되고 인접 층들 간에 박리가 발생된다.
본 발명의 목적은 베어칩의 리페어성 및 접속 신뢰성을 개선할 수 있는 베어칩 실장용 회로 기판을 제공하는 것이다.
도 1은 본 발명에 따른 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 2는 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 3은 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 4는 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 5는 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 6은 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 7은 상기 베어칩 실장용 회로 기판을 제조하는 방법을 설명하는 도면.
도 8은 금속박이 배설된 범위을 설명하는 도면.
도 9는 상기 금속박이 배설된 범위을 설명하는 도면.
도 10은 본 발명에 따른 상기 베어칩 실장용 회로 기판의 실시예를 도시하는 평면도.
도 11은 비교예를 도시한 평면도.
@ 도면의 주요 부분에 대한 부호의 설명 @
1 : 금속박 2 : 접착 시트
3 : 기재 4 : 관통 구멍
5 : 회로 기판
상기한 목적을 달성하기 위하여, 본 발명에 따른 베어칩 실장용 회로 기판은 플립칩의 형태로 베어칩을 실장하는 회로 기판으로서 구성되며, 여기에서 회로를 절연 상태로 보호하기 위한 금속박이 베어칩이 위치되는 영역에 배설된다.
회로 기판과, 플립칩의 형태로 그 위에 실장된 베어칩 사이의 접속 신뢰성을개선하기 위한 연구결과, 본 발명의 발명자들은, 회로를 절연 상태로 보호하기 위한 금속박이 베어칩이 위치되는 영역에 배설된다면, 회로 기판상의 회로를 보호하여, 일단 실장된 베어칩이 리페어될 때 회로가 도중에 절단되거나 손상되지 않게 되고, 회로 기판이 다수 층들을 포함할 경우 인접 층들 사이에 박리가 발생되지 않는다는 것을 발견하였다. 부가하여, 이후 기술할 바와 같이, 본 발명자들은, 낮은 열팽창 계수(실리콘 칩의 열팽창 계수와 근접함)를 갖는 금속박의 사용은 베어칩과 회로 기판 사이의 열팽창 계수의 차를 누그러뜨릴 수 있으며, 땜납 접속부에서 발생하는 응력을 최소화하여 높은 신뢰성으로 플립칩 실장을 실행할 수 있도록 한다는 것을 발견하였다.
본 발명에 있어서, 금속박의 소정의 위치들에는 관통 구멍들이 형성되고 관통 구멍들 각각의 내부 주변은 절연 재료로 피복되며, 이들 관통 구멍들은 실장되는 베어칩을 금속박 아래에 위치된 회로들에 전기적으로 접속하는 공간(실장시에 베어칩상에 제공된 전극을 삽입하거나 또는 사전에 회로 기판상에 전극을 제공하는데 이용됨)으로서 이용될 수 있다.
본 발명에 있어서, 각각의 관통 구멍은 실장되는 베어칩을 금속박 아래에 위치된 상기 회로들에 접속하는 도전성 재료로 메워지며, 관통 구멍은 회로 기판상에 도전성 재료의 전극들을 제공하도록 이용될 수 있다.
본 발명에 있어서, 도전성 물질이 땜납이라면, 땜납으로 이루어진 전극들은 관통 구멍들에 용이하게 제공될 수 있다.
본 발명에 있어서, 금속박이 20 - 250 ℃에서 10 ppm/℃ 또는 그 이하의 열팽창 계수를 갖는다면, 그러한 금속박은 베어칩과 회로 기판 사이의 열팽창 계수의 차를 완화시키게 되고, 전기적 접속부에 발생될 응력을 최소화시키며, 플립칩 실장은 높은 신뢰성으로 실행될 수 있다.
본 발명에 있어서, 금속박은 31 - 50 중량% 의 Ni를 포함하며 10 - 100 μm 의 두께를 갖는 Fe/Ni 합금으로 이루어지며, 이러한 금속박은 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제할 수 있게 되어, 우수한 접속 신뢰성을 제공하게 된다.
본 발명에 있어서, 금속박은 실장될 베어칩의 패드들이 형성되는 범위 보다 넓은 영역에 위치되며, 금속박은 기판상의 회로를 보호하고 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제하는 효과를 확실하게 제공할 수 있다.
본 발명의 특징들 및 이점들은 첨부된 도면들을 참조하여 기술된 적절한 실시예들의 다음의 상세한 설명으로부터 명백할 것이다.
이후 본 발명에 대한 상세한 설명이 기술된다.
본 발명에 따른 회로 기판은 글래스 에폭시 기판, 적층 기판, 코어 기판으로서 글래스 에폭시 기판을 포함하는 빌드-업 기판, 회로 패턴이 폴리이미드 막상에 형성된 플렉서블 회로 기판, 및 그 적층 기판이 될 수 있다.
본 발명에서 이용되는 절연층은 에폭시 수지와 같은 열경화성 수지, 폴리에테르이미드, 페녹시 수지 등과 같은 열가소성 수지, 폴리이미드 수지 또는 그 혼합물로 이루어질 수 있다.
본 발명에서 이용되는 금속박은 구리(Cu), 알루미늄(Al), 철(Fe), 니켈(Ni),크롬(Cr) 또는 이들의 합금으로 이루어질 수 있다. 특히, 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제하기 위하여, 10 ppm/℃ 또는 그 이하(20 - 250℃)의 낮은 열팽창 계수를 갖는 금속 재료가 바람직하게 적합된다. Fe/Ni 합금은 낮은 열팽창 특성을 갖는 금속 재료들 중 하나가 된다. 이러한 합금은 Fe 및 Ni 의 성분비에 의해 주로 의존하는 다른 열팽창 계수들을 갖는다. 본 발명에 있어서, Ni 함유량은 31 - 50 중량% 의 범위, 바람직하게는 31 - 45 중량% 의 범위로 설정된다. 그러한 범위 보다 크거나 작은 Ni 함유량은 열팽창 계수를 증가시킨다. 이러한 것은 열팽창 계수의 차를 억제할 수 없게 한다.
낮은 열팽창 특성을 갖는 금속박의 두께는 10 - 100μm, 바람직하게는 10 - 70μm, 더욱 바람직하게는 10 - 50μm의 범위로 설정된다. 그러한 범위 보다 작은 금속박의 두께는 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제할 수 없게 한다. 반대로, 그러한 범위 보다 큰 금속박 두께는 200μm 보다 크지 않은 직경을 각각 갖는 미소한 구멍들을 형성할 수 없게 하여, 접속의 신뢰성을 떨어뜨린다.
이후, 본 발명에 따른 베어칩 실장용 회로 기판을 제조하는 처리에 대한 설명이 주어진다.
먼저, 도 1을 참조하면, 실장될 베어칩의 패드들에 대응하는 다수의 관통 구멍들(1a)을 갖는 금속박(1)이 제공된다. 도 2를 참조하면, 2개의 접착 시트들(2)(본 발명의 절연층들에 대응)이 금속박(1)상의 양측에 겹쳐지게 하여 가압 가열된다. 이로써, 금속박(1)의 양 표면들이 접착 시트들(2)로 피복된 기재(3)가 형성된다(도 3). 도 4에 도시된 바와 같이, 각각의 관통 구멍들(1a)에 대응하는 기판(3)의 부분들에 관통 구멍들(1a) 보다 작은 관통 구멍들(4)이 형성된다. 이후, 도 5에 도시된 바와 같이, 표면상에 회로들(6)이 형성된 회로 기판(5)과 기재(3)가 정렬되어 겹쳐지게 되고 가압 가열됨으로써, 서로간에 열적으로 접착된다. 이로써, 도 6에 도시된 바와 같이 베어칩이 제조될 수 있게 된다. 또한, 도 7에 도시된 바와 같이, 도전성 범프들(7)이 기재(3)에 형성된 관통 구멍들(4)내에 형성될 수 있게 된다. 이들 도전성 범프들(7)은 회로들과 실장될 베어칩 사이의 전기적 접속에 이용된다.
금속박(1) 또는 기재(3)에 관통 구멍들(1a 및 4)을 형성하는 기술은 펀칭, 드릴링, 습식 에칭, 레이저 등이 될 수 있다. 도전성 범프용 도전성 재료는 도전성 Ag 페이스트 또는 도전성 Cu 페이스트가 될 수 있다. 범프는 경화되도록 도전성 재료를 인쇄함으로써 형성될 수 있게 된다. 도전성 재료는 적절히 땜납이 된다. 땜납 범프는 전해질 플레이팅, 땜납 페이스트의 인쇄후 "리-플로잉", 또는 땜납 볼이 플럭스 도포된 전극상에 위치되는 "리-플로잉"에 의해 형성될 수 있다.
금속박은 실장될 베어칩의 패드들이 형성되는 범위 보다 큰 범위에 제공된다. 다수의 베어칩들이 형성되는 회로 기판에서, 멀티-칩 모듈(MCM)과 같이, 다른 금속박들(1)이 별개의 베어칩들(8)이 실장되는 위치들에 대응하도록 배치될 수 있으며, 그렇지 않으면 금속박(1)은 전체적인 기재에 배치될 수 있다.
상술한 제조 방법에 있어서 회로 기판(5)의 휘어지는 문제가 발생한다면, 또다른 금속박(1)이 회로 기판(5)의 뒷면상에 배치될 수 있다. 또한, 베어칩측에 형성된 땜납 범프들은 도 6에 도시된 바와 같이 정렬되어 회로 기판(5)의 관통 구멍들(4)내에 접착/적재될 수 있다. 베어칩 실장용 회로 기판을 제조하는 절차는 상술한 기술에 제한되지는 않는다.
이제, 도면들을 참조하여 본 발명의 실시예들을 설명한다.
도 10은 본 발명에 따른 베어칩 실장용 회로 기판의 실시예를 도시한다. 도 10에서, 참조 번호 5는 회로(6)가 형성된 한 표면상의 글래스 에폭시 기판을 나타낸다. 참조 번호 3은 회로들(6)이 형성된 글래스 에폭시 기판(5)의 표면에 접착된 기재를 나타낸다. 기재(3)는 Fe/Ni 함금박(1)과 합금박의 양 표면들을 피복하는 접착 시트들(절연층들)(2)로 구성된다(도 3). 기재(3)는 실장될 베어칩들의 패드들이 형성되는 범위 보다 큰 영역에 배치된다(도 8). 참조 번호(7)는 기재(3)에 형성된 다수의 관통 구멍들(4)로 형성된 땜납 범프들 중 하나를 나타낸다(도 7).
베어칩을 실장하기 위한 상기한 회로 기판은 다음과 같이 제조될 수 있다. 먼저, 다수의 관통 구멍들(1a)이 드릴을 사용하여 Fe/Ni 합금박(1)에 형성된다. 다음으로, 폴리이미드 접착 시트들(2)은 가압 가열 처리에 의해 Fe/Ni 합금(1)의 양 표면들에 접착되어, 기재(3)를 제공한다(도 3). 각각의 관통 구멍들(1a)에 대응하는 기판(3)의 위치들에서, 각각의 관통 구멍들(a1) 보다 작은 직경을 갖는 각각의 관통 구멍들(4)이 펀칭된다(도 4). 이후, 기재(3)는 회로들(6)이 가압 가열 처리에 의해 형성되는 글래스 에폭시 기판의 표면에 정렬하여 접착된다. 땜납 페이스트는 기재(3)의 각각의 관통 구멍들(4)상에 인쇄되고, 소정의 온도로 질소 분위기내에서 "리-플로우"된다. 플럭스가 세정된후, 땜납 범프들(7)이 형성된다. 이러한 방법에 있어서, 도 10에 도시된 바와 같은 베어칩 실장용 회로 기판이 제조될 수 있게 된다.
상술한 실시예에 있어서, 회로들(6)은 Fe/Ni 합금박(1)에 의해 보호될 수 있으므로, 일단 실장된 베어칩이 리페어될 때 회로들(6)은 도중에 절단되지 않게된다. 낮은 열팽창 계수를 갖는 Fe/Ni 합금(1)은 베어칩(8)과 글래스 에폭시 기판(5) 사이의 열팽창 계수의 차를 감소시키며, 그에 따라 땜납 범프들(7)에서 발생하는 응력을 최소화한다.
이후, 다양한 비교 예들과 비교하여 구체적인 실시예들을 설명한다.
실시예 1
300μm 의 직경을 각각 갖는 관통 구멍들(1a)은 50μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박(1)(Ni 함유량은 36 중량% 및 1.5 ppm/℃의 열팽창 계수)에 500μm 의 피치로 이루어진다(도 1). 폴리이미드 시트들(2)(SINNITTETU KAGAKU CORP 제품 SPB-035)은 가압 가열 처리(30 kg/cm2, 180℃에서 30 분)에 의해 Fe/Ni 합금박(1)의 양 표면들상에 접착된다(도 3). 200μm 의 직경을 각각 갖는 관통 구멍들(4)이 관통 구멍들(1a)와 동일한 위치에 다시 형성된다. 이렇게 형성된 기재(3)는 가압 가열 처리(40 kg/cm2, 200℃에서 1시간)에 의해 회로들(6)이 형성되는 글래스 에폭시 기판(5)(FR-4)의 표면에 정렬되어 접착된다.
실시예 2
실시예 1과 동일한 방식으로 생성된 샘플에 있어서, 베어칩의 접속을 위해,땜납 페이스트(NIHON SUPERIA CORP 제품으로 260℃의 녹는점을 갖는 Sn 8RA-3AMQ)가 200μm 의 직경을 각각 갖는 각각의 관통 구멍들(4)내에 인쇄된다. 230℃, 질소 분위기에서의 그 "리-플로우" 후에, 땜납 범프들을 형성하도록 플럭스가 세정된다(도 7 및 도 10).
실시예 3
실시예 1 의 합금박(1)을 대신하여, 100μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박(Ni 함유량은, 36 중량% 및 1.5 ppm/℃ 의 열팽창 계수)이 적용되었다.
실시예 4
실시예 1 의 합금박(1)을 대신하여, 10μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박(Ni 함유량은, 36 중량% 및 1.5 ppm/℃ 의 열팽창 계수)이 적용되었다.
실시예 5
실시예 1의 글래스 에폭시 기판(5)을 대신하여, 폴리이미드 플렉서블 기판이 적용되고, 회로들(6)이 형성되는 표면의 반대편 표면상에, 50μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박이 적용되었다.
비교예 1
실시예 1에서, 합금박(1)을 사용하지 않고서, 200μm 의 직경을 각각 갖는 펀칭된 관통 구멍들(4)을 갖는 폴리이미드 접착 시트(2)(SINNITTETU KAGAKU CORP 제품 SPB-035)가 회로들(6)이 가압 가열 처리(40 kg/cm2, 200℃에서 1시간)에 의해형성된 글래스 에폭시 기판(5)(FR-4)의 표면상에 정렬되어 접착된다.
비교예 2
실시예 1 의 합금박(1)을 대신하여, 5μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박(Ni 함유량은, 36 중량% 및 1.5 ppm/℃ 의 열팽창 계수)이 적용되었다.
비교예 3
실시예 1 의 합금박(1)을 대신하여, 200μm 의 두께 및 20mm 의 변의 정사각형을 갖는 Fe/Ni 합금박(Ni 함유량은, 36 중량% 및 1.5 ppm/℃ 의 열팽창 계수)이 적용되었다.
비교예 4
폴리이미드 접착 시트들(2)(SINNITTETU KAGAKU CORP 제품 SPB-035)은 가압 가열 처리(30 kg/cm2, 180℃에서 30 분)에 의해 50μm 의 두께 및 8mm 의 변의 정사각형(글래스 에폭시 기판(5)상의 회로들(6)을 구성하는 회로 도체의 선단부 내측에 알맞게 되기에 충분함)을 갖는 Fe/Ni 합금박(1)(Ni 함유량은, 36 중량% 및 1.5 ppm/℃ 의 열팽창 계수)의 양 표면들에 접착된다. 이후, 이와 같이 형성된 합성 기재에 200μm의 직경을 각각 갖는 관통 구멍들(도시되지 않음)이 펀칭된다. 이후, 기재는 가압 가열 처리(40 kg/cm2, 200℃에서 1시간)에 의해 회로가 형성된 글래스 에폭시 기판의 표면에 정렬되어 접착된다. 땜납 페이스트(NIHON SUPERIA CORP 제품으로 260℃의 녹는점을 갖는 Sn8RA-3AMQ)가 기재의 200μm 의 두께를 각각 갖는 관통 구멍들 각각상에 인쇄되고, 230℃ 의 질소 분위기 중에서 "리-플로우"된다. 플럭스가 세정된후, 땜납 범프들(7)이 형성된다(도 11).
실시예들 1, 3 내지 5 및 비교예들 1 내지 4 에서 제조된 회로 기판상에, 각각의 땜납 범프가 500μm 의 피치에서 형성된 100μm 의 직경을 갖는, 10mm 변의 정사각형 실리콘 칩이 에폭시 언더-필 재료(NIPPON ROKKUTAITO CORP 제품 3561)를 사용하여 플립칩의 형태로 실장된다. 실시예 2에서는, Au 의 스터드 범프들을 갖는 10mm 변의 정사각형의 또다른 실리콘 칩이 에폭시 언더-필 재료(NIPPON ROKKUTAITO CORP 제품 3561)를 사용하여 플립칩의 형태로 실장된다.
실시예들 1 내지 5 및 비교예들 1 내지 4 에 따른 제품들 중에서, 합금박(1)이 베어칩 아래에 바로 제공되지 않는 비교예 1 에 따른 제품은 베어칩이 리페어될 때 회로 기판상의 회로들이 도중에 절단되거나 손상될 위험이 있다. 합금박(1)이 베어칩 바로 아래에 제공되는 다른 제품들은 리페어의 작업성이 우수하다는 것이 명백하다.
또한, 베어칩이 플립칩의 형태로 실장되는 실시예들 1 내지 5 및 비교예들 1 - 4 에 따른 제품들은 회로 기판과 베어칩 사이의 도통을 검사하도록 온도 충격 시험을 받게 된다. 온도 충격 시험의 한 사이클은 다음과 같다: 제품들은 10분 동안 -65℃의 온도의 상태에서 놓아두며, 10분 동안 125℃의 온도의 상태에서 놓아둔다.
도 1에 도시된 바와 같이, 실시예들 1 내지 5 에 따른 제품들에 있어서는, 초기 도통, 500 사이클 후의 도통, 및 1000 사이클 후의 도통에서 모든 핀들이 도통이다. 이에 반하여, 비교예 1, 2 및 4에 따른 제품들에 있어서는, 500 사이클과 1000 사이클 후의 도통에서 도통 불량이 발생된다. 비교예 3에 따른 제품에 있어서는, 초기 도통, 500 사이클후의 도통 및 1000 사이클후의 도통에서 도통 불량이 발생한다. 실시예 1 내지 5 에 따른 제품들은 도통의 신뢰성에 있어서 비교예 1내지 4 에 따른 제품 보다 우수한 것을 알수 있다.
상기한 바와 같이, 본 발명에 따른 베어칩 실장용 회로 기판에 있어서, 회로들을 보호하기 위한 금속박이 베어칩이 위치되는 영역에 절연층을 통하여 제공되므로, 회로 기판상의 회로들은 금속박에 의해 보호될 수 있다. 이러한 이유로, 베어칩이 리페이될 때 회로가 손상되는 걱정이 없게 된다. 부가하여, 베어칩이 회로 기판상에 플립칩의 형태로 직접 실장될 때 도통 신뢰성이 대단히 개선될 수 있게 된다.
본 발명에 있어서, 관통 구멍들은 금속박의 소정의 위치들에 형성되고, 관통 구멍들 각각의 내부 주변은 절연 재료로 피복되며, 이들 관통 구멍들은 실장되는 베어칩을 금속박 아래에 위치된 회로들에 전기적으로 접속하는 공간(실장시에 베어칩상에 제공된 전극을 삽입하거나 또는 사전에 회로 기판상에 전극을 제공하는데 이용됨)으로서 이용될 수 있다.
본 발명에 있어서, 각각의 관통 구멍은 실장되는 베어칩을 금속박 아래에 위치된 회로들에 접속하는 도전성 재료로 메워지며, 관통 구멍은 회로 기판상에 도전성 재료의 전극들을 제공하도록 이용될 수 있다.
본 발명에 있어서, 도전성 물질이 땜납이라면, 땜납으로 이루어진 전극들은 관통 구멍들에 용이하게 제공될 수 있다.
본 발명에 있어서, 금속박이 20 - 250 ℃에서 10 ppm/℃ 또는 그 이하의 열팽창 계수를 갖는다면, 이러한 금속박의 낮은 열팽창 특성은 베어칩과 회로 기판사이의 차를 완화시키게 되고, 전기적 접속부에 발생될 응력을 최소화시키며, 플립칩 실장은 높은 신뢰성으로 실행될 수 있다.
본 발명에 있어서, 금속박은 31 - 50 중량% 의 Ni를 포함하며 10 - 100 μm 의 두께를 갖는 Fe/Ni 합금으로 이루어지며, 이러한 금속박은 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제할 수 있게 되어, 우수한 접속 신뢰성을 제공하게 된다.
본 발명에 있어서, 금속박은 실장될 베어칩의 패드들이 형성되는 범위 보다 넓은 영역에 위치되며, 금속박은 기판상의 회로들을 보호하고 베어칩과 회로 기판 사이의 열팽창 계수의 차를 억제하는 효과를 확실하게 제공할 수 있다.
본 발명이 특정한 소정의 형태로 기술되었지만, 소정 형태의 본 발명은 이후 청구되는 본 발명의 정신 및 범위로부터 벗어나지 않고서 그 구성과 성분의 조합 및 배치가 변경될 수 있다는 것은 명백하다.

Claims (14)

  1. 플립칩의 형태로 베어칩을 실장하기 위한 회로 기판에 있어서:
    회로; 및
    상기 회로를 보호하기 위한 금속박으로서, 상기 금속박이 상기 회로로부터 절연된 상태로 베어칩이 실장되는 영역에 상기 금속박이 배설되는, 상기 금속박을 구비하는, 베어칩 실장용 회로 기판.
  2. 제 1 항에 있어서, 상기 금속박의 소정의 위치에 관통 구멍이 형성되고, 그 내부 주변이 절연 재료로 피복되는 베어칩 실장용 회로 기판.
  3. 제 2 항에 있어서, 상기 금속박의 상기 관통 구멍은 실장되는 베어칩을 상기 금속박 아래에 위치된 상기 회로에 접속하는 도전성 재료로 메워지는 베어칩 실장용 회로 기판.
  4. 제 3 항에 있어서, 상기 도전성 재료는 땜납인 베어칩 실장용 회로 기판.
  5. 제 1 항에 있어서, 상기 금속박은 20 - 250 ℃에서 10 ppm/℃ 또는 그 이하의 열팽창 계수를 갖는 베어칩 실장용 회로 기판.
  6. 제 5 항에 있어서, 상기 금속박은 31 - 50 중량% 의 Ni를 포함하며 10 - 100 μm 의 두께를 갖는 Fe/Ni 합금으로 이루어지는 베어칩 실장용 회로 기판.
  7. 제 1 항에 있어서, 상기 금속박은 실장될 베어칩의 패드들이 형성되는 범위 보다 넓은 영역에 배설되는 베어칩 실장용 회로 기판.
  8. 플립칩의 형태로 베어칩을 실장하기 위한 회로 기판에 있어서:
    회로 기판;
    상기 회로 기판상에 형성된 회로;
    금속박; 및
    상기 회로 및 상기 회로 기판상에 겹쳐 놓은 절연층으로서, 상기 절연층은 상기 금속박의 양 표면들을 피복하여 상기 금속박을 상기 회로로부터 절연시키는, 상기 절연층을 구비하며;
    상기 금속박은 적어도 베어칩이 실장되는 영역에 배설되는 베어칩 실장용 회로 기판.
  9. 제 8 항에 있어서, 상기 절연층 및 상기 금속박을 관통하는 관통 구멍을 더 구비하며, 그 내부 주변이 상기 절연층의 절연 재료로 피복되는 베어칩 실장용 회로 기판.
  10. 제 9 항에 있어서, 실장되는 베어칩을 상기 금속박 아래에 위치된 상기 회로에 접속하도록 상기 관통 구멍을 메우는 도전성 재료를 더 구비하는 베어칩 실장용 회로 기판.
  11. 제 10 항에 있어서, 상기 도전성 재료는 땜납인 베어칩 실장용 회로 기판.
  12. 제 8 항에 있어서, 상기 금속박은 20 - 250 ℃에서 10 ppm/℃ 또는 그 이하의 열팽창 계수를 갖는 베어칩 실장용 회로 기판.
  13. 제 12 항에 있어서, 상기 금속박은 31 - 50 중량% 의 Ni를 포함하며 10 - 100 μm 의 두께를 갖는 Fe/Ni 합금으로 이루어지는 베어칩 실장용 회로 기판.
  14. 제 8 항에 있어서, 상기 금속박은 실장될 베어칩의 패드들이 형성되는 범위 보다 넓은 영역에 배설되는 베어칩 실장용 회로 기판.
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