KR20080042012A - 소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대기기 - Google Patents

소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대기기 Download PDF

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마사유끼 나가마쯔
료스께 우스이
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산요덴키가부시키가이샤
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Abstract

패드 전극부로부터 침입하는 수분이 배선 패턴 표면을 확산하는 것을 억제하여, 반도체 모듈의 신뢰성을 향상시킨다. 반도체 모듈의 배선 패턴(2)은, 절연 기판(1) 상에 형성되고, 배선 영역(4a)과, 반도체 소자와의 접속을 행하는 전극 영역(4c)과, 배선 영역(4a)과 전극 영역(4c) 사이에 형성한 경계 영역(4b)으로 구성된다. 배선 패턴(2)의 전극 영역(4c)에는 그 표면에 금 도금층(5)이 형성된다. 경계 영역(4b)에서의 배선 패턴(2)의 상면은 배선 영역(4a)에서의 배선 패턴(2)의 상면보다도 우묵하게 들어가도록 형성되고, 경계 영역(4b)에는 단차부(2b)가 형성된다. 솔더 레지스트(6)는 금 도금층(5)의 일부 및 경계 영역(4b)과 배선 영역(4a)의 배선 패턴을 피복하여 형성되고, 반도체 소자와의 접속을 행하기 위한 소정의 개구부(6a)를 갖는다. 전극 영역(4c)에서의 금 도금층(5)에는 도전 부재(8)가 접속되고, 밀봉 수지층(12)이 이들 전체를 밀봉하고 있다.
배선 패턴, 금 도금층, 경계 영역, 전극 영역, 단차부, 솔더 레지스트

Description

소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대 기기{SUBSTRATE FOR MOUNTING DEVICE, MANUFACTURING METHOD THEREOF, SEMICONDUCTOR MODULE AND PORTABLE EQUIPMENT}
본 발명은, 소자 탑재용 기판에 관한 것으로, 특히 패드 전극을 구비하는 소자 탑재용 기판에 관한 것이다.
휴대 전화, PDA, DVC, DSC 등의 포터블 일렉트로닉스 기기의 고기능화가 가속되는 가운데, 이와 같은 제품이 시장에서 받아들여지기 위해서는 소형ㆍ경량화가 필수로 되어 있고, 그 실현을 위해 고집적의 시스템 LSI가 요구되고 있다. 한편, 이들 일렉트로닉스 기기에 대해서는, 보다 사용하기 쉽고 편리한 것이 요구되고 있어, 기기에 사용되는 LSI에 대해 고기능화, 고성능화가 요구되고 있다. 이 때문에, LSI칩의 고집적화에 수반하여 그 I/0수가 증대하는 한편으로 패키지 자체의 소형화 요구도 강하고, 이들을 양립시키기 위해 반도체 부품의 고밀도의 기판 실장에 적합한 반도체 패키지의 개발이 강하게 요구되고 있다. 이러한 요구에 대응하기 위해, CSP(Chip Size Package)라고 불리는 패키지 기술이 여러 가지 개발되어 있다.
이러한 패키지의 예로서, BGA(Ball Grid Array)가 알려져 있다. BGA는, 패키지용 기판 상에 반도체 칩을 실장하고, 그것을 수지 몰딩한 후, 반대측의 면에 외부 단자로서 땜납 볼을 에리어 형상으로 형성한 것이다.
도 13은 특허 문헌 1에 기재된 BGA형의 반도체 모듈의 개략 단면도이다. 이 반도체 장치는, 회로 기판(110)의 한쪽의 면에 반도체 소자(106)를 탑재하고, 다른 쪽의 면에 외부 접속 단자로서 땜납 볼(112)을 접합한 것이다. 회로 기판(110)의 한쪽의 면에는 반도체 소자(106)와 전기적으로 접속하는 배선 패턴(103)(패드 전극부(103a))이 형성되고, 회로 기판(110)의 다른 쪽의 면에는 외부 접속 단자를 접합하는 랜드부(103b)가 형성되어 있다. 배선 패턴(103)과 랜드부(103b)의 전기적 접속은 절연 기판(101)을 관통하는 관통 구멍(111)의 내벽면에 설정한 도체부를 통하여 이루어진다. 솔더 레지스트(105)는 회로 기판(110)의 표면을 보호하고 있다. 회로 기판(110)의 한쪽의 면은 반도체 소자(106)를 탑재한 후, 밀봉 수지층(108)에 의해 밀봉되어 있다.
도 14는 도 13에 도시한 반도체 장치의 패드 전극부(도 13의 X로 나타낸 단면 부분)를 확대한 단면도이다. 반도체 소자(106)와 금선 등의 와이어(107)에 의해 와이어 접속되는 패드 전극부(103a)는, 구리로 이루어지는 배선부와, 그 표면을 덮는 금 도금층(104)으로 구성되어 있다. 솔더 레지스트(105)는 패드 전극부(103a)에서의 구리 배선부를 피복하고, 또한 금 도금층(104)의 일부를 피복하도록 형성되어 있다. 솔더 레지스트(105)의 개구부는 반도체 소자(100)의 탑재 및 와이어 접속 등이 이루어진 후, 밀봉 수지층(108)에 의해 반도체 소자(106)와 함께 밀봉된다.
[특허 문헌 1] 일본 특허 공개 제2005-197648호 공보
그러나, 솔더 레지스트(105)나 밀봉 수지층(108)은 외부로부터의 수분이 이들 자체를 침투하는 것을 억제하고 있지만, 각각의 계면을 경유하는 수분의 침입을 억제하는 것은 되어 있지 않다. 특히 금 도금층(104)의 표면은 평활하기 때문에, 솔더 레지스트(105)와의 계면을 경유하여 배선 패턴(103)측에 수분이 들어가기 쉬운 구조로 되어 있다. 이 때문에, 금 도금층(104) 근방의 배선 패턴(103) 부분에는 수분이 많이 존재한다. 이와 같이 들어간 수분이 배선 패턴(103)의 표면 상을 더 확산하고 있었던 경우에는, 반도체 모듈의 동작 시에 플러스 전압으로 인가되어 있는 배선 패턴(103) 부분으로부터 용출된 구리 이온이 절연 기판(101)과 솔더 레지스트(105)의 계면을 이동하여, 마이너스 전압이 인가되어 있는 배선 패턴(103) 부분에 석출하고, 이른바 이온 마이그레이션에 의한 단락(절연 파괴)이 발생한다고 하는 문제가 있다. 이러한 문제는 종래의 반도체 모듈의 신뢰성을 향상시키는 데에 큰 장해로 되어 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 그 목적으로 하는 바는 패드 전극부로부터 침입하는 수분이 배선 패턴 표면을 확산하는 것을 억제하여, 소자 탑재용 기판의 신뢰성을 향상시키는 것에 있다.
본 발명의 일 양태는, 소자 탑재용 기판이다. 그 소자 탑재용 기판은 배선 영역과 이에 접속된 전극 영역을 포함하고, 배선 영역과 전극 영역의 경계 영역에 단차부를 갖는, 구리로 이루어지는 배선층과, 전극 영역에서의 배선층의 표면에 형성된 금 도금층과, 금 도금층의 일부와, 경계 영역 및 배선 영역의 배선층을 피복하여 형성되고, 전극 영역에 소정의 개구부를 갖는 절연층을 구비하는 것을 특징으로 한다. 여기서, 전극 영역의 전극이란, 예를 들면 패키지 기판 혹은 모듈 기판 등의 회로 기판에 형성된 패드 전극 혹은 LSI칩으로 대표되는 반도체 소자에 형성된 패드 전극을 의미한다. 이 전극에 의해, 소자 탑재용 기판과 LSI칩으로 대표되는 반도체 소자를 와이어 본딩으로 접속하거나, 소자 탑재용 기판과 외부의 반도체 장치를 와이어 본딩으로 접속하거나 한다.
이 양태에 따르면, 금 도금층과 절연층의 계면을 거쳐 침입하는 수분이 배선층의 표면 상을 확산해 가는 거리에 관해, 그 확산 거리가 종래와 같이 단차부를 형성하지 않은 경우에 비해 길어진다. 이 때문에, 배선 영역에서의 배선층에의 수분의 공급이 억제되어, 배선 층간에서 이온 마이그레이션이 발생하기 어려워진다. 이 결과, 소자 탑재용 기판의 신뢰성을 향상시킬 수 있다.
상기 양태에서, 단차부는 배선 영역의 배선층의 상면보다도 우묵하게 들어가 형성되어 있는 것이 바람직하다. 이와 같이 함으로써, 단차부의 저부측에 수분이 머무르기 쉬워져, 단차부가 침입한 수분의 장벽으로서 작용하므로, 배선층의 경계 영역으로부터 배선 영역에의 수분의 확산이 더 억제된다. 이 결과, 소자 탑재용 기판의 신뢰성을 더욱 향상시킬 수 있다.
상기 양태에서, 경계 영역에서 절연층과 접하는 배선층의 표면은 조면(粗面) 가공이 실시되어 있는 것이 바람직하다. 이 경우, 경계 영역에서의 배선층의 표면에 미세한 요철이 형성되므로, 침입하는 수분의 배선층의 표면 상의 확산 거리가 길어져 그 확산이 제한된다. 또한, 배선층의 표면에 미세한 요철이 형성되면, 그 부분에서는 절연층과의 밀착성이 향상되므로, 침입하는 수분이 경계 영역에서의 배선층과 절연층과의 계면을 보다 확산하기 어려워진다. 이들 결과, 배선층의 경계 영역으로부터 배선 영역에의 수분의 확산이 더 억제되어, 소자 탑재용 기판의 신뢰성을 더욱 향상시킬 수 있다.
상기 양태에서, 배선층 및 절연층은 기판 상에 형성되고, 배선층은 기판과 접하는 측의 연부를 따라 기판 사이에 간극을 갖고, 절연층은 이 간극을 매립하도록 형성되어 있어도 된다. 이와 같이 함으로써, 간극에 매립된 절연층의 앵커 효과에 의해 배선층과 절연층과의 밀착성이 향상되므로, 침입하는 수분이 배선 영역에서의 배선층의 표면 상을 보다 확산하기 어려워진다. 이 결과, 소자 탑재용 기판의 신뢰성을 더욱 향상시킬 수 있다.
본 발명의 다른 양태는, 반도체 모듈이다. 그 반도체 모듈은, 상술한 어느 것인가의 양태의 소자 탑재용 기판과, 그 소자 탑재용 기판에 실장된 반도체 소자를 구비하는 것을 특징으로 한다. 이 양태에서, 반도체 소자가 소자 탑재용 기판에 와이어 본딩 접속되어 있어도 된다. 또한, 반도체 소자가 소자 탑재용 기판에 플립 칩 접속되어 있어도 된다.
본 발명의 또 다른 양태는 휴대 기기이다. 그 휴대 기기는, 상술한 어느 것 인가의 양태의 반도체 모듈을 탑재한 것을 특징으로 한다.
본 발명의 또 다른 양태는, 소자 탑재용 기판의 제조 방법이다. 그 소자 탑재용 기판의 제조 방법은, 기판 상에 제1 금속층을 형성하는 공정과, 제1 금속층을 패터닝하여, 전극 영역과, 배선 영역과, 전극 영역과 배선 영역 사이에 형성된 경계 영역을 갖는 배선을 형성하는 공정과, 배선 및 기판의 표면에 제2 금속층을 형성하는 공정과, 전극 영역, 경계 영역, 전극 영역 및 경계 영역의 주위의 소정 영역에서 제2 금속층의 일부가 노출되도록, 기판 상에 제1 마스크를 형성하는 공정과, 제1 마스크를 이용하여 전극 영역과, 경계 영역과, 전극 영역 및 경계 영역의 주위의 소정 영역의 제2 금속층을 선택적으로 제거한 후, 전극 영역 및 경계 영역의 배선층, 및 소정 영역의 기판을 파내려 가고, 경계 영역의 표면을 배선 영역의 표면보다 낮게 하는 공정과, 제1 마스크를 제거하는 공정과, 전극 영역의 배선 및 전극 영역의 주위의 소정 영역의 기판이 노출되도록, 기판 상에 제2 마스크를 형성하는 공정과, 제2 금속층을 도금 리드로서 이용하여 전극 영역에 금 도금층을 형성하는 공정과, 제2 마스크 및 제2 금속층을 제거하는 공정과, 전극 영역의 일부, 경계 영역 및 배선 영역의 배선층을 절연층으로 피복하는 공정을 구비하는 것을 특징으로 한다.
상기 양태의 소자 탑재용 기판 제조 방법에서, 제1 금속층을 무전해 도금 및 전해 도금을 이용하여 형성하여도 된다. 또한, 제2 금속층을 무전해 도금을 이용하여 형성하여도 된다. 또한, 금 도금층이 Au/Ni층, 또는 Au/Pb/Ni층이어도 된다.
또한, 상기 양태의 소자 탑재용 기판 제조 방법에서, 배선을 형성한 후, 배 선의 표면을 조면화시키는 공정을 더 구비하여도 된다.
또한, 상기 양태의 소자 탑재용 기판 제조 방법에서, 절연층이 피복되는 영역에 있는 배선의 저부의 연부를 따라서, 그 배선과 기판 사이에 간극을 형성한 후, 절연층을 형성하여도 된다.
본 발명에 따르면, 패드 전극부로부터 칩입하는 수분이 배선 패턴 표면을 확산하는 것을 억제하여, 소자 탑재용 기판의 신뢰성을 향상시킬 수 있다.
이하, 본 발명을 구현화한 실시 형태에 대해 도면에 기초하여 설명한다. 또한, 모든 도면에서 마찬가지의 구성 요소에는 마찬가지의 부호를 붙이고, 적절하게 설명을 생략한다.
<제1 실시 형태>
도 1은 제1 실시 형태에 따른 패드 전극을 구비한 반도체 모듈의 개략 단면도이다. 또한, 도 2는 도 1에 도시한 반도체 모듈의 패드 전극부(도 1의 X로 나타낸 단면 부분)를 확대한 단면도이며, 도 3은 도 1에 나타낸 반도체 모듈의 패드 전극부를 상면측에서 본 개략 평면도이다. 또한, 도 2는 도 3 중의 A-A선을 따른 단면도이다.
제1 실시 형태의 반도체 모듈은, 소자 탑재용 기판(20)의 상면에 반도체 소자(7)를 탑재하고, 하면에 외부 접속 단자로서 땜납 볼(11)을 접합한 것이다. 소자 탑재용 기판(20)의 상면에는 반도체 소자(7)와 전기적으로 접속하는 구리로 이 루어지는 배선 패턴(2)이 형성되고, 소자 탑재용 기판(20)의 하면에는 외부 접속 단자를 접합하는 구리로 이루어지는 배선 패턴(9)이 형성되어 있다. 배선 패턴(2)과 배선 패턴(9)과의 전기적 접속은 절연 기판(1)을 관통하는 비어 홀(1a)의 내벽면에 형성한 도체부를 통하여 이루어진다. 배선 패턴(2)은 그 표면에 금 도금층(5)이 형성된 전극 영역(4c)과 단차부(2b)를 갖고, 전극 영역(4c)에서 도전 부재(8)를 통하여 반도체 소자(7)와 접속되어 있다. 솔더 레지스트(6) 및 솔더 레지스트(10)는 배선 패턴(2) 및 배선 패턴(9)의 표면을 각각 보호하고 있다. 또한, 소자 탑재용 기판(20)의 상면 및 소자 탑재용 기판(20)에 탑재된 반도체 소자(7)는 밀봉 수지층(12)에 의해 밀봉되어 있다.
구체적으로는, 도 2에 도시한 바와 같이 배선 패턴(2)은 코어 기재로서 기능하는 절연 기판(1) 상에 형성되고, 회로 배선의 주회나 상하 배선간의 접속 등을 행하는 배선 영역(4a)과, 반도체 소자(7)의 접속을 행하는 전극 영역(패드 전극부)(4c)과, 배선 영역(4a)과 전극 영역(4c) 사이에 형성된 경계 영역(4b)으로 구성되어 있다. 배선 패턴(2)의 전극 영역(4c)에는 그 표면에 금 도금층(5)이 형성되어 있다. 경계 영역(4b)에서의 배선 패턴의 상면은 배선 영역(4a)에서의 배선 패턴의 상면보다도 우묵하게 들어가도록 형성되고, 경계 영역(4b)에는 단차부(2b)가 형성되어 있다. 이 단차부(2b)는, 도 3에 도시한 바와 같이 배선 패턴(2)을 횡단하도록 형성되어 있다. 솔더 레지스트(6)는 금 도금층(5)의 일부 및 경계 영역(4b)과 배선 영역(4a)의 배선 패턴을 피복하여 형성되고, 반도체 소자(7)와의 접속을 행하기 위한 소정의 개구부(6a)를 갖고 있다. 전극 영역(4c)에서의 금 도금 층(5)에는 도전 부재(8)가 접속되고, 밀봉 수지층(12)이 이들 전체를 밀봉하고 있다.
또한, 배선 패턴(2)은 「배선층」, 배선 영역(4a)은 「배선 영역」, 경계 영역(4b)은「경계 영역」, 전극 영역(4c)은 「전극 영역」, 금 도금층(5)은 「금 도금층」, 솔더 레지스트(6)는 「절연층」 및 단차부(2b)는 「단차부」의 일례이다.
<제조 방법>
도 4∼도 6은, 도 2에 도시한 소자 탑재용 기판에 따른 전극부의 제조 프로세스를 설명하기 위한 개략 단면도이다. 다음으로, 도 2, 도 4∼도 6을 참조하여, 제1 실시 형태에 따른 소자 탑재용 기판의 패드 전극부의 제조 프로세스에 대해 설명한다.
우선, 도 4의 (A)에 도시한 바와 같이, 코어 기재로서 기능하는 절연 기판(1) 상에, 무전계 도금법 및 전계 도금법을 이용하여 구리로 이루어지는 배선층(2z)을 약 20㎛의 두께로 형성한다.
절연 기판(1)에는 에폭시 수지를 주성분으로 하는 막이 채용되고, 그 두께는, 예를 들면 약 100㎛이다. 소자 탑재용 기판의 방열성 향상의 관점으로부터, 절연 기판(1)은 고열전도성을 갖는 것이 바람직하다. 이 때문에, 절연 기판(1)은 비스무트, 구리, 알루미늄, 마그네슘, 주석, 아연 및 이들의 합금 등이나 실리카, 알루미나, 질화 규소, 질화 알루미늄 등을 고열전도성 필러로서 함유하는 것이 바람직하다. 또한, 본 실시 형태에서는 도 1에 도시한 바와 같이, 절연 기판(1)에는 비어 홀(1a)을 형성하고 있지만, 본 제조 방법에서의 설명에서는 생략한다.
도 4의 (B)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 배선층(2z) 상에 소정의 패턴을 갖는 레지스트 마스크(PR1)를 형성한다.
도 4의 (C)에 도시한 바와 같이, 염화제2철을 사용한 웨트 에칭 기술을 이용하여 배선층(2z)을 패터닝한 후, 웨트 처리에 의해 레지스트 마스크(PR1)를 제거한다. 그 후, 약액에 의한 세정 처리를 행함으로써 애싱 시에 발생하는 잔사 등을 박리한다. 이에 의해, 소정의 회로 배선을 갖는 배선 패턴(2)이 형성된다.
도 4의 (D)에 도시한 바와 같이, 무전해 도금법을 이용하여 배선 패턴(2)을 포함하는 절연 기판(1) 상의 전면에 구리 박막(3z)을 약 1㎛의 두께로 도금한다.
다음으로, 도 5의 (A)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 구리 박막(3z) 상에 소정의 패턴을 갖는 레지스트 마스크(PR2)를 형성한다. 이 때, 레지스트 마스크(PR2)는 전극 영역(4c) 및 경계 영역(4b)에서의 구리 박막(3z) 상에는 형성하지 않도록 한다.
도 5의 (B)에 도시한 바와 같이, 에칭 기술을 이용하여 구리 박막(3z)을 패터닝한 후, 웨트 처리에 의해 레지스트 마스크(PR2)를 박리한다. 이에 의해, 후속의 공정에서 금 도금층(5)을 도금 형성할 때에, 배선 패턴(2)에 대해 일괄하여 급전하기 위한 구리 박막(3)이 형성된다. 다시 말해, 구리 박막(3)은 금 도금층(5)을 형성할 때의 도금 리드로서 이용된다.
도 5의 (C)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 배선 패턴(2)에서의 전극 영역(4c)을 포함하는 부분에 개구부를 갖는 내금(耐金) 레지스트 마스크(PR3)를 형성한다. 이 때, 경계 영역(4b)은 내금 레지스트 마스터(PR3)에 의해 덮여져 있다.
도 5의 (D)에 도시한 바와 같이, 에칭 기술을 이용하여 구리 박막(3)의 표면을 약 5㎛ 정도 소프트 에칭하여 단차부(2a)를 형성한다. 이에 의해, 후속의 공정에서 금 도금층(5)을 형성하였을 때에, 패드 전극부(전극 영역(4c))에서의 배선의 두께(높이)를 저감하는 것이 가능하게 된다.
다음으로, 도 6의 (A)에 도시한 바와 같이, 선택 도금법을 이용하여, 소정 영역(전극 영역(4c))에서의 배선 패턴(2)의 표면에 금 도금층(전해 Au/Ni 도금막)(5)을 약 5.5㎛(약 0.5㎛/약 5㎛)의 두께로 형성한다. 그 후, 웨트 처리에 의해 내금 레지스트 마스크(PR3)를 박리한다. 이에 의해, 배선 패턴(2)의 전극 영역(4c)의 표면에 금 도금층(5)이 선택적으로 형성된다. 또한, 금 도금층(5)은 Au/Ni층에 한정되지 않고, 예를 들면 금 도금층(5)으로서 Au/Pb/Ni층을 이용하여도 된다.
도 6의 (B)에 도시한 바와 같이, 에칭 기술을 이용하여 전체면 에칭함으로써 구리 박막(3)을 제거한다. 이 때, 경계 영역(4b)에서의 배선 패턴(2)의 표면도 동시에 에칭되므로, 경계 영역(4b)에서의 배선 패턴(2)의 상면은 배선 영역(4a)에서의 배선 패턴(2)의 상면보다도 우묵하게 들어가고, 경계 영역(4b)에는 구리 박막(3)의 두께에 대응한 단차부(2b)(단차 약 1㎛)가 형성된다.
도 6의 (C)에 도시한 바와 같이, 소정의 개구부(6a)를 갖고, 금 도금층(5)의 일부와, 경계 영역(4b) 및 배선 영역(4a)의 배선 패턴(2)을 피복하도록 솔더 레지스트(6)를 형성한다. 솔더 레지스트(6)는 배선 패턴(2)의 보호막으로서 기능한다.
마지막으로, 도 1에 도시한 바와 같이 배선 패턴(2)의 전극 영역(4c)에서의 금 도금층(5)에 도전 부재(8)를 와이어 본딩 접속한다. 여기서, 도전 부재(8)에는 금선 등이 채용된다. 그 후, 이들 전체를 밀봉하기 위한 밀봉 수지층(12)을 형성한다. 밀봉 수지층(12)은 솔더 레지스트(6) 상에 형성되고, 반도체 소자(7)(도 1 참조) 및 배선 패턴(2)의 전극 영역(4c)(금 도금층(5))을 덮도록 전체면에 형성된다. 이 밀봉 수지층(12)은 반도체 소자(7)를 외계로부터의 영향으로부터 보호하고 있다. 밀봉 수지층(12)의 재료는, 예를 들면 에폭시 수지 등의 열경화성의 절연성의 수지이다. 또한, 밀봉 수지층(12) 내에는 열전도성을 높이기 위한 필러가 첨가되어 있어도 된다.
이들 공정에 의해, 제1 실시 형태의 소자 탑재용 기판(소자 탑재용 기판의 패드 전극부)을 얻을 수 있다.
이상 설명한 제1 실시 형태의 소자 탑재용 기판 및 반도체 모듈에 따르면, 이하와 같은 효과를 얻을 수 있게 된다.
(1) 금 도금층(5)과의 경계 영역(4b)에 단차부(2b)를 형성함으로써, 금 도금층(5)과 솔더 레지스트(6)의 계면을 거쳐 침입하는 수분이 배선 패턴(2)의 표면 상을 확산해 가는 거리에 관해, 그 확산 거리가 종래와 같이 단차부를 형성하지 않은 경우에 비해 길어진다. 이 때문에, 배선 영역(4a)에서의 배선 패턴(2)에의 수분의 공급(확산)이 억제되어, 배선 패턴간에서 이온 마이그레이션이 발생하기 어려워진다. 이 결과, 소자 탑재용 기판 나아가서는 반도체 모듈의 신뢰성을 향상시킬 수 있다.
(2) 경계 영역(4b)에서의 배선 패턴(2)의 상면이 배선 영역(4a)에서의 배선 패턴(2)의 상면보다도 우묵하게 들어가도록 단차부(2b)를 형성함으로써, 단차부(2b)의 저부측에 수분이 머무르기 쉬워져, 단차부(2b)가 침입한 수분의 장벽으로서 작용하기 때문에, 배선 패턴(2)의 경계 영역(4b)으로부터 배선 영역(4a)에의 수분의 확산이 더 억제된다. 이 결과, 소자 탑재용 기판 나아가서는 반도체 모듈의 신뢰성을 더욱 향상시킬 수 있다.
(3) 배선 패턴(2)의 표면에 경계 영역(4b)의 단차부(2b)를 포함하는 오목형의 홈을 형성함으로써, 솔더 레지스트(6)와의 사이에 앵커 효과가 생기어, 배선 패턴(2)과 솔더 레지스트(6) 사이의 밀착성이 향상된다. 이 때문에, 침입하는 수분이 경계 영역(4b)에서의 배선 패턴(2)의 표면 상을 보다 확산하기 어려워진다. 이 결과, 소자 탑재용 기판 나아가서는 반도체 모듈의 신뢰성을 더욱 향상시킬 수 있다.
(4) 금 도금층(5)과의 경계 영역(4b)에 단차부(2b)를 형성함으로써, 단차부(2b)가 수분의 침입원에 인접하여 확실하게 수분의 확산을 억제하므로, 배선 영역(4a) 내에 단차부가 형성되어 있는 경우에 비해, 소자 탑재용 기판 나아가서는 반도체 모듈의 신뢰성을 보다 효과적으로 향상시킬 수 있다.
<제2 실시 형태>
도 7은 도 3 중의 B-B선을 따른 단면도에 상당하고, 도 7의 (A)는 제1 실시 형태에 따른 반도체 모듈의 단면도이며, 도 7의 (B)는 제2 실시 형태에 따른 반도체 모듈의 단면도이다.
제1 실시 형태의 반도체 모듈에서의 배선 패턴(2)은, 도 7의 (A)에 도시한 바와 같이 절연 기판(1) 상에 사각형의 배선 패턴(2)이 형성되고, 이를 솔더 레지스트(6)가 피복 형성하고 있다. 이에 대해, 제2 실시 형태의 반도체 모듈에서의 배선 패턴(2)은, 그 저부가 스커트 상태(2c)로 넓어지고, 또한 그 부분의 연부를 따라 절연 기판(1)과의 사이에 간극(1b)을 갖고 있다. 그 이외에 대해서는, 앞의 제1 실시 형태와 마찬가지이다.
이와 같은 반도체 모듈은, 도 4의 (C)에 도시한 공정에서의 에칭 조건을 제어하여 배선 패턴(2)의 형상을 그 저부가 스커트 상태(2c)로 되도록 가공한 후에, 도 4의 (C), 도 5의 (B) 및 도 6의 (A)에 도시한 공정에서의 약액 처리를 제어하여 절연 기판을 등방적으로 에칭함으로써, 배선 패턴(2)의 저부의 연부를 따라 절연 기판(1)과의 사이에 간극(1b)을 형성할 수 있다. 또한, 간극(1b)은 배선 패턴(2) 상에 솔더 레지스트(6)를 형성할 때에, 솔더 레지스트(6)에 의해 용이하게 매립된다.
이 제2 실시 형태의 반도체 모듈에 따르면, 상기 (1)∼(4)의 효과 외에 이하와 같은 효과를 얻을 수 있게 된다.
(5) 배선 패턴(2)에 절연 기판(1)과 접하는 측의 연부를 따라 절연 기판(1)과의 사이에 간극(1b)을 형성하고, 솔더 레지스트(6)가 간극(1b)을 매립하도록 형성함으로써, 간극(1b)에 매립된 솔더레지스트(6)의 앵커 효과에 의해 배선 패턴(2)과 솔더 레지스트(6)와의 밀착성이 향상되므로, 침입하는 수분이 배선 영역(4a)에서의 배선 패턴(2)의 표면 상을 보다 확산하게 된다. 이 결과, 반도체 모듈의 신 뢰성을 더욱 향상시킬 수 있다.
(6) 배선 패턴(2)의 저부를 스커트 상태로 하고, 그 하부에 간극(1b)을 형성함으로써, 배선 패턴(2)의 측면을 절연 기판(1)측으로 이동해 가는 수분의 확산 거리가, 그들이 형성되어 있지 않은 경우에 비해 길어지므로 수분의 공급이 억제되어, 그만큼 배선 패턴간에서 이온 마이그레이션이 발생하기 어려워진다. 이 결과, 반도체 모듈의 신뢰성을 향상시킨다.
<제3 실시 형태>
도 8은 제3 실시 형태에 따른 반도체 모듈의 패드 전극부의 단면도이다. 제1 실시 형태와 다른 개소는 경계 영역(4b) 및 배선 영역(4a)에서의 배선 패턴(2)의 표면이 조면 가공이 실시되어 있는 것이다. 그 이외에 대해서는, 앞의 제1 실시 형태와 마찬가지이다.
이와 같은 반도체 모듈은, 도 6의 (B)에 도시한 공정 후, 구리로 이루어지는 배선 패턴(2)의 표면을 웨트 처리 등에 의해 조면화함으로써 용이하게 형성할 수 있다. 예를 들면, 산계 약액을 이용한 표면 처리를 행하면, 그 표면은 미소한 요철을 갖는 조면으로 된다. 이에 의해, 배선 패턴(2)의 표면이 미소한 요철을 갖고 조면화된다. 이 조면화에 의한 배선 패턴(2)의 산술 평균 거칠기(Ra)는 약 0.38㎛이다. 배선 패턴(2)의 표면의 Ra는, 촉침식 표면 형상 측정기로 계측할 수 있다. 또한, 이 산계 약액에 의한 웨트 처리에서는, 금 도금층(5)의 표면은 조면화되지 않는다. 금 도금층(5)의 Ra는 약 0.11㎛이다.
이 제3 실시 형태의 반도체 모듈에 따르면, 상기 (1)∼(4)의 효과 외에 이하 와 같은 효과를 얻을 수 있게 된다.
(7) 경계 영역(4b)에서 솔더 레지스트(6)와 접하는 배선 패턴(2)의 표면을 조면 가공함으로써, 경계 영역(4b)에서의 배선 패턴(2)의 표면에 미세한 요철이 형성되므로, 침입하는 수분의 배선 패턴(2)의 표면 상의 확산 거리가 길어져 그 확산이 제한된다. 또한, 배선 패턴(2)의 표면에 미세한 요철이 형성되면, 그 부분에서는 솔더 레지스트(6)와의 밀착성이 향상되므로, 침입하는 수분이 경계 영역(4b)에서의 배선 패턴(2)과 솔더 레지스트(6)와의 계면을 보다 확산하기 어려워진다. 이들 결과, 배선 패턴(2)의 경계 영역(4b)으로부터 배선 영역(4a)에의 수분의 확산이 더 억제되어, 반도체 모듈의 신뢰성을 더욱 향상시킬 수 있다.
또한, 상기 실시 형태에서는 구리 박막(3)의 형성ㆍ제거를 이용하여 단차부(2b)를 형성하는 예를 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면 포토리소그래피 기술을 이용하여 경계 영역(4b)에서 단차부를 형성하기 위한 레지스트 마스크를 별도 형성하고, 에칭 기술을 이용하여 원하는 단차부를 형성하도록 하여도 된다. 이 경우에도 상기 효과를 발휘할 수 있다.
상기 실시 형태에서는, 소자 탑재용 기판(20) 상에 형성한 패드 전극부(전극 영역(4c))에서의 예를 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면 LSI칩으로 대표되는 반도체 소자에 형성된 패드 전극부이어도 된다. 이 경우에도 상기 효과를 발휘할 수 있다.
상기 제3 실시 형태에서는, 웨트 처리에 의한 조면화의 예를 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면 배선 패턴(2)의 표면을 플라즈마 처리 등에 의해 조면화하여도 된다. 이 경우, 예를 들면 아르곤 가스를 이용한 플라즈마 조사에 의한 표면 처리를 행하면, 그 표면은 미소한 요철을 갖는 조면으로 된다. 또한, 이 플라즈마 처리에서는 금 도금층(5)의 표면은 조면화되어 있지 않다.
상기 실시 형태에서는, 경계 영역(4b)에서의 배선 패턴(2)의 표면에 단차부(2b)를 형성한 예를 나타냈지만, 예를 들면 배선 영역(4a)에서의 배선 패턴(2)의 표면에 단차부를 형성하도록 하여도 된다. 이 경우에는, 전극 영역(4c)으로부터 침입하는 수분이 그 단차부보다 앞의 배선 영역에 확산하기 여려워져, 단차부보다 앞의 배선 패턴간에서 이온 마이그레이션의 발생이 억제된다.
<제4 실시 형태>
도 9는, 제4 실시 형태에 따른 패드 전극을 구비한 반도체 모듈의 구성을 도시하는 개략 단면도이다. 도 10은, 도 9에 도시한 반도체 모듈의 패드 전극부를 확대한 단면도이다. 제1 실시 형태에 따른 반도체 모듈에서는, 반도체 소자(7)가 배선 패턴(2)의 전극 영역(4c)에서의 금 도금층(5)에 도전 부재(8)가 와이어 본딩 접속되어 있다. 이에 대해, 제4 실시 형태에 따른 반도체 모듈에서는 반도체 소자(7)가 소자 탑재용 기판(20)에 플립 칩 접속되어 있다. 구체적으로는, 범프(90)가 형성된 반도체 소자(7)의 전극 형성면이 페이스 다운되고, 범프(9)가 땜납(92)을 통하여 배선 패턴(2)의 전극 영역(4c)에서의 금 도금층(5)에 접속되어 있다. 또한, 반도체 소자(7)와 솔더 레지스트(6) 사이에는 언더 필(94)이 충전되어 있다.
이상 설명한 제4 실시 형태의 소자 탑재용 기판 및 반도체 모듈에 따르면, 제1 실시 형태의 소자 탑재용 기판 및 반도체 모듈과 마찬가지의 효과를 얻을 수 있게 된다.
(8) 언더 필(94)에 의해, 범프(90), 땜납(92) 및 금 도금층(5)이 보호되므로, 범프(90)와 금 도금층(5)과의 접속 신뢰성이 향상된다. 또한, 언더 필(94)에 의해, 배선 영역(4a)에서의 배선 패턴(2)에의 수분의 공급(확산)이 더 억제되어, 배선 패턴간에서 이온 마이그레이션이 보다 한층 발생하기 어려워진다.
<제5 실시 형태>
다음으로, 상술한 반도체 모듈을 구비한 휴대 기기에 대해 설명한다. 또한, 휴대 기기로서 휴대 전화에 탑재하는 예를 나타냈지만, 예를 들면 개인용 휴대 정보 단말기(PDA), 디지털 　비디오　카메라(DVC) 및 디지털 스틸 카메라(DSC) 등의 전자 기기이어도 된다.
도 11은 제5 실시 형태에 따른 반도체 모듈을 구비한 휴대 전화의 구성을 도시하는 도면이다. 휴대 전화(211)는, 제1 케이스(212)와 제2 케이스(214)가 가동부(220)에 의해 연결되는 구조로 되어 있다. 제1 케이스(212)와 제2 케이스(214)는 가동부(220)를 축으로서 회동 가능하다. 제1 케이스(212)에는 문자나 화상 등의 정보를 표시하는 표시부(218)나 스피커부(224)가 형성되어 있다. 또한, 제2 케이스(214)에는 조작용 버튼 등의 조작부(222)나 마이크부(226)가 형성되어 있다. 또한, 각 실시 형태에 따른 반도체 모듈은 이러한 휴대 전화(211)의 내부에 탑재되어 있다.
도 12는 도 11에 도시한 휴대 전화의 부분 단면도(제1 케이스(212)의 단면도)이다. 본 발명의 각 실시 형태에 따른 반도체 모듈(130)은, 외부 접속 전 극(290)을 개재하여 프린트 기판(228)에 탑재되고, 이러한 프린트 기판(228)을 통하여 표시부(218) 등과 전기적으로 접속되어 있다. 또한, 반도체 모듈(130)의 이면측(외부 접속 전극(290)과는 반대측의 면)에는 금속 기판 등의 방열 기판(216)이 형성되고, 예를 들면 반도체 모듈(130)로부터 발생하는 열을 제1 케이스(212) 내부에 가두지 않고, 효율적으로 제1 케이스(212)의 외부로 방열할 수 있게 되어 있다.
본 실시 형태에 따른 반도체 모듈을 구비한 휴대 기기에 따르면, 이하의 효과를 얻을 수 있다.
(10) 패드 전극부에서, 배선 패턴(2)에의 수분의 공급(확산)이 억제되어, 배선 패턴간에서 이온 마이그레이션이 발생하기 어려워, 반도체 모듈(130)의 접속 신뢰성이 향상되므로, 이러한 반도체 모듈(130)을 탑재한 휴대 기기의 신뢰성이 향상된다.
(11) 상기 실시 형태에서 도시한 웨이퍼 레벨 CSP(Chip Size Package) 프로세스에 의해 제조된 반도체 모듈(130)은 박형화ㆍ소형화되므로, 이러한 반도체 모듈(130)을 탑재한 휴대 기기의 박형화ㆍ소형화를 도모할 수 있다.
도 1은 제1 실시 형태에 따른 패드 전극을 구비한 반도체 모듈의 개략 단면도.
도 2는 도 1에 도시한 반도체 모듈의 패드 전극부를 확대한 단면도.
도 3은 도 1에 도시한 반도체 모듈의 패드 전극부를 확대한 평면도.
도 4의 (A)∼(D)는 제1 실시 형태의 반도체 모듈의 패드 전극부의 제조 프로세스를 설명하기 위한 단면도.
도 5의 (A)∼(D)는 제1 실시 형태의 반도체 모듈의 패드 전극부의 제조 프로세스를 설명하기 위한 단면도.
도 6의 (A)∼(C)는 제1 실시 형태의 반도체 모듈의 패드 전극부의 제조 프로세스를 설명하기 위한 단면도.
도 7의 (A) 및 (B)는 제1 및 제2 실시 형태의 반도체 모듈의 배선 패턴 부분의 단면도.
도 8은 제3 실시 형태에 따른 반도체 모듈의 패드 전극부를 도시하는 단면도.
도 9는 제4 실시 형태에 따른 패드 전극을 구비한 반도체 모듈의 구성을 도시하는 개략 단면도.
도 10은 도 9에 도시한 반도체 모듈의 패드 전극부를 확대한 단면도.
도 11은 제5 실시 형태에 따른 반도체 모듈을 구비한 휴대 전화의 구성을 도시하는 도면.
도 12는 도 11에 도시한 휴대 전화의 부분 단면도(제1 케이스의 단면도).
도 13은 종래의 BGA형의 반도체 장치의 개략 단면 구조를 도시하는 단면도.
도 14는 도 13에 도시한 반도체 장치의 패드 전극부를 확대한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연 기판
2 : 배선 패턴
2b : 단차부
4a : 배선 영역
4b : 경계 영역
4c : 전극 영역
5 : 금 도금층
6 : 솔더 레지스트
8 : 도전 부재
12 : 밀봉 수지층

Claims (14)

  1. 배선 영역과 이에 접속된 전극 영역을 포함하고, 상기 배선 영역과 상기 전극 영역과의 경계 영역에 단차부를 갖는, 구리로 이루어지는 배선층과,
    상기 전극 영역에서의 배선층의 표면에 형성된 금 도금층과,
    상기 금 도금층의 일부와, 상기 경계 영역 및 상기 배선 영역의 배선층을 피복하여 형성되고, 상기 전극 영역에 소정의 개구부를 갖는 절연층
    을 구비하는 소자 탑재용 기판.
  2. 제1항에 있어서,
    상기 단차부는 상기 배선 영역의 배선층의 상면보다도 우묵하게 들어가 형성되어 있는 것을 특징으로 하는 소자 탑재용 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 경계 영역에서 상기 절연층과 접하는 배선층의 표면은 조면(粗面) 가공이 실시되어 있는 것을 특징으로 하는 소자 탑재용 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층 및 상기 절연층은 기판 상에 형성되고,
    상기 배선층은 상기 기판과 접하는 측의 연부를 따라 상기 기판 사이에 간극 을 갖고, 상기 절연층은 이 간극을 매립하도록 형성되어 있는 것을 특징으로 하는 소자 탑재용 기판.
  5. 제1항 내지 제4항 중 어느 한 항의 소자 탑재용 기판과,
    상기 소자 탑재용 기판에 실장된 반도체 소자
    를 구비하는 것을 특징으로 하는 반도체 모듈.
  6. 제5항에 있어서,
    상기 반도체 소자가 상기 소자 탑재용 기판에 와이어 본딩 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  7. 제5항에 있어서,
    상기 반도체 소자가 상기 소자 탑재용 기판에 플립 칩 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  8. 제5항 내지 제7항 중 어느 한 항의 반도체 모듈을 탑재한 것을 특징으로 하는 휴대 기기.
  9. 기판 상에 제1 금속층을 형성하는 공정과,
    상기 제1 금속층을 패터닝하여, 전극 영역, 배선 영역 및 상기 전극 영역과 상기 배선 영역 사이에 형성된 경계 영역을 갖는 배선을 형성하는 공정과,
    상기 배선 및 상기 기판의 표면에 제2 금속층을 형성하는 공정과,
    상기 전극 영역과, 상기 경계 영역과, 상기 전극 영역 및 상기 경계 영역의 주위의 소정 영역에서 상기 제2 금속층의 일부가 노출되도록, 상기 기판 상에 제1 마스크를 형성하는 공정과,
    상기 제1 마스크를 이용하여, 상기 전극 영역과, 상기 경계 영역과, 상기 전극 영역 및 상기 경계 영역의 주위의 소정 영역의 상기 제2 금속층을 선택적으로 제거한 후, 상기 전극 영역 및 상기 경계 영역의 상기 배선층, 및 상기 소정 영역의 상기 기판을 파내려 가고, 상기 경계 영역의 표면을 상기 배선 영역의 표면보다 낮게 하는 공정과,
    상기 제1 마스크를 제거하는 공정과,
    상기 전극 영역의 상기 배선 및 상기 전극 영역의 주위의 소정 영역의 상기 기판이 노출되도록, 상기 기판 상에 제2 마스크를 형성하는 공정과,
    상기 제2 금속층을 도금 리드로서 이용하여 상기 전극 영역에 금 도금층을 형성하는 공정과,
    상기 제2 마스크 및 상기 제2 금속층을 제거하는 공정과,
    상기 전극 영역의 일부, 상기 경계 영역 및 상기 배선 영역의 배선층을 절연층으로 피복하는 공정
    을 구비하는 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 금속층을 무전해 도금 및 전해 도금을 이용하여 형성하는 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 제2 금속층을 무전해 도금을 이용하여 형성하는 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 금 도금층이 Au/Ni층, 또는 Au/Pb/Ni층인 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 배선을 형성한 후, 상기 배선의 표면을 조면화시키는 공정을 더 구비하는 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 절연층이 피복되는 영역에 있는 상기 배선의 저부의 연부를 따라서, 그 배선과 상기 기판 사이에 간극을 형성한 후, 상기 절연층을 형성하는 것을 특징으로 하는 소자 탑재용 기판의 제조 방법.
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