KR101061627B1 - 회로 장치 및 회로 장치의 제조 방법 - Google Patents

회로 장치 및 회로 장치의 제조 방법 Download PDF

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야스히로 고하라
료스께 우스이
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Abstract

패드 전극부에서의 밀봉 수지층의 박리를 억제하여, 회로 장치의 신뢰성을 향상시킨다. 이 회로 장치는, 배선층(3), 금 도금층(4), 절연 수지층(5), 회로 소자(6), 도전 부재(7), 및 밀봉 수지층(8)을 구비한다. 배선층(3)은, 구리로 이루어지는 배선층(3)의 패드 전극 부분에서 그 표면에 금 도금층(4)이 형성된다. 이 부분 이외의 표면은 조면 가공이 실시된다. 절연 수지층(5)은, 배선층(3)을 덮도록, 패드 전극의 형성 영역에 개구부(5a)를 갖도록 형성된다. 회로 소자(6)는 소정의 영역의 절연 수지층(5) 상에 장착된다. 밀봉 수지층(8)은 절연 수지층(5) 상에 형성되고, 회로 소자(6) 및 패드 전극의 개구부(5a)를 덮도록 전체면에 형성된다. 여기서, 밀봉 수지층(8)은, 패드 전극 부분에서 금 도금층(4) 및 배선층(3)과 접하도록 형성된다.
Figure R1020070040988
패드 전극, 절연 수지층, 회로 소자, 밀봉 수지, 층금 도금층

Description

회로 장치 및 회로 장치의 제조 방법{CIRCUIT DEVICE AND METHOD FOR MANUFACTURING CIRCUIT DEVICE}
도 1은 본 발명의 제1 실시예에 따른 회로 장치의 개략 단면 구조를 도시하는 단면도.
도 2는 도 1에 도시한 회로 장치의 패드 전극부를 확대한 단면도.
도 3은 도 1에 도시한 회로 장치의 패드 전극부를 확대한 평면도.
도 4의 (A)~(E)는, 제1 실시예의 회로 장치의 제1 제조 프로세스를 설명하기 위한 단면도.
도 5의 (A)~(D)는, 제1 실시예의 회로 장치의 제1 제조 프로세스를 설명하기 위한 단면도.
도 6의 (A)~(D)는, 제1 실시예의 회로 장치의 제2 제조 프로세스를 설명하기 위한 주요부 평면도.
도 7의 (A)~(D)는, 제1 실시예의 회로 장치의 제2 제조 프로세스를 설명하기 위한 주요부 단면도로, 각각 도 6의 (A)~(D)의 A-A'선 상의 단면도.
도 8의 (A)~(B)는, 제1 실시예의 회로 장치의 제2 제조 프로세스를 설명하기 위한 주요부 평면도.
도 9의 (A)~(B)는, 제1 실시예의 회로 장치의 제2 제조 프로세스를 설명하기 위한 주요부 단면도로, 각각 도 8의 (A)~(B)의 A-A'선 상의 단면도.
도 10은 본 발명의 제2 실시예에 따른 회로 장치의 개략 단면 구조를 도시하는 단면도.
도 11은 도 6에 도시한 회로 장치의 패드 전극부를 확대한 단면도.
도 12는 본 발명의 제3 실시예에 따른 회로 장치의 개략 단면 구조를 도시하는 단면도.
도 13은 도 12에 도시한 회로 장치의 패드 전극부를 확대한 단면도.
도 14는 제4 실시예의 회로 장치의 구조를 도시한 평면도.
도 15는 도 14의 A-A'선 상의 단면도.
도 16은 제4 실시예의 회로 장치의 배선층 및 금 도금층의 패턴을 도시하는 도면.
도 17은 제4 실시예의 회로 장치의 절연층의 개구 패턴을 도시하는 도면.
도 18은 종래의 BGA형의 반도체 장치의 개략 단면 구조를 도시하는 단면도.
도 19는 도 18에 도시한 반도체 장치의 패드 전극부를 확대한 단면도.
<부호의 설명>
1 : 금속 기판
2 : 절연층
3 : 배선층
4 : 금 도금층
5 : 절연 수지층
6 : 회로 소자
7 : 도전 부재
8 : 밀봉 수지층
[특허 문헌 1] 일본 특개 2005-197648호 공보
[특허 문헌 2] 일본 특개 2002-110717호 공보
본 발명은, 회로 장치에 관한 것으로, 특히 패드 전극을 구비하는 회로 장치에 관한 것이다.
휴대 전화, PDA, DVC, DSC 등의 포터블 일렉트로닉스 기기의 고기능화가 가속화하고 있는 가운데, 이러한 제품이 시장에서 받아들여지기 위해서는 소형·경량화가 필수로 되어 있으며, 그 실현을 위해 고집적의 시스템 LSI가 요구되고 있다. 한편, 이들 일렉트로닉스 기기에 대해서는, 보다 사용하기 쉽고 편리한 것이 요구되고 있어, 기기에 사용되는 LSI에 대하여, 고기능화, 고성능화가 요구되고 있다. 이 때문에, LSI칩의 고집적화에 수반하여 그 I/0수가 증대하는 한편으로 패키지 자체의 소형화 요구도 강해지고, 이들을 양립시키기 위해서, 반도체 부품의 고밀도한 기판 실장에 적합한 반도체 패키지의 개발이 강하게 요구되고 있다. 이러한 요구에 대응하기 위해서, CSP(Chip Size Package)라고 불리는 패키지 기술이 다양하게 개발되어 있다.
이러한 패키지의 예로서, BGA(Ball Grid Array)가 알려져 있다. BGA는, 패키지용 기판 상에 반도체 칩을 실장하고, 그것을 수지 몰딩한 후, 반대측의 면에 외부 단자로서 땜납 볼을 에리어 형상으로 형성한 것이다.
도 18은, 특허 문헌 1에 기재된 BGA형의 반도체 장치의 개략 단면도이다. 이 반도체 장치(회로 장치)는 회로 기판(110)의 한쪽 면에 반도체 소자(회로 소자)(106)를 탑재하고, 다른 쪽의 면에 외부 접속 단자로서 땜납 볼(112)을 접합한 것이다. 회로 기판(110)의 한쪽 면에는 반도체 소자(106)와 전기적으로 접속하는 배선 패턴(103)(패드 전극부(103a))이 형성되고, 회로 기판(110)의 다른쪽 면에는 외부 접속 단자를 접합하는 랜드부(103b)가 형성되어 있다. 배선 패턴(103)과 랜드부(103b)와의 전기적 접속은 절연 기판(101)을 관통하는 관통 구멍(111)의 내벽면에 형성한 도체부를 통해서 이루어진다. 솔더 레지스트(105)는 회로 기판(110)의 표면을 보호하고 있다. 회로 기판(110)의 한쪽 면은 반도체 소자(106)를 탑재 한 후, 밀봉 수지층(108)에 의해 밀봉되어 있다.
도 19는, 도 18에 도시한 반도체 장치의 패드 전극부(도 18의 X로 나타낸 단면 부분)를 확대한 단면도이다. 반도체 소자(106)와 와이어 접속되는 패드 전극부(103a)는, 구리로 이루어지는 배선부와, 그 표면을 덮는 금 도금층(104)으로 구성되어 있다. 솔더 레지스트(105)는, 패드 전극부(103a)에서의 구리 배선부를 피복하고, 또한 금 도금층(104)의 일부를 피복하도록 형성되어 있다. 솔더 레지스트(105)의 개구부는, 반도체 소자(106)의 탑재 및 와이어 접속 등이 이루어진 후, 밀봉 수지층(108)에 의해 반도체 소자(106)와 함께 밀봉된다.
상기 문헌에 기재된 바와 같이, 반도체 소자(106)를 밀봉 수지층(108)에 의해 밀봉한 경우, 패드 전극부(103a)에서의 밀봉 수지층(108)의 밀착성(박리의 유무)이 중요해진다. 이 부분에서의 밀착성이 불량이면, 열 스트레스나 수분의 영향을 받아, 반도체 장치(회로 장치)의 신뢰성이 현저하게 저하한다.
본 발명은 상기 사정을 감안하여 이루어진 것으로써, 그 목적으로 하는 바는, 패드 전극부에서의 밀봉 수지층의 박리를 억제하여, 회로 장치의 신뢰성을 향상시키는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 임의의 양태에 따른 회로 장치는, 구리로 이루어지는 배선층과 그 표면의 전기적인 접속에 제공되는 부분의 일부에 형성된 금 도금층으로 이루어지는 전극과, 전극의 전체면을 피복하는 밀봉 수지층을 구비하고, 밀봉 수지층은 금 도금층 및 배선층과 접하도록 형성되어 있는 것을 특징으로 한다. 여기에서, 전극이란, 예를 들면, 패키지 기판 혹은 모듈 기판 등의 회로 기판에 형성된 패드 전극, 혹은 LSI 칩으로 대표되는 회로 소자에 형성된 패드 전극을 의미한다. 이 전극에 의해, 회로 기판과 LSI 칩으로 대표되는 회로 소자를 와이어 본딩으로 접속하거나, 회로 기판과 외부의 회로 장치를 와이어 본딩으로 접속하거나 한다.
이 양태에 따르면, 전극에서의 밀봉 수지층은, 금 도금층과 접할뿐만 아니 라, 금 도금층보다도 밀착성이 높은 배선층과도 접해서 형성되므로, 종래와 같이 금 도금층하고만 접하는 경우에 비해, 전극에서의 밀봉 수지층의 밀착 강도가 향상한다. 이 결과, 열 스트레스나 수분의 영향을 받지 않고, 회로 장치의 신뢰성이 향상한다.
상기 구성에서, 회로 소자와 패드 전극의 금 도금층이 형성된 부분을 전기적으로 접속하는 도전 부재를 더 구비하고, 도전 부재는, 금 도금층을 개재하여 배선층과 전기적으로 접속하고 있는 것이 바람직하다. 이 경우, 패드 전극 표면에 금 도금층을 형성하고 있기 때문에, 구리로 이루어지는 배선층의 경우에 발생하는 패드 전극 표면의 열화를 억제할 수 있다. 이 때문에, 패드 전극에서의 밀봉 수지층의 밀착 강도를 향상시키면서, 또한 회로 장치에서의 회로 소자와 배선층과의 접속 불량을 억제할 수 있다. 이 결과, 회로 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한 본 발명의 다른 양태에 따른 다른 회로 장치는, 기판과, 기판 상에 형성된 구리로 이루어지는 배선층과, 기판 및 배선층 상에 형성되고, 전극의 형성 영역에 개구부를 갖는 절연 수지층과, 개구부 내에 형성된 배선층의 표면의 전기적인 접속에 제공되는 부분에 형성된 금 도금층과, 기판에 형성된 회로 소자와, 회로 소자와 배선층을 금 도금층을 개재하여 전기적으로 접속하는 도전 부재와, 절연 수지층 상에 형성되고, 회로 소자 및 전극의 형성 영역을 밀봉하는 밀봉 수지층을 구비하고, 밀봉 수지층은, 금 도금층 및 배선층과 접하도록 형성되어 있는 것을 특징으로 한다.
이 양태에 따르면, 전극의 형성 영역을 밀봉하는 밀봉 수지층은 금 도금층과 접할뿐만 아니라, 금 도금층보다도 밀착성이 높은 배선층과도 접하여 형성되므로, 종래와 같이 금 도금층하고만 접하는 경우에 비해, 전극의 형성 영역을 밀봉하는 밀봉 수지층의 밀착성이 향상한다. 이 결과, 열 스트레스나 수분의 영향을 받지 않고, 회로 장치의 신뢰성이 향상한다.
상기 구성에서, 회로 소자가 반도체 소자이어도 된다. 반도체 소자란, IC, LSI 등을 말한다. 이 경우, 도전 부재를 이용하여 반도체 소자가 와이어 본딩 접속되어도 된다. 또한, 도전 부재를 이용하여 반도체 소자가 플립플롭 접속되어 있어도 된다. 또한, 회로 소자가 수동 소자이어도 된다. 수동 소자란, 예를 들면, 캐패시터 등이다.
상기 구성에서, 밀봉 수지층과 접하는 배선층의 표면은 조면 가공이 실시되어 있는 것이 바람직하다. 이와 같이 함으로써, 배선층과 밀봉 수지층과의 계면에서의 밀착성의 향상이 한층 더 도모되어, 전극에서의 밀봉 수지층의 박리를 효과적으로 억제할 수 있다.
상기 구성에서, 밀봉 수지층이 배선층과 접하는 영역은, 금 도금층과 접하는 영역의 주위에 형성되어 있어도 된다. 이 경우, 금 도금층의 주위가 조면 가공이 실시된 배선층에 의해 둘러싸여지므로, 밀봉 수지층의 패드 전극으로부터의 박리를 보다 효과적으로 억제할 수 있다.
본 발명의 또 다른 양태는, 회로 장치의 제조 방법이다. 그 회로 장치의 제조 방법은, 기판의 주면 상에 배선층을 형성하는 공정과, 배선 기판의 주면 전체에 도전층을 형성하는 공정과, 전극 형성 영역에 전극보다도 크기가 넓은 개구를 구비 하는 제1 절연층을 배선 기판의 주면 전체에 형성하는 공정과, 개구에 노출된 도전층을 제거하고, 배선층을 노출시키는 공정과, 도전층을 도금용 배선으로서 이용하여, 노출된 배선층 상에 금 도금층을 형성하는 공정과, 제1 절연층 및 도전층을 제거하는 공정과, 금 도금층과 그 근방의 배선층이 노출되도록 개구를 구비하는 제2 절연층을 배선 기판의 주면 전체에 형성하는 공정과, 금 도금층에 회로 소자를 전기적으로 접속하는 공정을 구비하는 것을 특징으로 한다.
이 양태에 따르면, 배선층 상에 형성된 도전층이 버스 라인으로서 사용되며, 금 도금층의 형성 후에 도전층이 제거되기 때문에, 도금용 버스 라인이 노이즈원으로 되는 것이 회피된다.
또한, 금 도금층의 형성 후에 도금용 도전층이 제거되기 때문에, 배선 등의 레이아웃에 제약이 생기기 어려우므로, 회로 장치의 고밀도화를 도모할 수 있다.
상기 양태의 회로 장치의 제조 방법의 제1 절연층 및 도전층을 제거하는 공정에서, 노출된 상기 배선층의 표면이 조면 가공되어도 된다.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명을 구체화한 실시예에 대해서 도면에 기초하여 설명한다. 또한, 모든 도면에서, 마찬가지의 구성 요소에는 마찬가지의 부호를 붙여서, 적절히 설명을 생략한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 패드 전극을 구비한 회로 장치의 개략 단면도이다. 또한, 도 2는, 도 1에 도시한 회로 장치의 패드 전극부(도 1의 X로 나타낸 단면 부분)를 확대한 단면도이다. 도 1 및 도 2에 기초하여 제1 실시예의 회로 장치에 대해서 설명한다.
이 제1 실시예에서의 회로 장치는, 금속 기판(1), 절연층(2), 배선층(3)(패드 전극(3a)), 금 도금층(4), 절연 수지층(5), 회로 소자(6), 도전 부재(7), 및 밀봉 수지층(8)을 구비하고 있다.
금속 기판(1)은, 예를 들면, 약 1.5㎜의 두께를 갖는 구리(Cu) 기판을 이용한다. 또한, 이 금속 기판(1)과 후술하는 절연층(2)으로 구성되는 부분이, 본 발명의 「기판」의 일례이다.
절연층(2)은 에폭시 수지를 주성분으로 하는 막이 채용되고, 그 두께는, 예를 들면, 약 80㎛이다. 회로 장치의 방열성 향상의 관점으로부터, 절연층(2)은 고열전도성을 갖는 것이 바람직하다. 이 때문에, 절연층(2)은, 은, 비스무트, 구리, 알루미늄, 마그네슘, 주석, 아연 및 이들 합금 등이나 실리카, 알루미나, 질화 규소, 질화 알루미늄 등을 고열전도성 필러로서 함유하는 것이 바람직하다.
여기서, 제1 실시예에서는, 후술하는 회로 소자(6)의 하방에 위치하는 절연층(2)의 영역에, 약 70㎛의 직경(비어 직경)을 가짐과 함께, 절연층(2)을 두께 방향으로 관통하는 4개의 비어홀(2a)이 소정의 간격을 두고 형성되어 있다. 이 비어홀(2a) 내에는, 후술하는 배선층(3)을 구성하는 부재가 매립되어 있다. 배선층(3)은 이 비어홀(2a)을 통해서 금속 기판(1)의 상면에 접촉하고 있다. 이 비어홀(2a) 내에 매립된 배선층(3)은, 회로 소자(6)로부터의 열을 금속 기판(1)에 전달하여 방열하는 기능을 갖는다.
배선층(3)에는, 예를 들면, 구리나 알루미늄 등의 금속이 채용되고, 그 두께는, 예를 들면, 약 20㎛이다. 배선층(3)은, 일부에 패드 전극(3a)을 포함하여 소정의 배선 패턴으로 가공되어 있다. 배선층(3)의 패드 전극(3a) 부분에서는, 그 표면에 후술하는 금 도금층(4)이 형성되어 있다. 이 부분 이외의 표면은 조면 가공이 실시되어 있다. 이 조면 가공에 의한 배선층(3)의 산술 평균 거칠기 Ra는, 약 0.2㎛∼ 약 10㎛가 바람직하다. 여기에서는, 조면화에 의해 Ra가 약 0.38㎛로 된 구리 배선을 채용하였다. 또한, 조면화하기 전의 구리 배선의 Ra는 약 0.25㎛이다.
금 도금층(4)은 전해 Au/Ni 도금막이 채용되고, 그 막 두께는, 예를 들면, 약 0.5㎛이다. 금 도금층(4)은, 배선층(3)의 패드 전극(3a) 부분에서 그 표면의 일부를 덮도록 형성되어 있다. 또한, 이 패드 전극(3a)이, 본 발명의 「전극」의 일례이다. 여기에서, 금 도금층(4)의 Ra는 약 0.11㎛이다. 금 도금층(4)의 표면은, 구리로 이루어지는 배선층(3)의 표면에 비해서 표면 거칠기(산술 평균 거칠기 Ra)가 작기 때문에, 후술하는 밀봉 수지층(8)과의 사이의 앵커 효과가 작으며, 구리로 이루어지는 배선층(3)에 비해 금 도금층(4) 쪽이, 밀착 강도가 작다.
절연 수지층(5)에는 에폭시 수지 등으로 이루어지는 솔더 레지스트층이 채용되며, 그 막 두께는, 예를 들면, 약 30㎛이다. 절연 수지층(5)은, 절연층(2) 및 배선층(3) 상에 형성되며, 또한, 배선층(3)의 패드 전극(3a)을 포함하는 형성 영역에 대응한 개구부(5a)를 갖는다. 이 절연 수지층(5)은 배선층(3)의 보호막으로서 기능한다. 또한, 절연 수지층(5)은 표면이 조면화된 배선층(3) 상에 형성되기 때 문에, 그 계면은 양호한 밀착성을 갖는다.
회로 소자(6)는, 예를 들면, IC 칩이나 LSI 칩 등의 반도체 소자나, 캐패시터, 저항 등의 수동 소자이다. 여기에서는, 그 상면에 패드 전극(도시하지 않음)을 구비하는 LSI 칩을 채용하고 있다. 회로 소자(6)는 소정의 영역의 절연 수지층(5) 상에 장착되어 있다.
도전 부재(7)는, 금선 등이 채용되고, 배선층(3)의 패드 전극(3a)과 회로 소자(6)를 금 도금층(4)을 통하여 전기적으로 와이어 본딩 접속하고 있다.
밀봉 수지층(8)은, 절연 수지층(5), 회로 소자(6) 및 절연 수지층(5)의 개구부(5a)를 덮도록 전체면에 형성되어 있다. 또한, 개구부(5a) 부분에서는, 밀봉 수지층(8)은 금 도금층(4), 절연층(2) 및 배선층(3)과 접하도록 형성되어 있다. 이 밀봉 수지층(8)은, 회로 소자(6)를 외계로부터의 영향으로부터 보호하고 있다. 밀봉 수지층(8)의 재료는, 예를 들면, 에폭시 수지 등의 열경화성의 절연성의 수지이다. 또한, 밀봉 수지층(8) 내에는 열전도성을 높이기 위한 필러가 첨가되어 있어도 된다.
도 3은, 도 1에 도시한 회로 장치의 패드 전극부(도 1의 X로 나타낸 단면부분)를 확대한 평면도이다. 밀봉 수지층(8)과 배선층(3)이 접하는 면(영역(8a))은, 도전 부재(7)와의 접속 영역(8b)과, 절연 수지층(5)으로 덮여진 배선 패턴부와의 사이에 위치하고 있다.
(제조 방법)
(제1 실시예에 의한 회로 장치의 제1 제조 프로세스)
도 4 및 도 5는, 도 1에 도시한 제1 실시예에 따른 회로 장치의 제1 제조 프로세스를 설명하기 위한 단면도이다. 다음으로, 도 1, 도 4, 및 도 5를 참조하여, 제1 실시예예 의한 회로 장치의 제1 제조 프로세스에 대해서 설명한다.
우선, 도 4의 (A)에 도시한 바와 같이, 금속 기판(1) 상에, 약 80㎛의 두께를 갖는 절연층(2)과 약 3㎛의 두께를 갖는 구리박(3z)으로 이루어지는 적층막을 압착한다.
도 4의 (B)에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 비어홀(2a)(도 1 참조)의 형성 영역에 위치하는 구리박(3z)를 제거한다. 이에 의해, 절연층(2)의 비어홀(2a)의 형성 영역이 노출된다.
도 4의 (C)에 도시한 바와 같이, 구리박(3z)의 상방으로부터 탄산 가스 레이저 또는 UV 레이저를 조사함으로써, 절연층(2)이 노출된 표면으로부터 금속 기판(1)의 표면에 도달할 때까지의 영역을 제거한다. 이에 의해, 절연층(2)에 그 표면의 직경이 약 70㎛로, 절연층(2)을 관통하는 비어홀(2a)을 형성한다.
도 4의 (D)에 도시한 바와 같이, 무전해 도금법을 이용하여, 구리박(3z)의 표면 및 비어홀(2a)의 내면 상에 구리를 약 0.5㎛의 두께로 도금한다. 계속해서, 전해 도금법을 이용하여, 구리박(3z)의 표면 및 비어홀(2a)의 내부에 구리를 도금한다. 또한, 본 실시예에서는, 도금액 내에 억제제 및 촉진제를 첨가함으로써, 억제제를 구리박(3z)의 표면 상에 흡착시킴과 함께, 촉진제를 비어홀(2a)의 내면 상에 흡착시킨다. 이에 의해, 비어홀(2a)의 내면 상의 구리 도금의 두께를 크게 할 수 있으므로, 비어홀(2a) 내에 구리를 매립할 수 있다. 그 결과, 도 4의 (D)에 도 시한 바와 같이, 절연층(2) 상에 약 20㎛의 두께를 갖는 배선층(3)이 형성됨과 함께, 비어홀(2a) 내에 배선층(3)이 매립된다.
도 4의 (E)에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 배선층(3)을 패터닝한다. 이에 의해, 소정의 배선 패턴(패드 전극(3a) 등)을 갖는 배선층(3)이 형성된다.
다음으로, 도 5의 (A)에 도시한 바와 같이 선택 도금법을 이용하여, 소정 영역(패드 전극(3a)의 영역)에서의 배선층(3)의 표면에 금 도금층(전해 Au/Ni 도금막)(4)을 형성한다. 금 도금층(4)의 형성 영역은, 앞의 도 3에 도시한 영역이다.
도 5의 (B)에 도시한 바와 같이, 구리로 이루어지는 배선층(3)의 표면을 웨트 처리 등에 의해 조면화한다. 예를 들면, 산계 약액을 이용한 표면 처리를 행하면, 그 표면은 미소한 요철을 갖는 조면으로 된다. 이에 의해, 배선층(3)의 표면이 미소한 요철을 가져서 조면화된다. 이 조면화에 의한 배선층(3)의 산술 평균 거칠기 Ra는 전술한 바와 같이, 약 0.38㎛이다. 배선층(3)의 표면의 Ra는, 촉침식 표면 형상 측정기로 계측할 수 있다. 또한, 이 산계 약액에 의한 웨트 처리에서는, 금 도금층(4)의 표면은 조면화되지 않는다. 금 도금층(4)의 Ra는 약 0.11㎛이다.
도 5의 (C)에 도시한 바와 같이, 절연층(2) 및 배선층(3)을 덮고, 배선층(3)의 패드 전극(3a)의 형성 영역에 대응한 개구부(5a)를 갖도록 절연 수지층(5)을 형성한다. 절연 수지층(5)의 막 두께는, 예를 들면, 약 30㎛이다. 또한, 절연 수지층(5)은, 표면이 조면화된 배선층(3) 상에 형성되기 때문에 양호한 밀착성을 갖는 다.
도 5의 (D)에 도시한 바와 같이, 절연 수지층(5) 상에 회로 소자(6)를 장착한다. 또한, 회로 소자(6)로서는, 그 상면에 패드 전극(도시하지 않음)을 구비한 LSI 칩이다. 계속해서, 도전 부재(7)를 이용하여, 배선층(3)의 패드 전극과 회로 소자(6)를 금 도금층(4)을 통해서 와이어 본딩 접속한다. 이에 의해, 회로 소자(6)와 배선층(3)이 전기적으로 접속된다.
마지막으로, 도 1에 도시한 바와 같이, 절연 수지층(5) 상에서, 회로 소자(6) 및 패드 집합 전극(3a)의 개구부(5a)를 덮도록 밀봉 수지층(8)을 형성한다. 이 때, 패드 전극(3a) 부분에서는, 밀봉 수지층(8)은 금 도금층(4) 및 배선층(3)의 양방과 접하도록 형성된다. 우선 도시한 바와 같이, 구리로 이루어지는 배선층(3)의 표면은, 금 도금층(4)의 표면에 비해 표면 거칠기(산술 평균 거칠기 Ra)가 크다. 이 때문에, 밀봉 수지층(8)과의 사이에서 앵커 효과가 보다 작용하고, 금 도금층(4) 보다도 밀착성이 높다.
이들 공정에 의해, 제1 실시예의 회로 장치를 얻을 수 있다.
이상 설명한 제1 실시예의 회로 장치에 따르면, 이하와 같은 효과를 얻을 수 있다.
(1) 패드 전극(3a)에서의 밀봉 수지층(8)은, 금 도금층(4)과 접할 뿐만 아니라, 금 도금층(4)보다도 밀착성이 높은 배선층(3)과도 접하여 형성하므로, 종래와 같이 금 도금층하고만 접하는 경우에 비해서, 패드 전극(3a)에서의 밀봉 수지층(8)의 밀착 강도가 향상한다. 이 결과, 열 스트레스나 수분의 영향을 받지 않고, 회 로 장치의 신뢰성이 향상한다.
(2) 패드 전극(3a) 표면에 금 도금층(4)을 형성했기 때문에, 구리로 이루어지는 배선층(3)의 경우에 발생하는 패드 전극 표면의 열화를 억제할 수 있다. 이 때문에, 패드 전극(3a)에서의 밀봉 수지층(8)의 밀착 강도를 향상시키면서, 또한 회로 장치에서의 회로 소자(6)와 배선층(3)과의 접속 불량을 억제할 수 있다. 이 결과, 회로 장치의 신뢰성을 더욱 향상시킬 수 있게 된다.
(3) 밀봉 수지층(8)과 접하는 배선층(3)의 표면에 대하여 조면 가공을 실시하였기 때문에, 배선층(3)과 밀봉 수지층(8)과의 계면에서의 밀착성의 한층 더 향상이 도모되어, 패드 전극(3a)에서의 밀봉 수지층(8)의 박리를 효과적으로 억제할 수 있다.
(제1 실시예에 따른 회로 장치의 제2 제조 프로세스)
제1 실시예에 따른 회로 장치의 제2 프로세스에 대하여 설명한다. 제2 제조 프로세스의 기본적인 공정에 관하여, 상술한 제1 제조 프로세스와 마찬가지의 공정에 대해서는 설명을 적절히 생략하고, 제1 제조 프로세서와 상이한 점을 중심으로 설명한다. 도 6 및 도 8은, 도 1에 도시한 제1 실시예에 따른 회로 장치의 제2 제조 프로세스를 설명하기 위한 패드 형성 영역의 평면도이다. 도 7 및 도 9는, 각각, 도 6 및 도 8의 A-A'선 상의 단면도이다. 또한, 도 7~도 9에서는, 제1 실시예의 회로 장치에서의 패드 전극부의 주요부가 도시되어 있다.
제2 제조 프로세스는, 도 4의 (A)~도 4의 (E)까지는 제1 제조 프로세스와 공통이다.
도 4의 (E)에서 도시한 공정 후에, 도 6의 (A) 및 도 7의 (A)에 도시한 바와 같이, 절연막(2) 및 배선층(3) 상에, 무전해 도금법에 의해 플래시 구리로 이루어지는 도전층(100)을 형성한다. 도정층(100)의 두께는, 예를 들면 1㎛이다. 배선층(3)의 선단 부분에, 매치봉의 머리 부분과 같이, 원 형상으로 넓어진 패드 형성 영역이 형성되어 있다. 또, 패드 형성 영역은 원 형상에 한정되는 것은 아니고, 예를 들면 사각 형상이어도 된다.
다음으로, 도 6의 (B) 및 도 7의 (B)에 도시한 바와 같이, 금에 대한 내성을 갖는 레지스트(120)를 도전층(100) 상에 적층한 후, 노광 및 현상을 행함으로써, 패드 형성 영역에 개구 R을 형성한다. 이에 의해, 개구 R에서 도전층(100)이 노출된다.
다음으로, 도 6의 (C) 및 도 7의 (C)에 도시한 바와 같이, 황산과 과산화 수소의 혼합액을 이용하여 에칭을 행함으로써, 개구 R 내의 도전층(100)을 제거한다. 이에 의해, 개구 R 내에, 배선층(3), 및 그 주위의 절연층(2)이 노출된다.
다음으로, 도 6의 (D) 및 도 7의 (D)에 도시한 바와 같이, 레지스트(120)의 하면에 형성된 도전층(100)을 버스 라인으로서 이용하여, 전해 도금법에 의해 개구 R 내에 노출된 배선층(3) 상에 금 도금층(전해 Au/Ni 도금막)(4)을 형성한다.
다음으로, 도 8의 (A) 및 도 9의 (A)에 도시한 바와 같이, 레지스트(120)를 박리한 후, 황산과 과산화 수소의 혼합액을 이용하여 에칭을 행함으로써, 도전층(100)을 제거한다. 또한, 에칭에 의해, 제1 제조 프로세스에서 설명한 바와 같이, 배선층(3)의 표면이 조면화된다.
다음으로, 도 8의 (B) 및 도 9의 (B)에 도시한 바와 같이, 절연 수지층(포토솔더 레지스트)(5)을 적층한 후, 노광 및 현상을 행함으로써, 패드 형성 영역에 개구 R'를 형성한다. 개구 R'는, 금 도금층(4)으로 피복되어 있지 않은 배선층(3)의 일부가 노출되도록 개구 R에 비하여 개구 영역이 넓다. 이에 의해, 개구 R' 부분에, 금 도금층(4), 및 금 도금층(4)에 근접하여, 조면 가공을 실시한 배선층(3)이 노출된다. 조면 가공이 실시된 배선층(3)에 절연 수지층(5)의 하면이 접하기 때문에, 앵커 효과에 의해 배선층(3)과 절연 수지층(5)과의 밀착성이 향상한다.
이상의 공정에 의해, 제1 제조 프로세스의 도 5의 (C)에 상당하는 구조가 얻어진다. 이 후, 제1 제조 프로세스와 마찬가지의 공정을 적용함으로써, 제1 실시예에 따른 회로 장치를 제조할 수 있다.
이 제2 제조 프로세스에 따르면, 이하와 같은 효과를 얻을 수 있게 된다.
(4) 선택 도금법으로 패드 형성 영역에 금 도금층(4)을 형성하는 경우에는, 패드 형성 영역에 접속하는 도금용 버스 라인을 형성해 둘 필요가 있다. 다이싱에 의한 개편화에 의해, 이 도금용 버스 라인은 절단되지만, 다이싱 라인으로부터 패드 형성 영역에 이르는 도금용 버스 라인은 부분적으로 잔존하게 된다. 잔존한 버스 라인이 안테나의 역할을 함으로써, 노이즈가 발생할 가능성이 있다. 그러나, 제2 제조 프로세스에 따르면, 배선층(3) 상에 형성된 플래시 구리로 이루어지는 도전층(100)이 버스 라인으로서 사용되며, 금 도금층(4)의 형성 후에 도전층(100)이 제거되기 때문에, 도금용 버스 라인이 노이즈 원으로 되는 것이 회피된다.
(5) 선택 도금법으로 패드 형성 영역에 금 도금층(4)을 형성하는 경우에는, 패드 형성 영역에 접속하는 도금용 버스 라인을 형성해 둘 필요가 있다. 이 때문에, 배선 등의 레이아웃에 제약이 발생하거나, 고밀도화의 방해로 될 가능성이 있다. 그러나, 제2 프로세스에 따르면, 금 도금층(4)의 형성 후에 도금용 도전층(100)이 제거되기 때문에, 배선 등의 레이아웃에 제약이 발생하기 어려워, 고밀도화의 방해로도 되기 어렵다.
(제2 실시예)
도 10은, 본 발명의 제2 실시예에 따른 회로 장치의 패드 전극부의 단면도이다. 도 11은, 도 10에 도시한 회로 장치의 패드 전극부의 평면도이다. 제2 실시예에 따른 회로 장치가 앞의 제1 실시예와 서로 다른 개소는, 밀봉 수지층(8)이 배선층(3)과 접하는 영역(8a)이, 금 도금층(4)과 접하는 접속 영역(8b)의 주위에 형성되어 있는 것이다. 그 이외에 대해서는, 앞의 제1 실시예와 마찬가지이다.
이 제2 실시예의 회로 장치에 따르면, 이하와 같은 효과를 얻을 수 있게 된다.
(6) 금 도금층(4)의 주위가 조면 가공이 실시된 배선층(3)에 의해 둘러싸여지기 때문에, 밀봉 수지층(8)의 패드 전극(3a)으로부터의 박리를 보다 효과적으로 억제할 수 있다. 이 결과, 신뢰성이 향상한 회로 장치가 제공된다.
(제3 실시예)
도 12는, 본 발명의 제3 실시예에 따른 회로 장치의 패드 전극부의 단면도이다. 도 13은, 도 12에 도시한 회로 장치의 패드 전극부의 평면도이다. 제3 실시예에 따른 회로 장치가 제1 실시예와 서로 다른 개소는, 밀봉 수지층(8)이 배선 층(3)과 접하는 영역(8a)이, 금 도금층(4)과 접하는 접속 영역(8b)의 주위에 형성되어 있고, 또한, 배선층(3)의 단말 부분이 절연 수지층(5)과 금 도금층(4) 사이의 절연 수지층(5)을 피복하고 있는 것이다. 그 이외에 대해서는, 앞의 제1 실시예와 마찬가지이다.
이 제3 실시예의 회로 장치에 따르면, 이하와 같은 효과를 얻을 수 있게 된다.
(7) 금 도금층(4)의 주위가 조면 가공이 실시된 보다 대면적의 배선층(3)에 의해 둘러싸여지기 때문에, 밀봉 수지층(8)의 패드 전극(3a)으로부터의 박리를 보다 효과적으로 억제할 수 있다. 이 결과, 신뢰성이 향상한 회로 장치가 제공된다.
(제4 실시예)
상기 실시예에서는, 회로 소자(6)와 배선층(3)의 패드 전극이 금 도금층(4)을 개재하여 와이어 본딩 접속되어 있지만, 회로 소자(6)의 전극 형성면이 배선층(3)의 패드 전극과 대향하고, 회로 소자(6)가 땜납 등을 이용하여 플립플롭 접속되어 있어도 된다. 또한, 전술한 바와 같이, 회로 소자(6)는, 저항, 캐패시터 등의 수동 소자이어도 된다. 또한, 기판에는, 예로서 배선층이 2층의 빌드업 기판을 이용하고 있지만, 이에 한정되지 않는다.
도 14는, 제4 실시예의 회로 장치의 제조를 도시한 평면도이다. 또한, 도 14에서는, 밀봉 수지층이 생략되어 있다. 도 15는, 도 14의 A-A'선 상의 단면도이다. 도 16은, 제4 실시예의 회로 장치의 배선층 및 금 도금층의 패턴을 도시하는 도면이다. 또한, 도 17은, 제4 실시예의 회로 장치의 절연층의 개구 패턴을 도시 하는 도면이다. 도 17에서는, 절연층에 숨겨서 시인할 수 없는 부분이 점선으로 도시되어 있다.
제4 실시예의 회로 장치는, LSI 등의 회로 소자(6a, 6b), 및 저항, 캐패시터 등의 회로 소자(6c)를 포함한다. 도 16에 도시한 바와 같이, 절연층(2) 상에 배선층(3)이 패터닝되어 있다. 회로 장치의 중앙 부분에, 플립칩 접속용으로서 금 도금층(4)을 갖는 플립칩 패드(200)가 형성되어 있다. 플립칩 패드(200)의 주위에, 와이어 본딩 접속용으로서 금 도금층(4)을 갖는 와이어 본딩 패드(210)가 형성되어 있다. 또한, 와이어 본딩 패드(210)의 주위에, 회로 소자(6c)의 실장용으로서 금 도금층(4)을 갖는 수동 소자 패드(220)가 형성되어 있다. 또한, 플립칩 패드(200), 와이어 본딩 패드(210) 및 수동 소자 패드(220) 주변의 상세한 구조는, 제1~제3 실시예에서 나타낸 어느 하나의 구조이어도 된다.
도 17에 도시한 바와 같이, 플립칩 패드(200), 와이어 본딩 패드(210) 및 수동 소자 패드(220) 및 그 주위의 배선층(3)이 노출되도록, 절연 수지층(5)에 개구가 형성되어 있다.
도 14 및 도 15로 되돌아가, 제4 실시예의 회로 소자에서는, 회로 소자(6a)가 플립칩 패드용 금 도금층(4)에 땜납 범프(250)를 개재하여 플립칩 접속되어 있다. 회로 소자(6b)는, 회로 소자(6a) 상에 탑재되며, 와이어 본딩 패드용 금 도금층(4)과 금선 등의 도전 부재(7)를 개재하여 와이어 본딩 접속되어 있다. 또한, 회로 소자(6a) 및 회로 소자(6b)의 주위에 형성된 수동 소자 패드용 금 도금층(4)에, 저항, 캐패시터 등의 회로 소자(6c)가 땜납(260)을 개재하여 실장되어 있다.
절연층(2)의 하면측에는, 소정 패턴의 배선층(270)이 형성되어 있다. 배선층(270)은, 비어(280)를 통하여 배선층(3)과 전기적으로 접속되어 있다. 배선층(270)의 도전 형성 영역에, 금 도금층(전해 Au/Ni 도금막)(290)이 형성되어 있다. 또한, 금 도금층(290)에 땜납 범프(292)가 형성되어 있다.
이 제4 실시예의 회로 장치에 따르면, 이하와 같은 효과를 얻을 수 있게 된다.
(8) 플립칩 접속용 패드 전극, 와이어 본딩 접속용 패드 전극, 및 수동 소자용 패드 전극에 대하여, 상기 (1)~(3)의 효과를 향수할 수 있다.
(9) 상기 효과의 결과로서, LSI 등의 회로 소자가 스택된 멀티칩 모듈에서, 회로 장치의 신뢰성을 향상시킬 수 있다.
또한, 제1~제3 실시예에서는, 단층 구조의 배선층(3)을 갖는 금속 기판에서의 예를 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면, 2층 구조 이상의 구조를 갖는 배선층에서 그 최상층에 패드 전극을 구비해 두면 적용 가능하다. 예를 들면, ISB(Integrated System Board: 등록 상표)라고 하는 패키지 구조를 상기 실시예에 적용하여도 된다. ISB란, 반도체 페어칩을 중심으로 하는 전자 회로의 패키징에서, 구리에 의한 배선 패턴을 가지면서 회로 부품을 지지하기 위한 코어(기재)를 사용하지 않는 독자적인 코어리스 시스템 인 패키지이다. 예를 들면, 특허 문헌 2에 개시된 바와 같은 4층의 ISB 구조를 상기 실시예에 적용하는 것이 바람직하다.
또한, 상기 실시예에서는, 웨트 처리에 의한 조면화의 예를 나타내었지만, 본 발명은 이에 한하지 않고, 배선층(3)의 표면을 플라즈마 처리 등에 의해 조면화하여도 된다. 이 경우, 예를 들면, 알고리즘을 이용한 플라즈마 조사에 의한 표면처리를 행하면, 그 표면은 미소한 요철을 갖는 조면으로 된다. 또한, 이 플라즈마 처리에서는, 금 도금층(4)의 표면은 조면화되지 않는다.
또한, 상기 실시예에서, 밀봉 수지층(8)에 접하는 배선층(3), 절연층(2) 및 절연 수지층(5)의 면을 더 플라즈마 처리면으로 하여도 된다. 이와 같이 함으로써, 밀봉 수지층(8)의 하면 전체가 플라즈마 처리면과 접하기 때문에, 앵커 효과가 작용하는 면적이 증가하여, 밀봉 수지층(8)의 밀착성이 더 개선된다.
본 발명에 따르면, 패드 전극부에서의 밀봉 수자층의 박리를 억제하여, 회로 장치의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 구리로 이루어지는 배선층과 그 표면의 전기적인 접속에 제공되는 부분의 일부에 형성된 금 도금층으로 이루어지는 전극과,
    상기 배선층 상에 형성되고, 상기 전극 및 그 주변부의 상기 배선층을 포함하는 영역에 대응하는 개구부를 갖는 절연 수지층과,
    상기 전극의 상기 금 도금층, 상기 전극의 주변부의 상기 배선층, 및 상기 절연 수지층을 피복하는 밀봉 수지층을 구비하고,
    상기 밀봉 수지층은, 상기 금 도금층, 상기 전극의 주변부의 상기 배선층, 및 상기 절연 수지층과 접하도록 형성되어 있고,
    상기 밀봉 수지층과 접하는 상기 배선층의 표면은 조면 가공이 실시되어 있는 것을 특징으로 하는 회로 장치.
  2. 기판과,
    상기 기판 상에 형성된 구리로 이루어지는 배선층과,
    상기 배선층의 일부에 포함되는 전극과,
    상기 기판 및 상기 배선층 상에 형성되고, 상기 전극 및 그 주변부의 상기 배선층을 포함하는 영역에 대응하는 개구부를 갖는 절연 수지층과,
    상기 개구부 내에 형성된 상기 전극의 표면에 형성된 금 도금층과,
    상기 기판에 형성된 회로 소자와,
    상기 회로 소자와 상기 배선층을 상기 금 도금층을 개재하여 전기적으로 접속하는 도전 부재와,
    상기 회로 소자, 상기 전극의 상기 금 도금층, 상기 전극의 주변부의 상기 배선층, 및 상기 절연 수지층을 피복하는 밀봉 수지층을 구비하고,
    상기 밀봉 수지층은, 상기 금 도금층, 상기 전극의 주변부의 상기 배선층, 및 상기 절연 수지층과 접하도록 형성되어 있고,
    상기 밀봉 수지층과 접하는 상기 배선층의 표면은 조면 가공이 실시되어 있는 것을 특징으로 하는 회로 장치.
  3. 제2항에 있어서,
    상기 회로 소자가 반도체 소자인 것을 특징으로 하는 회로 장치.
  4. 제3항에 있어서,
    상기 도전 부재를 이용하여 상기 반도체 소자가 와이어 본딩 접속되어 있는 것을 특징으로 하는 회로 장치.
  5. 제3항에 있어서,
    상기 도전 부재를 이용하여 상기 반도체 소자가 플립칩 접속되어 있는 것을 특징으로 하는 회로 장치.
  6. 제2항에 있어서,
    상기 회로 소자가 수동 소자인 것을 특징으로 하는 회로 장치.
  7. 삭제
  8. 삭제
  9. 배선 기판의 주면 상에 배선층을 형성하는 공정과,
    상기 배선 기판의 주면 전체에 도전층을 형성하는 공정과,
    전극 형성 영역에 전극보다도 크기가 넓은 개구를 구비하는 제1 절연층을 상기 배선 기판의 주면 전체에 형성하는 공정과,
    상기 개구에 노출된 상기 도전층을 제거하고, 상기 배선층을 노출시키는 공정과,
    상기 도전층을 도금용 배선으로서 이용하여, 노출된 상기 배선층 상에 금 도금층을 형성하는 공정과,
    상기 제1 절연층 및 상기 도전층을 제거하는 공정과,
    상기 금 도금층과 그 근방의 배선층이 노출되도록 개구를 구비하는 제2 절연층을 상기 배선 기판의 주면 전체에 형성하는 공정과,
    상기 금 도금층에 회로 소자를 전기적으로 접속하는 공정과,
    상기 회로 소자를 포함하는 상기 배선 기판의 주면 전체를 피복하는 제3 절연층을 형성하는 공정을 구비하고,
    상기 제1 절연층 및 상기 도전층을 제거하는 공정에서, 노출된 상기 배선층의 표면이 조면 가공되는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 삭제
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