KR20130078108A - 패키지 기판 및 그의 제조 방법 - Google Patents

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KR20130078108A
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박효빈
이정석
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이남길
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Abstract

본 발명은 패키지 기판 및 그 제조 방법을 공개한다. 패키지 기판의 제조 방법은 베이스 기판을 마련하는 단계; 상기 베이스 기판 전면을 감싸는 금속 물질층을 형성하는 단계; 상기 금속 물질층이 형성된 상기 베이스 기판의 일부 영역에 희생패턴을 형성하는 단계; 상기 희생 패턴의 측면과 접촉되는 패드를 형성하는 단계; 상기 패드의 상부 표면 상에 금도금층을 형성하는 단계; 및 상기 희생패턴을 제거함과 아울러 상기 금속 물질층의 일부를 제거하여 상기 패드의 하부면과 접촉되는 부분에 잔재하는 전도층을 형성하는 단계를 포함한다. 본 발명에 따른 패키지 기판 및 그 제조 방법은 전기적 접속력을 향상시키기 위해 코팅하는 금도금층을 종래와 같이 패드의 측면 표면에 형성하지 않고, 패드의 상부 표면에만 형성하여 이웃한 패드들 간의 간격을 미세화하여 고밀도 실장을 가능하게 할 수 있다. 더하여, 본 발명에 따른 패키지 기판 및 그 제조 방법은 패드를 베이스 기판 상에 돌출되도록 형성함으로써, 종래와 같이, 베이스 기판 내에 매립하기 위한 별도의 공정을 진행하지 않아도 되므로, 제조 시간 및 제조 비용을 절감할 수 있다.

Description

패키지 기판 및 그의 제조 방법{A PACKAGE SUBSTRATE AND A METHOD OF FABICATING THE SAME}
본 발명은 패키지 기판 및 그의 제조 방법에 관한 것으로, 특히, 패드 간 피치를 미세화하여 고밀도 패키징이 가능한 패키지 기판 및 그의 제조 방법에 관한 것이다.
최근 들어, 전자 제품의 크기가 소형화 및 경량화됨과 동시에 다기능화함에 따라서, 시스템 인 패키지(SIP; system in package) 기술이 통용되고 있다.
이와 같은, SIP 기술은 복수 개의 반도체 칩(반도체 다이)을 하나의 패키지 기판에 수직 또는 수평 방향으로 탑재하는 기술로서, 반도체 칩을 솔더 범프(solder bump)를 통해 플립 칩(flip chip) 방식으로 접합하는 기술을 사용하고 있다.
일반적으로, 패키지 기판은, 베이스 기판 및 베이스 기판 상에 형성되는 패드를 포함하며, 패드를 통해 반도체 칩과 전기적으로 연결될 수 있다.
상술한 패드 상에는 접촉 저항을 개선하기 위하여 전해 금도금 또는 무전해 금도금으로 이루어진 금도금층이 형성된다. 이 금도금층은 패드의 노출된 표면을 감싸도록 형성되는데, 제조 공정 단계에서 전기적 단락(short)의 위험이 있고, 반도체 칩과 접속되는 패드 간의 간격이 협소해지는 단점이 있다.
그래서, 최근에는 상술한 문제점을 해결하기 위한 방법으로, 한국 공개 특허 제2008-0100111호에 개시된 바와 같이, 패드를 베이스 기판 내부에 매립하는 방식을 사용하고 있다.
그러나, 패드를 베이스 기판 내부에 매립하는 경우, 패드를 매립하기 위한 별도의 원자재, 일 예로, 양면 동박 접착 원판 또는 캐리어 상에 부착된 베이스 동박층과 같은 원자재가 필요하게 될 수 있다.
더하여, 미리 형성된 패턴을 베이스 기판 내부에 매립하기 위해 별도의 적층 과정, 일 예로, 열과 압력에 의해 적층 라미네이트(laminate)하는 공정을 추가로 진행해야되므로, 제조 비용 및 시간이 증가되는 단점이 있다.
한국 공개 특허 제2008-0100111호(2008년 11월 14일)
본 발명의 실시 예들은 패키지 기판 및 그의 제조 방법에 관한 것으로, 패드간 간격을 확보함과 아울러 제조 비용 및 시간을 단축할 수 있는 패키지 기판 및 그의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 실시 예에 따른 패키지 기판의 제조 방법은 베이스 기판을 마련하는 단계; 상기 베이스 기판 전면을 감싸는 금속 물질층을 형성하는 단계; 상기 금속 물질층이 형성된 상기 베이스 기판의 일부 영역에 희생패턴을 형성하는 단계; 상기 희생 패턴의 측면과 접촉되는 패드를 형성하는 단계; 상기 패드의 상부 표면 상에 금도금층을 형성하는 단계; 및 상기 희생패턴을 제거함과 아울러 상기 금속 물질층의 일부를 제거하여 상기 패드의 하부면과 접촉되는 부분에 잔재하는 전도층을 형성하는 단계를 포함한다.
상기 패드의 높이는, 상기 희생 패턴의 높이보다 낮게 형성될 수 있다.
상기 금도금층의 높이는, 상기 희생 패턴의 높이보다 낮게 형성될 수 있다.
상기 일부 영역을 제외한 상기 베이스 기판의 나머지 영역에는 절연막을 형성할 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시 예에 따른 패키지 기판은, 베이스 기판; 상기 베이스 기판의 일부 영역 상에 형성되는 전도층; 상기 전도층 상에 형성되는 패드; 및 상기 패드의 상부 표면과 접촉되어 형성되는 금도금층을 포함한다.
상기 패드는, 범프에 의해 반도체 칩과 전기적으로 연결될 수 있다.
상기 일부 영역을 제외한 상기 베이스 기판의 나머지 영역에는 절연막이 형성될 수 있다.
본 발명의 실시 예는 패키지 기판 및 그 제조 방법에 관한 것으로, 본 발명에 따른 패키지 기판은 전기적 접속력을 향상시키기 위해 코팅하는 금도금층을 종래와 같이 패드의 측면 표면에 형성하지 않고, 패드의 상부 표면에만 형성하여 이웃한 패드들 간의 간격을 미세화하여 고밀도 실장을 가능하게 할 수 있다.
더하여, 본 발명에 따른 패키지 기판은 패드를 베이스 기판 상에 돌출되도록 형성함으로써, 종래와 같이, 베이스 기판 내에 매립하기 위한 별도의 공정을 진행하지 않아도 되므로, 제조 시간 및 제조 비용을 절감할 수 있다.
도1a는 본 발명의 일실시예에 따른 패키지 기판을 나타내는 단면도이다.
도1b는 도1a의 I-I' 방향으로 절단한 단면도이다.
도2 내지 도7은 본 발명의 일실시예에 따른 패키지 기판의 제조 방법을 나타내는 단면도들이다.
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 역률 보상 제어 장치를 설명하면 다음과 같다.
도1a는 본 발명의 일 실시 예에 따른 패키지 기판을 나타내는 도면이고, 도1b는 도1a의 I-I' 방향으로 절단한 단면도이다.
도1a 및 도1b에 도시된 바와 같이, 본 발명의 일실시 예에 따른 패키지 기판(100)은, 베이스 기판(110), 전도층(122), 패드(124) 및 금도금층(126)을 포함한다.
베이스 기판(110)은 전도층(122), 패드(124) 및 금도금층(126) 등을 포함하는 패턴을 만들기 위한 지지재 역할을 하며, 일 예로, 절연 물질로 형성될 수 있다.
전도층(122)은 베이스 기판(110)의 일부 영역 상에 형성될 수 있다. 이러한, 전도층(122)는 이후에 형성될 패드(124)가 전기적으로 도통할 수 있도록 얇은 두께의 동박으로 형성될 수 있다.
패드(124)는 전도층(122) 상에 적층되어 형성되며, 범프(250)에 의해 반도체 칩(200)과 전기적으로 연결될 수 있다. 일 예로, 본 발명에 따른 패드(124)는 반도체 칩(200)이 실장되는 와이어 본딩 패드 , 플립칩 패드 및 솔더 볼 패드 중 어느 하나의 패드로 형성될 수 있다.
금도금층(126)은 패드(124)의 상부 표면과 접촉되도록 형성되어 패드(124)의 표면 산화를 방지할 수 있다.
더하여, 금도금층(126)은 패드(124)의 표면에 전기적 접속력을 증대시켜 반도체 칩과 접합 시 납땝성을 향샹시킬 수 있다.
금도금층(126)은 일 예로, 전해 금도금 또는 무전해 금도금으로 이루어질 수 있다.
한편, 본 발명의 베이스 기판(110)에서 패드(124)가 형성된 일부 영역을 제외한 나머지 영역, 즉 패드(124)가 형성되지 않은 영역에 절연막(130)이 형성되어 패드(124)가 형성될 영역을 지정할 수 있다.
이처럼, 본 발명에 따른 패키지 기판(100)은 전기적 접속력을 향상시키기 위해 코팅하는 금도금층(126)을 종래와 같이 패드(124)의 측면 표면에 형성하지 않고, 패드(124)의 상부 표면에만 형성하여 이웃한 패드들 간의 간격을 미세화하여 고밀도 실장을 가능하게 할 수 있다.
더하여, 본 발명에 따른 패키지 기판(100)은 패드(124)를 베이스 기판(110) 상에 돌출되도록 형성함으로써, 종래와 같이, 베이스 기판(110) 내에 매립하기 위한 별도의 공정을 진행하지 않아도 되므로, 제조 시간 및 제조 비용을 절감할 수 있다.
도2 내지 도7은 본 발명의 일실시예에 따른 패키지 기판의 제조 방법을 나타내는 단면도들이다.
먼저, 도2에 도시된 바와 같이, 베이스 기판(110)을 마련한다.
본 발명에 따른 베이스 기판(110)은 전도층(122), 패드(124) 및 금도금층(126) 등을 포함하는 패턴을 만들기 위한 지지재 역할을 하며, 일 예로, 절연 물질로 형성될 수 있다.
그 다음, 도3에 도시된 바와 같이, 베이스 기판(110)의 전면을 감싸도록 형성되는 금속 물질층(122a)을 형성한다.
금속 물질층(122a)은 이후 공정에서 전도층(122)으로 형성될 수 있다.
이러한, 금속 물질층(122a)은, 패드(124)가 전기적으로 도통할 수 있도록 얇은 두께의 구리와 같은 동박(Cooper)으로 형성될 수 있다.
그 후, 도4와 같이, 금속 물질층(122a)이 형성된 형성된 베이스 기판(110)의 일부 영역에 희생패턴(150)을 형성한다.
본 발명에 따른 희생패턴(150)은, 이후에 형성될 전도층(122), 패드(124) 및 금도금층(126) 등을 포함하는 패턴 형상 구현을 위해 형성될 수 있다.
이러한, 희생패턴(150)은 포토 레지스트(Photo Resist) 또는 포토 솔더 레지스트(Photo Solder Resist)와 같은 다양한 감광성 물질로 이루어질 수 있으며, 이에 국한되지 않고 다양한 물질로 대체할 수 있음은 물론이다.
그 다음, 도5와 같이, 이웃한 희생패턴(150)들 사이, 즉, 희생패턴(150)의 측면과 접촉하여 형성되는 패드(124)를 형성한다.
이때, 패드(124)의 높이는 희생패턴(150)의 높이보다 낮게 형성되어, 이후에서 희생패턴(150)을 제거하는 공정에서 패드(124)가 함께 제거되는 것을 방지할 수 있다.
그 다음, 도6과 같이, 패드(124) 상부 표면 상에 금도금층(126)을 형성한다.
보다 구체적으로, 패드(124)가 형성된 베이스 기판(110) 상에 전해 금도금 물질 또는 무전해 금도금 물질을 증착시킨 뒤, 식각하여 패턴() 상부 표면 상에만 잔재하는 금도금층(126)을 형성할 수 있다.
이때, 금도금층(126)의 높이는 희생 패턴(150)의 높이보다 낮게 형성되어, 이후에서 희생패턴(150)을 제거하는 공정에서 금도금층(126)가 함께 제거되는 것을 방지할 수 있다.
마지막으로, 도7에 도시된 바와 같이, 희생패턴(150)을 모두 제거함과 금속 물질층(122a)의 일부를 제거하여 패드(124)의 하부면과 접촉되는 부분에만 전도층(122)이 잔재하도록 형성할 수 있다.
한편, 본 발명의 도면에는 도시하지 않았지만, 베이스 기판(110)에서 패드(124)가 형성된 일부 영역을 제외한 나머지 영역, 즉 패드(124)가 형성되지 않은 영역에 절연막(130)이 형성되어 패드(124)가 형성될 영역을 지정할 수 있다.
이처럼, 본 발명에 따른 패키지 기판의 제조 방법은 전기적 접속력을 향상시키기 위해 코팅하는 금도금층(126)을 종래와 같이 패드(124)의 측면 표면에 형성하지 않고, 패드(124)의 상부 표면에만 형성하여 이웃한 패드들 간의 간격을 미세화하여 고밀도 실장을 가능하게 할 수 있다.
더하여, 본 발명에 따른 패키지 기판의 제조 방법은 패드(124)를 베이스 기판(110) 상에 돌출되도록 형성함으로써, 종래와 같이, 베이스 기판(110) 내에 매립하기 위한 별도의 공정을 진행하지 않아도 되므로, 제조 시간 및 제조 비용을 절감할 수 있다.
100: 패키지 기판 110: 베이스 기판
122: 전도층 124: 패드
126: 금도금층 130: 절연막
150: 희생패턴 200: 반도체 칩
250: 범프

Claims (7)

  1. 베이스 기판을 마련하는 단계;
    상기 베이스 기판 전면을 감싸는 금속 물질층을 형성하는 단계;
    상기 금속 물질층이 형성된 상기 베이스 기판의 일부 영역에 희생패턴을 형성하는 단계;
    상기 희생 패턴의 측면과 접촉되는 패드를 형성하는 단계;
    상기 패드의 상부 표면 상에 금도금층을 형성하는 단계; 및
    상기 희생패턴을 제거함과 아울러 상기 금속 물질층의 일부를 제거하여 상기 패드의 하부면과 접촉되는 부분에 잔재하는 전도층을 형성하는 단계를 포함하는 패키지 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 패드의 높이는,
    상기 희생 패턴의 높이보다 낮게 형성되는 패키지 기판의 제조 방법.
  3. 제1 항에 있어서,
    상기 금도금층의 높이는,
    상기 희생 패턴의 높이보다 낮게 형성되는 패키지 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 일부 영역을 제외한 상기 베이스 기판의 나머지 영역에는 절연막을 형성하는 패키지 기판의 제조 방법.
  5. 베이스 기판;
    상기 베이스 기판의 일부 영역 상에 형성되는 전도층;
    상기 전도층 상에 형성되는 패드; 및
    상기 패드의 상부 표면과 접촉되어 형성되는 금도금층을 포함하는 패키지 기판.
  6. 제5 항에 있어서,
    상기 패드는,
    범프에 의해 반도체 칩과 전기적으로 연결되는 패키지 기판.
  7. 제5 항에 있어서,
    상기 일부 영역을 제외한 상기 베이스 기판의 나머지 영역에는 절연막이 형성된 패키지 기판.
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