CN113299607B - 阵列基板制备方法 - Google Patents

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Abstract

本申请实施例公开了一种阵列基板制备方法，其包括提供一设置有第一牺牲层图案的衬底；在衬底和第一牺牲层图案上形成整面设置的电极层，电极层包括第一电极和第二电极；在第二电极上制备得到第二牺牲层图案，第二牺牲层图案至少覆盖第二电极；去除未被覆盖的第一电极；去除第一牺牲层图案和第二牺牲层图案，在衬底上制备得到多个间隔设置的第二电极。无需通过掩膜板形成第二电极，仅增加一涂布第二牺牲层的工序，即可实现更高效的制备得到第二电极。

Description

阵列基板制备方法
技术领域
本申请涉及阵列基板制备领域，具体涉及一种阵列基板制备方法。
背景技术
现有技术中，无论采用非晶硅半导体工艺还是采用金属氧化物半导体工艺，不但工艺流程复杂，而且成本高业界目前多试图通过3光罩技术来节省制程成本，即把钝化层与电极层在一道光罩内完成。但牺牲层上沉积电极层后的剥离时间较长，影响生产节拍时间，同时牺牲层剥离残留和毛边问题都会严重影响制程或产品性能。
因此，现有阵列基板制备方法中存在电极层制备复杂且性能不良的技术问题。
发明内容
本申请实施例提供一种阵列基板制备方法，可以缓解现有阵列基板制备方法中存在电极层制备复杂且性能不良的技术问题。
本申请实施例提供一种阵列基板制备方法，包括：
提供一衬底，
在所述衬底上制备得到多个间隔设置的第一牺牲层图案，定义出设置有第一牺牲层图案的第一区域、以及位于相邻所述第一牺牲层图案之间的第二区域；
在所述衬底和所述第一牺牲层图案上形成整面设置的电极层，所述电极层覆盖所述第一区域和所述第二区域，所述电极层包括位于所述第一区域的第一电极、位于所述第二区域的第二电极；
在所述第二区域制备得到第二牺牲层图案，所述第二牺牲层图案至少覆盖所述第二电极；
去除未被覆盖的所述第一电极；
去除第一牺牲层图案和第二牺牲层图案，在所述衬底上制备得到多个间隔设置的第二电极。
可选的，在本申请的一些实施例中，去除未被覆盖的所述第一电极的步骤包括：使用第一剥离液去除未被覆盖的所述第一电极。
可选的，在本申请的一些实施例中，去除未被覆盖的所述第一电极的步骤包括：使用第二剥离液去除第一牺牲层图案和第二牺牲层图案。
可选的，在本申请的一些实施例中，使用第二剥离液去除牺牲层图案的步骤包括：使用第二剥离液去除第二牺牲层图案，露出被所述第二牺牲层图案覆盖的所述第二电极。
可选的，在本申请的一些实施例中，使用第二剥离液去除牺牲层图案的步骤包括：再使用第二剥离液去除第一牺牲层图案，同时第一牺牲层图案表面的第一电极也随着第一牺牲层图案的剥离而脱落。
可选的，在本申请的一些实施例中，所述第一牺牲层图案和所述第二牺牲层图案为正型光阻。
可选的，在本申请的一些实施例中，制备得到第一牺牲层图案的步骤包括：通过曝光显影的方式制备得到第一牺牲层图案，所述第一牺牲层图案的厚度范围为1微米至3微米。
可选的，在本申请的一些实施例中，在所述第二区域制备得到第二牺牲层图案的步骤包括：将正型光阻材料涂布在所述电极层上方，使所述正型光阻材料均匀流动到相邻第一牺牲层图案之间的低谷位置，盖住所述第二电极以及部分所述第一电极，所述第二牺牲层图案的厚度小于所述第一牺牲层图案的厚度。
可选的，在本申请的一些实施例中，所述第二牺牲层图案的厚度范围为0.5微米至1.5微米。
可选的，在本申请的一些实施例中，形成所述第一牺牲层图案和形成所述第二牺牲层图案的步骤包括：采用相同的正型光阻材料形成所述第一牺牲层图案和所述第二牺牲层图案。
本申请实施例提供的阵列基板制备方法包括提供一衬底；在所述衬底上制备得到多个间隔设置的第一牺牲层图案，定义出设置有第一牺牲层图案的第一区域、以及位于相邻所述第一牺牲层图案之间的第二区域；在所述衬底和所述第一牺牲层图案上形成整面设置的电极层，所述电极层覆盖所述第一区域和所述第二区域，所述电极层包括位于所述第一区域的第一电极、位于所述第二区域的第二电极；在所述第二区域制备得到第二牺牲层图案，所述第二牺牲层图案至少覆盖所述第二电极；去除未被覆盖的所述第一电极；去除第一牺牲层图案和第二牺牲层图案，在所述衬底上制备得到多个间隔设置的第二电极。通过设置第二牺牲层覆盖需要保留的第二电极，再分别去除未被覆盖的部分第一电极、第一牺牲层、第二牺牲层，制备得到第二电极，本申请提供的技术方案无需掩膜板，仅增加了一层第二牺牲层的涂布即可实现更高效的制备得到第二电极，缓解了现有阵列基板制备方法中存在电极层制备复杂且性能不良的技术问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的阵列基板制备方法的流程图；
图2A是本申请实施例提供的阵列基板制备方法中制备过程的第一种截面示意图；
图2B是本申请实施例提供的阵列基板制备方法中制备过程的第二种截面示意图；
图2C是本申请实施例提供的阵列基板制备方法中制备过程的第三种截面示意图；
图2D是本申请实施例提供的阵列基板制备方法中制备过程的第四种截面示意图；
图2E是本申请实施例提供的阵列基板制备方法中制备过程的第五种截面示意图；
图2F是本申请实施例提供的阵列基板制备方法中制备过程的第六种截面示意图。
附图标记说明：
Figure BDA0003060284970000041
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种阵列基板制备方法。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
如图1、图2A至图2F所示，本申请实施例提供的阵列基板制备方法包括：
S1：提供一衬底10，
S2：在所述衬底10上制备得到多个间隔设置的第一牺牲层图案20，定义出设置有第一牺牲层图案20的第一区域50、以及位于相邻所述第一牺牲层图案20之间的第二区域60；
S3：在所述衬底10和所述第一牺牲层图案20上形成整面设置的电极层30，所述电极层30覆盖所述第一区域50和所述第二区域60，所述电极层30包括位于所述第一区域50的第一电极301、位于所述第二区域60的第二电极302；
S4：在所述第二区域60制备得到第二牺牲层图案40，所述第二牺牲层图案40至少覆盖所述第二电极302；
S5：去除未被覆盖的所述第一电极301；
S6：去除第一牺牲层图案20和第二牺牲层图案40，在所述衬底10上制备得到多个间隔设置的第二电极302。
在本实施例中，通过设置第二牺牲层覆盖需要保留的第二电极302，再分别去除未被覆盖的部分第一电极301、第一牺牲层、第二牺牲层，制备得到第二电极302，本申请提供的技术方案无需掩膜板，仅增加了一层第二牺牲层的涂布即可实现更高效的制备得到第二电极302，缓解了现有阵列基板制备方法中存在电极层30制备复杂且性能不良的技术问题。
其中，如图2A所示，提供一设置有间隔排布第一牺牲层的衬底10，在所述衬底10上进行后续的制程。
其中，如图2B所示，在所述衬底10上整面涂布形成一层电极层30，电极层30覆盖所述第一牺牲层以及所述第一牺牲层之间的区域，形成如图2B所示的半成品基板。
其中，如图2C所示，在所述电极层30上涂布形成第二牺牲层，第二牺牲层设置在相邻第一牺牲层之间，且第二牺牲层的高度小于所述第一牺牲层的高度，形成如图2C所示的半成品基板。
具体的，所述第二牺牲层的高度为所述第二牺牲层远离所述衬底10表面的最远端到所述衬底10表面的距离；所述第一牺牲层的高度为所述第一牺牲层远离所述衬底10表面的最远端到所述衬底10表面的距离。
其中，如图2D所示，去除未被第二牺牲层覆盖的第一电极301，保留所述第二电极302、部分被所述第二牺牲层覆盖的第一电极301，形成如图2D所示的半成品基板。
其中，如图2E所示，去除第二牺牲层，露出所述第二电极302、以及残留的第一电极301，形成如图2E所示的半成品基板。
具体的，残留的第一电极301为在S5步骤中被第二牺牲层覆盖的部分第一电极301。
其中,如图2F所示，去除第一牺牲层，第一牺牲层去除后，覆盖在所述第一牺牲层表面的所述残留的第一电极301会随着第一牺牲层的去除而脱落。如图2A至图2F所示，增加了一层第二牺牲层的涂布即可实现更高效的制备得到第二电极302，同时去除牺牲层的速率远快于刻蚀电极层30的速率，因此，也可以提高产能。
在一种实施例中，去除未被覆盖的所述第一电极301的步骤包括：使用第一剥离液去除未被覆盖的所述第一电极301。
其中，在本实施例中所述第一剥离液仅能去除未被所述第二牺牲层覆盖的电极层30。
在一种实施例中，去除未被覆盖的所述第一电极301的步骤包括：使用第二剥离液去除第一牺牲层图案20和第二牺牲层图案40。
其中，所述第一牺牲层图案20和所述第二牺牲层图案40可以一步去除，也可以分步去除。
具体的，分布去除的好处在于，由于第一牺牲层和第二牺牲层的厚度不均，一步工艺去除所述第一牺牲层图案20和所述第二牺牲层图案40，容易产生牺牲层残留，影响后续工艺。
其中，所述第一牺牲层图案20和所述第二牺牲层图案40的制备材料可以相同也可以不同，所述第二剥离液在分布去除所述第一牺牲层图案20和所述第二牺牲层图案40时，可以根据需求更换第二剥离液。
优选的，采用同种材料制备得到所述第一牺牲层图案20和所述第二牺牲层图案40，能够简化工艺，同时对第二剥离液的要求也会降低，只需要一种第二剥离液就可以剥离所述第一牺牲层图案20和所述第二牺牲层图案40，降低了成本。
在一种实施例中，使用第二剥离液去除牺牲层图案的步骤包括：使用第二剥离液去除第二牺牲层图案40，露出被所述第二牺牲层图案40覆盖的所述第二电极302。
在一种实施例中，使用第二剥离液去除牺牲层图案的步骤包括：再使用第二剥离液去除第一牺牲层图案20，同时第一牺牲层图案20表面的第一电极301也随着第一牺牲层图案20的剥离而脱落。
在一种实施例中，所述第一牺牲层图案20和所述第二牺牲层图案40为正型光阻。
在本实施例中，由于电极层30线宽宽度接近3微米，而负型光阻的解析度不足以解析3微米的电极层30线宽，因此，选用正型光阻材料制备第一牺牲层和第二牺牲层。
在一种实施例中，制备得到第一牺牲层图案20的步骤包括：通过曝光显影的方式制备得到第一牺牲层图案20，所述第一牺牲层图案20的厚度范围为1微米至3微米。
其中，考虑到工艺需求以及技术限制，优选的，第一牺牲层图案20厚度为2微米。
其中，所述第二牺牲层的厚度可以为所述第一牺牲层厚度的二分之一。
在一种实施例中，在所述第二区域60制备得到第二牺牲层图案40的步骤包括：将正型光阻材料涂布在所述电极层30上方，使所述正型光阻材料均匀流动到相邻第一牺牲层图案20之间的低谷位置，盖住所述第二电极302以及部分所述第一电极301，所述第二牺牲层图案40的厚度小于所述第一牺牲层图案20的厚度。
其中，所述正型光阻材料具有流动性，涂布所述正型光阻材料后，所述正型光阻材料在相邻所述第一牺牲层之间的低谷处汇聚，可通过黄光工艺制备得到第二牺牲层图案40。
在一种实施例中，所述第二牺牲层图案40的厚度范围为0.5微米至1.5微米。
其中，所述第二牺牲层的图案厚度优选为1微米，此时第一牺牲层的图案厚度对应的为2微米。
在一种实施例中，形成所述第一牺牲层图案20和形成所述第二牺牲层图案40的步骤包括：采用相同的正型光阻材料形成所述第一牺牲层图案20和所述第二牺牲层图案40。
在一种实施例中，所述电极层30的厚度为500埃。
在一种实施例中，使用第二剥离液去除第一牺牲层图案20和第二牺牲层图案40的步骤包括：所述第二剥离液为二甲基亚砜与醇类的混合溶液或醇类溶液，所述醇类包括异丙醇、乙二醇、丙三醇。
在一种实施例中，曝光显影的步骤包括：先涂布一层正型光阻材料，通过掩膜板对所述正型光阻材料进行曝光，涂布显影液制备得到所述第一牺牲层图案20，所述显影液包括四甲基氢氧化铵。
本实施例提供的阵列基板制备方法包括提供一衬底；在所述衬底上制备得到多个间隔设置的第一牺牲层图案，定义出设置有第一牺牲层图案的第一区域、以及位于相邻所述第一牺牲层图案之间的第二区域；在所述衬底和所述第一牺牲层图案上形成整面设置的电极层，所述电极层覆盖所述第一区域和所述第二区域，所述电极层包括位于所述第一区域的第一电极、位于所述第二区域的第二电极；在所述第二区域制备得到第二牺牲层图案，所述第二牺牲层图案至少覆盖所述第二电极；去除未被覆盖的所述第一电极；去除第一牺牲层图案和第二牺牲层图案，在所述衬底上制备得到多个间隔设置的第二电极。通过设置第二牺牲层覆盖需要保留的第二电极，再分别去除未被覆盖的部分第一电极、第一牺牲层、第二牺牲层，制备得到第二电极，本申请提供的技术方案无需掩膜板，仅增加了一层第二牺牲层的涂布即可实现更高效的制备得到第二电极，缓解了现有阵列基板制备方法中存在电极层制备复杂且性能不良的技术问题。
以上对本申请实施例所提供的一种阵列基板制备方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种阵列基板制备方法，其特征在于，包括：
提供一衬底，
在所述衬底上制备得到多个间隔设置的第一牺牲层图案，定义出设置有第一牺牲层图案的第一区域、以及位于相邻所述第一牺牲层图案之间的第二区域；
在所述衬底和所述第一牺牲层图案上形成整面设置的电极层，所述电极层覆盖所述第一区域和所述第二区域，所述电极层包括位于所述第一区域的第一电极、位于所述第二区域的第二电极；
在所述第二区域制备得到第二牺牲层图案，所述第二牺牲层图案至少覆盖所述第二电极；
去除未被覆盖的所述第一电极；
去除第一牺牲层图案和第二牺牲层图案，在所述衬底上制备得到多个间隔设置的第二电极。
2.如权利要求1所述的阵列基板制备方法，其特征在于，去除未被覆盖的所述第一电极的步骤包括：
使用第一剥离液去除未被覆盖的所述第一电极。
3.如权利要求2所述的阵列基板制备方法，其特征在于，去除未被覆盖的所述第一电极的步骤包括：
使用第二剥离液去除第一牺牲层图案和第二牺牲层图案。
4.如权利要求3所述的阵列基板制备方法，其特征在于，使用第二剥离液去除牺牲层图案的步骤包括：
使用第二剥离液去除第二牺牲层图案，露出被所述第二牺牲层图案覆盖的所述第二电极。
5.如权利要求4所述的阵列基板制备方法，其特征在于，使用第二剥离液去除牺牲层图案的步骤包括：
再使用第二剥离液去除第一牺牲层图案，同时第一牺牲层图案表面的第一电极也随着第一牺牲层图案的剥离而脱落。
6.如权利要求3所述的阵列基板制备方法，其特征在于，所述第一牺牲层图案和所述第二牺牲层图案为正型光阻。
7.如权利要求6所述的阵列基板制备方法，其特征在于，制备得到第一牺牲层图案的步骤包括：
通过曝光显影的方式制备得到第一牺牲层图案，所述第一牺牲层图案的厚度范围为1微米至3微米。
8.如权利要求7所述的阵列基板制备方法，其特征在于，在所述第二区域制备得到第二牺牲层图案的步骤包括：
将正型光阻材料涂布在所述电极层上方，使所述正型光阻材料均匀流动到相邻第一牺牲层图案之间的低谷位置，盖住所述第二电极以及部分所述第一电极，所述第二牺牲层图案的厚度小于所述第一牺牲层图案的厚度。
9.如权利要求8所述的阵列基板制备方法，其特征在于，所述第二牺牲层图案的厚度范围为0.5微米至1.5微米。
10.如权利要求9所述的阵列基板制备方法，其特征在于，形成所述第一牺牲层图案和形成所述第二牺牲层图案的步骤包括：
采用相同的正型光阻材料形成所述第一牺牲层图案和所述第二牺牲层图案。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839794A (zh) * 2014-02-25 2014-06-04 京东方科技集团股份有限公司 透明导电电极及阵列基板的制备方法
CN109817767A (zh) * 2018-12-21 2019-05-28 南京中电熊猫平板显示科技有限公司 一种微型器件及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489237B1 (en) * 2001-12-04 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of patterning lines in semiconductor devices
KR20130078108A (ko) * 2011-12-30 2013-07-10 삼성전기주식회사 패키지 기판 및 그의 제조 방법
KR20140100798A (ko) * 2013-02-07 2014-08-18 삼성전자주식회사 반도체 장치 및 그 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839794A (zh) * 2014-02-25 2014-06-04 京东方科技集团股份有限公司 透明导电电极及阵列基板的制备方法
CN109817767A (zh) * 2018-12-21 2019-05-28 南京中电熊猫平板显示科技有限公司 一种微型器件及其制作方法

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