KR20140060767A - 회로 기판 및 그 제조 방법 - Google Patents

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KR20140060767A
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Abstract

본 발명은 회로 기판에 관한 것으로, 본 발명의 실시예에 따른 회로 기판은 코어층 및 코어층 상에 차례로 적층된 제1 층 및 제2 층을 포함하되, 제1 층의 표면에는 코어층의 영역별로 상이한 크기의 요철이 형성될 수 있다.

Description

회로 기판 및 그 제조 방법{CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 회로 기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 층간 접합 신뢰성을 향상시킨 회로 기판 및 그 제조 방법에 관한 것이다.
최근 전자 제품들의 슬림화 및 고성능화가 진행됨에 따라, 이에 부응하여 인쇄회로기판(Printed Circuit Board:PCB)과 같은 다양한 회로 기판 또한 박판화 및 다층화가 진행되고 있다. 이러한 회로 기판의 박판화 및 다층화를 모두 만족시키기 위해서는, 높은 밀집도를 갖는 회로 패턴을 구현하여야 한다. 이를 위해, 절연층과 회로 패턴 또는 그 밖의 용도로 사용되는 금속층 간의 밀착력 또는 접합력을 향상시키기 위한 기술이 요구된다.
한국공개특허번호 10-2001-0021557
본 발명이 해결하고자 하는 과제는 층간 접합 신뢰성을 향상시킨 회로 기판을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 절연층과 금속층 간의 밀착력 또는 접합력을 향상시킨 회로 기판을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 층간 접합 신뢰성을 향상시킨 회로 기판의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 절연층과 금속층 간의 밀착력 또는 접합력을 향상시킨 구조를 갖는 회로 기판을 제조하는 방법을 제공하는 것에 있다.
본 발명에 따른 회로 기판은 코어층, 상기 코어층을 덮는 제1 층, 그리고 상기 제1 층을 덮는 제2 층을 포함하되, 상기 제1 층의 표면에는 상기 코어층의 영역별로 상이한 크기의 요철이 형성된다.
본 발명의 실시예에 따르면, 상기 요철은 15㎛ 이상의 크기를 갖는 제1 요철 및 15㎛ 미만의 크기를 갖는 제2 요철을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 층은 회로 패턴 및 비회로 패턴을 포함하고, 상기 비회로 패턴의 표면에는 상이한 크기의 요철들이 형성되고, 상기 회로 패턴의 표면에는 상기 요철들 중 상대적으로 작은 크기의 요철이 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 층은 회로 패턴 및 비회로 패턴을 포함하고, 상기 비회로 패턴의 표면에는 15㎛ 이상의 크기를 갖는 제1 요철 및 15㎛ 미만의 크기를 갖는 제2 요철이 형성되고, 상기 회로 패턴의 표면에는 상기 제2 요철이 형성될 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 코어층 및 상기 코어층을 덮는 금속층을 갖는 베이스 기판을 준비하는 단계, 상기 금속층에 대해 영역별로 상이한 식각률을 갖는 식각 공정을 수행하여, 회로 패턴과 비회로 패턴을 갖는 제1 층을 형성하는 단계, 상기 회로 패턴과 비회로 패턴에 대해 조면화 처리 공정을 수행하는 단계, 그리고 상기 제1 층 상에 제2 층을 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 제1 층을 형성하는 단계는 상기 비회로 패턴 표면에 상대적으로 큰 크기의 제1 요철을 형성시키는 단계를 포함하고, 상기 조면화 처리 공정을 수행하는 단계는 상기 회로 패턴 및 상기 비회로 패턴에 대해 상기 제1 요철에 비해 작은 크기를 갖는 제2 요철을 형성시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 층을 형성하는 단계는 상기 비회로 패턴 표면에 15㎛ 이상의 크기를 갖는 제1 요철을 형성시키는 단계를 포함하고, 상기 조면화 처리 공정을 수행하는 단계는 상기 회로 패턴 및 상기 비회로 패턴에 대해 5㎛ 미만의 크기를 갖는 제2 요철을 형성시키는 단계를 포함할 수 있다.
본 발명에 따른 회로 기판은 서로 적층된 제1 층 및 제2 층을 구비하되, 상기 제1 층 표면에 서로 상이한 크기의 요철들을 제공함으로써, 상기 제1 및 제2 층들 간의 접합 신뢰성을 향상시킨 구조를 가질 수 있다.
본 발명에 따른 회로 기판은 코어층 상에 차례로 적층된 제1 층 및 제2 층 간의 접합력을 증가시키기 위해 제1 층 표면에 서로 상이한 크기의 요철들이 구비되되, 회로 패턴으로 이용되는 부분에는 상대적으로 작은 크기의 요철만이 제공되고, 비회로 패턴으로 이용되는 부분에는 큰 크기의 요철과 작은 크기의 요철들이 함께 제공됨으로써, 회로 패턴의 전기적 특성 저하를 방지하면서 층간 접합 신뢰성을 향상시킨 구조를 가질 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 코어층 상에 차례로 적층되는 금속층 및 절연층 표면에 서로 상이한 크기의 요철들을 형성시켜, 상하로 접합된 금속층과 절연층 간의 접합력을 더욱 향상시킨 구조를 갖는 회로 기판을 제조할 수 있다.
본 발명에 따른 회로 기판의 제조 방법은 층간 접합력을 높이기 위해 하층 표면에 이종 크기의 요철들을 형성시키되, 회로 패턴으로 이용되는 부분에는 상대적으로 작은 크기의 요철만을 형성시키고, 비회로 패턴으로 이용되는 부분에는 큰 크기의 요철과 작은 크기의 요철들을 형성시킴으로써, 회로 패턴의 전기적 특성 저하를 방지하면서 층간 접합 신뢰성을 향상시킨 구조를 갖는 회로 기판을 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 회로 기판을 보여주는 도면이다.
도 2는 도 1에 도시된 A영역의 확대도이다.
도 3은 반구의 반지름의 변화에 따른 표면적 변화를 보여주는 그래프이다.
도 3은 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이다.
도 4 내지 도 7은 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 첨부된 도면들을 참조하여, 본 발명에 따른 회로 기판 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 회로 기판을 보여주는 도면이고, 도 2는 도 1에 도시된 A영역을 확대한 도면이다. 그리고, 도 3은 반구의 반지름의 변화에 따른 표면적 변화를 보여주는 그래프이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 회로 기판(100)은 코어층(112) 및 상기 코어층(112) 상에 차례로 적층된 제1 내지 제3 층들(115, 120, 130)을 가질 수 있다.
상기 코어층(112)은 상기 회로 기판(100)의 제조를 위한 베이스일 수 있다. 상기 코어층(112)은 대체로 상기 회로 기판(100) 내부 중앙에 위치될 수 있으며, 상기 제1 내지 제3 층들(115, 120, 130)은 상기 코어층(112)의 양면에 차례로 적층된 구조를 가질 수 있다. 한편, 상기 코어층(112)은 제1 영역(a) 및 상기 제1 영역(a) 이외의 제2 영역(b)으로 구획될 수 있다.
상기 제1 층(115)은 상기 코어층(112)의 양면을 덮을 수 있다. 상기 제1 층(115)은 소정의 금속층을 패터닝한 결과물일 수 있다. 일 예로서, 상기 제1 층(115)은 구리 패턴일 수 있다. 상기 제1 층(115) 중 상기 제1 영역(a) 상에 위치되는 부분은 상기 회로 기판(100)의 비회로 패턴이고, 상기 제2 영역(b) 상에 위치되는 부분은 상기 회로 기판(100)의 회로 패턴일 수 있다.
상기 제2 층(120)은 상기 제1 층(115) 및 상기 제1 층(115)에 의해 노출되는 코어층(112)을 덮고, 상기 제3 층(130)은 상기 제2 층(120)을 덮을 수 있다. 상기 제2 층(120)은 상기 제1 층(115)과 상기 제3 층(130) 간의 전기적 절연을 위한 층간 절연막이고, 상기 제3 층(130)은 상기 제2 층(120) 상에 형성된 금속 패턴일 수 있다.
상기 제1 층(115)의 표면에는 요철이 형성될 수 있다. 상기 요철은 상기 제1 층(115)의 표면적을 증가시키기 위한 것으로, 상기 요철은 상기 제1 층(115)에 대해 소정의 조면화(粗面化) 처리를 수행하여 형성된 것일 수 있다. 일 예로서, 상기 요철은 제1 요철(116) 및 상기 제1 요철(116)에 비해 상대적으로 작은 크기를 갖는 제2 요철(117)로 이루어질 수 있다. 상기 제1 요철(116)은 상기 제1 층(115)의 표면으로부터 일정 깊이까지 함몰되며, 대체로 반구 형상을 갖는 함몰부일 수 있다. 이에 반해, 상기 제2 요철(117)은 상기 제1 요철(116)에 비해 상대적으로 작은 크기를 가지어, 거친 표면 형태로 상기 제1 층(115)의 표면 전반에 제공될 수 있다. 즉, 상기 제1 요철(116)이 상기 제1 층(115)의 표면에 굴곡진 형태로 제공되는 것에 반해, 상기 제2 요철(117)은 상기 제1 층(115)에 거친 표면 형태로 제공될 수 있다.
상기 제1 요철(116)의 크기는 대략 15㎛ 이상의 크기를 갖도록 제공될 수 있다. 상기 제1 요철(116)의 크기는 상기 금속층(114)의 표면으로부터 함몰된 제1 요철(116) 깊이 또는 상기 제2 요철(116)의 폭 등으로 정의될 수 있다. 도 3에 도시된 바와 같이, 구의 표면적은 4πr2 공식에 따라 구의 반지름의 제곱에 비례하므로, 상기 제1 요철(116)의 표면적은 상기 제1 요철(116)의 크기를 증가시킬수록 비례하여 증가될 수 있다. 이를 고려하면, 상기 제1 요철(116)의 크기가 일정 크기 미만에서는 상기 제1 층(115)의 표면적을 높이는 효과를 기대하기 어려우나, 일정 크기 이상에서는 상기 제1 층(115)의 표면적을 크게 높이는 효과를 기대할 수 있다. 이에 따라, 도 3에 도시된 바와 같이, 제1 요철(116)의 크기를 15㎛ 이상, 더욱 바람직하게는 20㎛ 이상으로 제공하여, 상기 제1 요철(116)의 표면적을 증가시킬 수 있다. 이에 반해, 상기 제2 요철(117)은 상기 제1 요철(116)의 층간 접합력을 보조하기 위해 제공되는 것으로서, 상기 제2 요철(117)의 크기는 대략 15㎛ 미만의 크기를 갖도록 제공될 수 있다.
또한, 상기 제1 층(115)에는 제1 요철(116) 및 제2 요철(117)이 상기 제1 및 제2 영역들(a, b) 각각에 선택적으로 형성될 수 있다. 예컨대, 상기 제1 영역(a) 상의 상기 제1 층(115)은 비회로 패턴으로 사용되므로, 도 2에 도시된 바와 같이 상기 제1 및 제2 요철들(116, 117)이 모두 형성되어도 상기 비회로 패턴의 기능에는 문제가 없을 수 있다. 그러나, 상기 제2 영역(b) 상의 제1 층(115)은 회로 패턴으로 사용되므로, 큰 크기의 제1 요철(116)이 제공되는 경우, 회로 패턴으로서의 특성이 저하될 수 있다. 따라서, 상기 제1 층(115)은 비회로 패턴으로 사용되는 부분에 제1 및 제2 요철들(116, 117)을 모두 형성시키고, 회로 패턴으로 사용되는 부분에는 제2 요철(117)만에 선택적으로 형성시킴으로써, 회로 패턴의 전기적 특성 저하를 방지함과 더불어, 제1 내지 제3 층들(115, 120, 130) 간의 접합 신뢰성을 높일 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판(100)은 코어층(112) 상에 차례로 적층된 제1 층(115) 및 제2 층(120)을 포함하되, 상기 제1 층(115)에는 이종 크기의 제1 및 제2 요철들(116, 117)을 형성시켜, 상기 제1 층(115)과 상기 제2 층(120) 간의 접합 면적을 증가시킬 수 있다. 특히, 상기 제1 요철(116)은 상기 제1 층(115)의 표면으로부터 대략 15㎛ 이상의 깊이까지 함몰된 형태로 제공됨으로써, 상기 제1 층(115)의 표면적을 크게 증가시킬 수 있다. 이에 따라, 본 발명에 따른 회로 기판은 서로 적층된 제1 층 및 제2 층을 구비하되, 상기 제1 층 표면에 서로 상이한 크기의 요철들을 제공함으로써, 상기 제1 및 제2 층들 간의 접합 신뢰성을 향상시킨 구조를 가질 수 있다.
또한, 본 발명의 실시예에 따른 회로 기판(100)은 코어층(112) 상에 제1 및 제2 요철들(116, 117)이 표면에 형성된 제1 층(115) 및 상기 제2 층(115)에 적층된 제2 층(120)을 구비하되, 상기 제1 층(115)은 상기 제1 및 제2 요철들(116, 117)이 형성된 비회로 패턴과 상기 제2 요철(117)만이 형성된 회로 패턴으로 이루어질 수 있다. 이에 따라, 본 발명에 따른 회로 기판은 코어층 상에 차례로 적층된 제1 층 및 제2 층 간의 접합력을 증가시키기 위해 제1 층 표면에 서로 상이한 크기의 요철들이 구비되되, 회로 패턴으로 이용되는 부분에는 상대적으로 작은 크기의 요철만이 제공되고, 비회로 패턴으로 이용되는 부분에는 큰 크기의 요철과 작은 크기의 요철들이 함께 제공됨으로써, 회로 패턴의 전기적 특성 저하를 방지하면서 층간 접합 신뢰성을 향상시킨 구조를 가질 수 있다.
계속해서, 본 발명의 실시예에 따른 회로 기판의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 회로 기판(100)에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.
도 4는 본 발명의 실시예에 따른 회로 기판의 제조 방법을 보여주는 순서도이고, 도 5 내지 도 8은 본 발명의 실시예에 따른 회로 기판의 제조 과정을 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 베이스 기판(110)을 준비할 수 있다(S110). 상기 베이스 기판(110)으로는 코어층(112) 및 상기 코어층(112)의 일면 또는 양면을 덮는 금속층(114)으로 이루어진 박판이 사용될 수 있다. 일 예로서, 상기 베이스 기판(110)으로는 동박 적층판(Copper Clad Laminate:CCL)이 사용될 수 있다. 한편, 상기 베이스 기판(110)은 제1 영역(a) 및 상기 제1 영역(a) 이외의 제2 영역(b)으로 구획될 수 있다. 상기 제1 영역(a)은 상기 회로 기판(100)의 비회로 패턴이 제공되는 영역이고, 상기 제2 영역(b)은 상기 회로 기판(100)의 회로 패턴이 제공되는 영역일 수 있다.
상기 베이스 기판(110) 상에 식각 방지 패턴(10)을 형성할 수 있다(S120). 상기 식각 방지 패턴(10)을 형성하는 단계는 상기 베이스 기판(110) 상에 레지스트막을 형성한 후, 상기 레지스트막을 패터닝하여 이루어질 수 있다. 상기 레지스트막을 패터닝하는 단계는 상기 제1 영역(a) 상에서 제1 폭(W1)을 갖는 제1 개구(12) 및 상기 제2 영역(b) 상에서 제2 폭(W2)을 갖는 제2 개구(14)를 상기 레지스트막에 형성시키는 단계를 포함할 수 있다. 후속 공정인 상기 식각 방지 패턴(10)을 식각 방지막으로 하는 습식 식각 공정에서, 상기 제1 개구(12)는 상기 제1 개구(12)에 의해 노출된 상기 금속층(114)에 대해 일정 깊이까지만 상기 식각액에 의한 제거되도록 그 사이즈가 조절되고, 상기 제2 개구(14)는 상기 제2 개구(14)에 의해 노출된 상기 금속층(114)의 부분이 제거되어 코어층(112)이 노출되도록 사이즈가 조절될 수 있다. 이를 위해, 상기 제2 폭(W2)은 상기 제1 폭(W1)에 비해 큰 크기를 가질 수 있다.
도 4 및 도 6을 참조하면, 식각 방지 패턴(10)을 식각 방지막으로 하는 식각 공정을 수행하여, 제1 요철(116)을 갖는 제1 층(115)을 형성할 수 있다(S130). 상기 식각 공정을 수행하는 단계는 소정의 식각액을 사용하는 습식 식각 공정이 사용될 수 있다. 상기 식각액으로는 황산, 염산, 그리고 질산 중 적어도 어느 하나를 베이스로 하는 케미칼이 사용될 수 있다.
여기서, 앞서 도 5를 참조하여 설명한 바와 같이, 상기 식각 방지 패턴(10)의 상기 제1 개구(12)의 제1 폭(W1)은 상기 제1 폭(W1)에 의해 노출된 금속층(114)을 일부만 제거하도록 그 폭이 조절되어 있고, 상기 제2 개구(14)의 제2 폭(W2)은 상기 제2 폭(W2)에 의해 노출된 금속층(114)을 완전히 제거하도록 그 폭이 조절되어 있으므로, 상기 케미칼은 상기 제1 개구(12)를 통해 노출된 상기 제1 영역(a) 상의 금속층(114)의 일부를 제거하는 것에 반해, 상기 제2 개구(14)를 통해 노출된 상기 제2 영역(b) 상의 금속층(114)은 완전히 제거시킬 수 있다. 이에 따라, 상기 제1 영역(a) 상에서 제1 요철(116)이 표면에 형성된 비회로 패턴과 상기 제2 영역(b) 상에서 회로 패턴으로 이루어진 제1 층(115)이 형성될 수 있다.
도 4 및 도 7을 참조하면, 제1 층(115)에 제2 요철(117)을 형성할 수 있다(S140). 상기 제2 요철(117)을 형성하는 단계는 상기 제1 층(115)이 형성된 결과물에 대해 소정의 조면화 처리 공정을 수행하여 이루어질 수 있다. 상기 조면화 처리 공정으로는 습식 식각 공정과 같은 약액 처리 공정이 사용될 수 있다. 상기 조면화 처리 공정은 상기 제1 층(115)의 표면에 대략 15㎛ 미만의 크기를 갖는 요철들이 형성되도록, 공정 조건이 조절될 수 있다. 이에 따라, 베이스 기판(110)의 제1 영역(a) 상에는 표면에 제1 및 제2 요철들(116, 117)이 형성된 비회로 패턴이 형성되고, 제2 영역(b) 상에는 표면에 제2 요철(117)이 형성된 회로 패턴이 형성될 수 있다.
도 4 및 도 8을 참조하면, 제1 층(115) 상에 제3 요철(122)을 갖는 제2 층(120)을 형성할 수 있다(S150). 예컨대, 상기 제1 층(115) 상에 절연막을 형성할 수 있다. 상기 절연막은 상기 제1 층(115)의 표면에 형성된 제1 및 제2 요철들(116, 117)에 의해, 상대적으로 넓은 접합 면적을 갖고 상기 제1 층(115)에 대해 접합될 수 있다. 특히, 제1 영역(a) 상의 상기 제1 층(115)에는 상대적으로 큰 크기의 제1 요철(116)이 형성되어 있어, 상기 제1 및 제2 층들(115, 120) 간의 접합력을 더욱 증가시킬 수 있다. 그리고, 상기 절연막에 대해 제3 요철(122)을 형성할 수 있다. 상기 제3 요철(122)을 형성하는 단계는 상기 절연막에 대해 소정의 조면화 처리 공정을 수행하여 이루어질 수 있다. 상기 제3 요철(122)은 상기 제2 층(120) 상에 형성될 막과의 접합력을 높이기 위해, 상기 제2 층(120)의 표면적을 증가시키기 위한 것일 수 있다.
제2 층(120) 상에 제3 층(130)을 형성할 수 있다(S160). 상기 제3 층(130)을 형성하는 단계는 상기 제2 층(120)을 덮는 금속층을 형성하는 단계 및 상기 금속층을 패터닝하여 회로 패턴 또는 비회로 패턴을 형성하는 단계를 포함할 수 있다. 여기서, 상기 제2 층(120)과 상기 제3 층(130)은 상기 제2 층(120)의 표면에 형성된 제3 요철(122)에 의해, 상대적으로 넓은 접합 면적을 갖고 서로 접합할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 코어층(112) 상에 차례로 형성되는 금속층 또는 절연층의 표면에 서로 상이한 크기의 요철들(116, 117)을 형성시켜 상하로 적층된 금속층 및 절연층 간의 접합력을 향상시킬 수 있다. 이에 따라, 본 발명에 따른 회로 기판의 제조 방법은 코어층 상에 차례로 적층되는 금속층 및 절연층 표면에 서로 상이한 크기의 요철들을 형성시켜, 상하로 접합된 금속층과 절연층 간의 접합력을 더욱 향상시킨 구조를 갖는 회로 기판을 제조할 수 있다.
또한, 본 발명의 실시예에 따른 회로 기판의 제조 방법은 코어층(112) 상에 이종 크기의 제1 및 제2 요철들(116, 117)이 표면에 형성된 비회로 패턴과 제1 요철(116)에 비해 작은 크기를 갖는 제2 요철(117)만이 표면에 형성된 회로 패턴으로 이루어진 제1 층(115)을 형성시킨 후, 상기 제1 층(115) 상에 제2 층(120)을 형성시킬 수 있다. 이 경우, 회로 패턴에 상대적으로 큰 크기의 요철(116)이 형성되는 경우 회로 패턴의 특성이 저하되는 것을 방지하면서, 상기 제1 층(115)과 상기 제2 층(120) 간의 접합력을 향상시킬 수 있다. 이에 따라, 본 발명에 따른 회로 기판의 제조 방법은 층간 접합력을 높이기 위해 하층 표면에 이종 크기의 요철들을 형성시키되, 회로 패턴으로 이용되는 부분에는 상대적으로 작은 크기의 요철만을 형성시키고, 비회로 패턴으로 이용되는 부분에는 큰 크기의 요철과 작은 크기의 요철들을 형성시킴으로써, 회로 패턴의 전기적 특성 저하를 방지하면서 층간 접합 신뢰성을 향상시킨 구조를 갖는 회로 기판을 제조할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 회로 기판
110 : 베이스 기판
112 : 코어층
114 : 금속층
115 : 제1 층
120 : 제2 층
130 : 제3 층

Claims (7)

  1. 코어층;
    상기 코어층을 덮는 제1 층; 및
    상기 제1 층을 덮는 제2 층을 포함하되,
    상기 제1 층의 표면에는 상기 코어층의 영역별로 상이한 크기의 요철이 형성된 회로 기판.
  2. 제 1 항에 있어서,
    상기 요철은:
    15㎛ 이상의 크기를 갖는 제1 요철; 및
    15㎛ 미만의 크기를 갖는 제2 요철을 포함하는 회로 기판.
  3. 제 1 항에 있어서,
    상기 제1 층은 회로 패턴 및 비회로 패턴을 포함하고,
    상기 비회로 패턴의 표면에는 상이한 크기의 요철들이 형성되고,
    상기 회로 패턴의 표면에는 상기 요철들 중 상대적으로 작은 크기의 요철이 형성된 회로 기판.
  4. 제 1 항에 있어서,
    상기 제1 층은 회로 패턴 및 비회로 패턴을 포함하고,
    상기 비회로 패턴의 표면에는 15㎛ 이상의 크기를 갖는 제1 요철 및 15㎛ 미만의 크기를 갖는 제2 요철이 형성되고,
    상기 회로 패턴의 표면에는 상기 제2 요철이 형성된 회로 기판.
  5. 코어층 및 상기 코어층을 덮는 금속층을 갖는 베이스 기판을 준비하는 단계;
    상기 금속층에 대해 영역별로 상이한 식각률을 갖는 식각 공정을 수행하여, 회로 패턴과 비회로 패턴을 갖는 제1 층을 형성하는 단계;
    상기 회로 패턴과 비회로 패턴에 대해 조면화 처리 공정을 수행하는 단계; 및
    상기 제1 층 상에 제2 층을 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 층을 형성하는 단계는 상기 비회로 패턴 표면에 상대적으로 큰 크기의 제1 요철을 형성시키는 단계를 포함하고,
    상기 조면화 처리 공정을 수행하는 단계는 상기 회로 패턴 및 상기 비회로 패턴에 대해 상기 제1 요철에 비해 작은 크기를 갖는 제2 요철을 형성시키는 단계를 포함하는 회로 기판의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제1 층을 형성하는 단계는 상기 비회로 패턴 표면에 15㎛ 이상의 크기를 갖는 제1 요철을 형성시키는 단계를 포함하고,
    상기 조면화 처리 공정을 수행하는 단계는 상기 회로 패턴 및 상기 비회로 패턴에 대해 5㎛ 미만의 크기를 갖는 제2 요철을 형성시키는 단계를 포함하는 회로 기판의 제조 방법.
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