JP2011243751A - 回路基板およびその製造方法 - Google Patents
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Abstract
【解決手段】回路基板は第1のコア層210、第2のコア層220、および中央誘電体層230を含む。第1のコア層はコア誘電体層212およびコア回路層214を含み、コア回路層はコア誘電体層の上に配置される。第2のコア層は第1のコア層の上に配置される。中央誘電体層は、第1のコア層と第2のコア層の間に配置される。キャビティーRは第2のコア層および中央誘電体層を貫通し、コア回路層の一部を露出させる。
【選択図】図2A
Description
次に、第1のコア層、第2のコア材料層および中央誘電体材料層をプレスし、合成回路構造を形成する。当該合成回路構造は事前除去領域を有し、少なくともコア回路層の一部は当該事前除去領域内に位置する。続いて、事前除去領域の周囲に位置する中央誘電体材料層の一部および事前除去領域の周囲に位置する第2のコア材料層の一部が除去される。その後、事前除去領域内に位置する中央誘電体材料層の一部および事前除去領域内に位置する第2のコア材料層の一部が除去され、中央誘電体層および第2のコア層を形成する。
多層コア構造Mは、第1のコア層210、第2のコア層220、第3のコア層270、第1のコア層210と第2のコア層220の間に配置される中央誘電体層230、および、第2のコア層220と第3のコア層270の間に配置される中央誘電体層280を有する。キャビティーRは、第2のコア層220、第3のコア層270、中央誘電体層230、および中央誘電体層280を貫通し、キャビティーRの底に位置する第1のコア層210のコア回路層214を露出させる。本実施例では、多層コア構造Mの中のキャビティーRが貫通するコア層の数および貫通しないコア層の数は制限されないことに注意しなければならない。つまり、キャビティーRは第3のコア層270のみを貫通してもよい。
続いて、導電層244および導電層254aがそれぞれパターニングされ、回路層244および回路層254を形成し、複数の導電チャネルV1およびV2が、回路層244および回路層254が、それぞれ、第1のコア層210および第2のコア材料層220aに電気的に接続されるように形成される。
さらに、第1のコア層210は保護層Aを有することができる。その後の除去工程においてコア回路層214を保護するために、保護層Aは、事前除去領域P内に位置するコア回路層214の一部を覆う。また、事前除去領域P内に位置する中央誘電体材料層230aが容易に除去できるように、保護層Aは、剥離層とすることができる。
他の実施例では、事前除去領域P内に位置する、保護層A、並びに、中央誘電体材料層230a、第2のコア材料層220a、および誘電体材料層252aと256aは、すべてともに除去することができる。次いで、本実施例では、回路層248および258、並びに、コア回路層214の一部を覆い保護するために、ソルダーレジスト層260が、それぞれ、第1の回路構造240、第2の回路構造250、および第1のコア層210の上に形成される。
Claims (20)
- キャビティーを有する回路基板であって、
コア誘電体層およびコア回路層を備え、前記コア回路層が前記コア誘電体層の上に配置される第1のコア層と、
前記第1のコア層の上に配置される第2のコア層と、
前記第1のコア層と前記第2のコア層との間に配置される中央誘電体層と、
を備え、
前記キャビティーが、前記第2のコア層および前記中央誘電体層を貫通し、前記コア回路層の一部を露出させる、
ことを特徴とする、回路基板。 - 前記第1のコア層上の前記中央誘電体層と反対側に配置される第1の回路構造と、
前記第2のコア層上の前記中央誘電体層と反対側に配置される第2の回路構造と、
をさらに備え、
前記キャビティーが前記第2の回路構造を貫通する、
請求項1に記載の回路基板。 - 前記第1の回路構造が、
前記第1のコア層の上に配置される第1の誘電体層と、
前記第1の誘電体層の上に配置される第1の回路層と、
を備える、請求項2に記載の回路基板。 - 前記第2の回路構造が、
前記第2のコア層の上に配置される第2の誘電体層と、
前記第2の誘電体層の上に配置される第2の回路層と、
を備える、請求項2に記載の回路基板。 - 前記コア回路層がレーザーレジストパターンを有し、
前記レーザーレジストパターンが、前記コア誘電体層の、前記キャビティーによって露出させられる部分の周囲に位置する、
請求項1に記載の回路基板。 - 前記中央誘電体層が前記レーザーレジストパターンの一部を覆い、
前記キャビティーが前記レーザーレジストパターンのその他の部分を露出させる、
請求項5に記載の回路基板。 - 前記中央誘電体層と前記コア誘電体層の間に隙間が存在し、
前記隙間が、前記コア誘電体層の、前記キャビティーによって露出させられる部分の周囲に位置する、
請求項1に記載の回路基板。 - 回路基板を製造する方法であって、
コア誘電体層およびコア回路層を備え、前記コア回路層が前記コア誘電体層の上に配置される第1のコア層と、
前記第1のコア層の上に配置される第2のコア材料層と、
前記第1のコア層と前記第2のコア材料層との間に配置される中央誘電体材料層と、
を供給するステップと、
前記第1のコア層、前記第2のコア材料層、および前記中央誘電体材料層をプレスして、事前除去領域を有し、少なくとも前記コア回路層の一部が前記事前除去領域内に位置する合成回路構造を形成するステップと、
前記中央誘電体材料層の、前記事前除去領域の周囲に位置する部分および前記事前除去領域の周囲に位置する前記第2コア材料層を除去するステップと、
前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去し、中央誘電体層および第2のコア層を形成するステップと、
を含むことを特徴とする、回路基板を製造する方法。 - 前記第1のコア層、前記第2のコア材料層および前記中央誘電体材料層をプレスするステップが、
第1の導電層および、前記第1のコア層と前記第1の導電層との間に位置する第1の誘電体材料層を、前記第1のコア層の上にプレスするステップと、
第2の導電層および、前記第2のコア層と前記第2の導電層の間に位置する第2の誘電体材料層を、前記第2のコア層の上にプレスするステップと、
前記第1の導電層および前記第2の導電層をパターニングして、第1の回路層および第2の回路層を形成するステップと、
をさらに含む、請求項8に記載の製造方法。 - 前記中央誘電体材料層の、前記事前除去領域の周囲に位置する部分および前記第2のコア材料層の、前記事前除去領域の周囲に位置する部分を除去する際に、前記第2の誘電体材料層の、前記事前除去領域の周囲に位置する部分を除去するステップと、
前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去する際に、前記第2の誘電体材料層の、前記事前除去領域内に位置する部分を除去して、第2の誘電体層を形成するステップと、
をさらに含む、請求項9に記載の製造方法。 - 前記中央誘電体材料層の、前記事前除去領域の周囲に位置する部分および前記第2のコア材料層の、前記事前除去領域の周囲に位置する部分を除去する技術にレーザーエッチングの技術を含むこと、
を特徴とする、請求項8に記載の製造方法。 - 前記コア回路層がレーザーレジストパターンを有し、前記レーザーレジストパターンが前記事前除去領域の周囲に位置すること、
を特徴とする、請求項11に記載の製造方法。 - エッチング工程または機械的な工程を実行して、前記レーザーレジストパターンを除去するステップ、
をさらに含む、請求項12に記載の製造方法。 - 前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去する技術として、リフトオフの技術を含むこと、
を特徴とする、請求項8に記載の製造方法。 - 前記第1のコア層が、前記コア回路層の、前記事前除去領域内に位置する部分を覆う保護層をさらに含むこと、
を特徴とする、請求項8に記載の製造方法。 - 前記中央誘電体材料層の、前記事前除去領域内に位置する部分および前記第2のコア材料層の、前記事前除去領域内に位置する部分を除去するとき又は除去した後に、前記保護層を除去するステップ、
をさらに含む、請求項15に記載の製造方法。 - キャビティーを有する回路基板であって、
前記回路基板は、多層コア構造を備え、
前記多層コア構造は、ともに積み重ねられた複数のコア層および複数の中央誘電体層を備え、
前記キャビティーは、前記コア層の一部および少なくとも前記多層コア構造の前記中央誘電体層の一部を貫通し、
前記コア層のうちの一層は、前記キャビティーの底に位置し、
前記キャビティーは、前記キャビティーの底に位置する前記コア層のコア回路層を露出させること、
を特徴とする回路基板。 - 前記多層コア構造の第1の面に配置される第1の回路構造と、
前記多層コア構造の前記第1の面の反対側の第2の面に配置される第2の回路構造と、
をさらに備え、
前記キャビティーが前記第2の回路構造を貫通する、
請求項17に記載の回路基板。 - 前記第1の回路構造が、前記多層コア構造の前記第1の面に配置される第1の誘電体層および前記第1の誘電体層の上に配置される第1の回路層を備える、
請求項18に記載の回路基板。 - 前記第2の回路構造が、前記多層コア構造の前記第2の面に配置される第2の誘電体層および前記第2の誘電体層の上に配置される第2の回路層を備える、
請求項18に記載の回路基板。
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