JP4498404B2 - 素子搭載用基板およびその製造方法、半導体モジュールならびに携帯機器 - Google Patents

Description

本発明は、素子搭載用基板に関し、特にパッド電極を備える素子搭載用基板に関する。

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。

こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡ
は、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。

図１３は特許文献１に記載されたＢＧＡ型の半導体モジュールの概略断面図である。この半導体装置は、回路基板１１０の一方の面に半導体素子１０６を搭載し、他方の面に外部接続端子としてはんだボール１１２を接合したものである。回路基板１１０の一方の面には半導体素子１０６と電気的に接続する配線パターン１０３（パッド電極部１０３ａ）が設けられ、回路基板１１０の他方の面には外部接続端子を接合するランド部１０３ｂが設けられている。配線パターン１０３とランド部１０３ｂとの電気的接続は絶縁基板１０１を貫通する貫通孔１１１の内壁面に設けた導体部を介してなされる。ソルダーレジスト１０５は回路基板１１０の表面を保護している。回路基板１１０の一方の面は半導体素子１０６を搭載した後、封止樹脂層１０８により封止されている。

図１４は図１３に示した半導体装置のパッド電極部（図１３のＸで示した断面部分）を拡大した断面図である。半導体素子１０６と金線などのワイヤ１０７によりワイヤ接続されるパッド電極部１０３ａは、銅からなる配線部と、その表面を覆う金めっき層１０４から構成されている。ソルダーレジスト１０５は、パッド電極部１０３ａにおける銅配線部を被覆し、さらに金めっき層１０４の一部を被覆するように設けられている。ソルダーレジスト１０５の開口部は、半導体素子１０６の搭載およびワイヤ接続などがなされた後、封止樹脂層１０８によって半導体素子１０６とともに封止される。
特開２００５−１９７６４８号公報

しかしながら、ソルダーレジスト１０５や封止樹脂層１０８は外部からの水分がこれら自体を浸透するのを抑制しているものの、それぞれの界面を経由する水分の浸入を抑制することはできていない。特に金めっき層１０４の表面は平滑であるため、ソルダーレジスト１０５との界面を経由して配線パターン１０３側に水分が入り込みやすい構造となっている。このため、金めっき層１０４近傍の配線パターン１０３部分には水分が多く存在する。このように入り込んだ水分がさらに配線パターン１０３の表面上を拡散していった場合には、半導体モジュールの動作時にプラス電圧に印加されている配線パターン１０３部分から溶け出した銅イオンが絶縁基板１０１とソルダーレジスト１０５との界面を移動して、マイナス電圧が印加されている配線パターン１０３部分に析出し、いわゆるイオンマイグレーションによるショート（絶縁破壊）が発生するという問題がある。こうした問題は従来の半導体モジュールの信頼性を向上させるのに大きな障害となっている。

本発明は上記事情に鑑みなされたものであって、その目的とするところは、パッド電極部から浸入する水分が配線パターン表面を拡散するのを抑制し、素子搭載用基板の信頼性を向上させることにある。

本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、配線領域とこれに接続された電極領域を含み、配線領域と電極領域との境界領域に段差部を有する、銅からなる配線層と、電極領域における配線層の表面に形成された金めっき層と、金めっき層の一部と、境界領域および配線領域の配線層とを被覆して形成され、電極領域に所定の開口部を有する絶縁層と、を備えることを特徴とする。ここで、電極領域の電極とは、たとえば、パッケージ基板もしくはモジュール基板などの回路基板に設けられたパッド電極、あるいはＬＳＩチップに代表される半導体素子に設けられたパッド電極を意味する。この電極により、素子搭載用基板とＬＳＩチップに代表される半導体素子とをワイヤボンディングで接続したり、素子搭載用基板と外部の半導体装置とをワイヤボンディングで接続したりする。

この態様によれば、金めっき層と絶縁層の界面を介して浸入する水分が配線層の表面上を拡散していく距離に関して、その拡散距離が従来のように段差部を設けない場合に比べて長くなる。このため、配線領域における配線層への水分の供給が抑制され、配線層間でイオンマイグレーションが発生しにくくなる。この結果、素子搭載用基板の信頼性を向上させることができる。

上記態様において、段差部は配線領域の配線層の上面よりも窪んで形成されていることが好ましい。このようにすることで、段差部の底部側に水分が留まりやすくなり、段差部が浸入した水分の障壁として作用するため、配線層の境界領域から配線領域への水分の拡散がさらに抑制される。この結果、素子搭載用基板の信頼性をさらに向上させることができる。

上記態様において、境界領域において絶縁層と接する配線層の表面は粗面加工が施されていることが好ましい。この場合、境界領域における配線層の表面に微細な凹凸が設けられるので、浸入する水分の配線層の表面上の拡散距離が長くなりその拡散が制限される。また、配線層の表面に微細な凹凸が設けられると、その部分では絶縁層との密着性が向上するので、浸入する水分が境界領域における配線層と絶縁層との界面をより拡散しにくくなる。これらの結果、配線層の境界領域から配線領域への水分の拡散がさらに抑制され、素子搭載用基板の信頼性をさらに向上させることができる。

上記態様において、配線層および絶縁層は基板上に設けられ、配線層は基板と接する側の縁部に沿って基板との間に隙間を有し、絶縁層はこの隙間を埋め込むように形成されていてもよい。このようにすることで、隙間に埋め込まれた絶縁層のアンカー効果により配線層と絶縁層との密着性が向上するので、浸入する水分が配線領域における配線層の表面上をより拡散しにくくなる。この結果、素子搭載用基板の信頼性をさらに向上させることができる。

本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、当該素子搭載用基板に実装された半導体素子と、を備えることを特徴とする。この態様において、半導体素子が素子搭載用基板にワイヤボンディング接続されていてもよい。また、半導体素子が素子搭載用基板にフリップチップ接続されていてもよい。

本発明のさらに他の態様は携帯機器である。当該携帯機器は、上述したいずれかの態様の半導体モジュールを搭載したことを特徴とする。

本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基板の上に第１の金属層を形成する工程と、第１の金属層をパターニングして、電極領域、配線領域、および電極領域と配線領域の間に設けられた境界領域を有する配線を形成する工程と、配線および基板の表面に第２の金属層を形成する工程と、電極領域、境界領域、ならびに電極領域および境界領域の周囲の所定領域において第２の金属層の一部が露出するように、基板の上に第１のマスクを形成する工程と、第１のマスクを用いて、電極領域、境界領域、ならびに電極領域および境界領域の周囲の所定領域の第２の金属層を選択的に除去した後、電極領域および境界領域の配線層を掘り下げて、境界領域の表面を配線領域の表面より低くする工程と、第１のマスクを除去する工程と、電極領域の配線および電極領域の周囲の所定領域の基板が露出するように、基板の上に第２のマスクを形成する工程と、第２の金属層をめっきリードとして用いて電極領域に金めっき層を形成する工程と、第２のマスクおよび第２の金属層を除去する工程と、電極領域の一部、境界領域および配線領域の配線層とを絶縁層で被覆する工程と、を備えることを特徴とする。

上記態様の素子搭載用基板製造方法において、第１の金属層を無電解めっき、および電解めっきを用いて形成してもよい。また、第２の金属層を無電解めっきを用いて形成してもよい。また、金めっき層がＡｕ／Ｎｉ層、またはＡｕ／Ｐｄ／Ｎｉ層であってもよい。

また、上記態様の素子搭載用基板製造方法において、配線を形成した後、配線の表面を粗化させる工程を、さらに備えてもよい。

また、上記態様の素子搭載用基板製造方法において、絶縁層が被覆される領域にある配線の底部の縁部に沿って、当該配線と基板との間に隙間を設けた後、絶縁層を形成してもよい。

本発明によれば、パッド電極部から浸入する水分が配線パターン表面を拡散するのを抑制し、素子搭載用基板の信頼性を向上させることができる。

以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１実施形態）
図１は第１実施形態に係るパッド電極を備えた半導体モジュールの概略断面図である。また、図２は図１に示した半導体モジュールのパッド電極部（図１のＸで示した断面部分）を拡大した断面図であり、図３は図１に示した半導体モジュールのパッド電極部を上面側からみた概略平面図である。なお、図２は図３中のＡ−Ａ線に沿った断面図である。

第１実施形態の半導体モジュールは、素子搭載用基板２０の上面に半導体素子７を搭載し、下面に外部接続端子としてはんだボール１１を接合したものである。素子搭載用基板２０の上面には半導体素子７と電気的に接続する銅からなる配線パターン２が設けられ、素子搭載用基板２０の下面には外部接続端子を接合する銅からなる配線パターン９が設けられている。配線パターン２と配線パターン９との電気的接続は絶縁基板１を貫通するビアホール１ａの内壁面に設けた導体部を介してなされる。配線パターン２はその表面に金めっき層５が設けられた電極領域４ｃと段差部２ｂを有し、電極領域４ｃにおいて導電部材８を介して半導体素子７と接続されている。ソルダーレジスト６およびソルダーレジスト１０は配線パターン２および配線パターン９の表面をそれぞれ保護している。さらに、素子搭載用基板２０の上面、および素子搭載用基板２０に搭載された半導体素子７は、封止樹脂層１２により封止されている。

具体的には、図２に示すように、配線パターン２は、コア基材として機能する絶縁基板１上に形成され、回路配線の引き回しや上下配線間の接続などを行う配線領域４ａと、半導体素子７との接続を行う電極領域（パッド電極部）４ｃと、配線領域４ａと電極領域４ｃとの間に設けられた境界領域４ｂとから構成されている。配線パターン２の電極領域４ｃにはその表面に金めっき層５が設けられている。境界領域４ｂにおける配線パターンの上面は配線領域４ａにおける配線パターンの上面よりも窪むように形成され、境界領域４ｂには段差部２ｂが設けられている。この段差部２ｂは、図３に示すように、配線パターン２を横断するように設けられている。ソルダーレジスト６は、金めっき層５の一部、及び境界領域４ｂと配線領域４ａの配線パターンを被覆して形成され、半導体素子７との接続を行うための所定の開口部６ａを有している。電極領域４ｃにおける金めっき層５には導電部材８が接続され、封止樹脂層１２がこれら全体を封止している。

なお、配線パターン２は「配線層」、配線領域４ａは「配線領域」、境界領域４ｂは「境界領域」、電極領域４ｃは「電極領域」、金めっき層５は「金めっき層」、ソルダーレジスト６は「絶縁層」、及び段差部２ｂは「段差部」の一例である。

（製造方法）
図４〜図６は、図２に示した素子搭載用基板に係るパッド電極部の製造プロセスを説明するための概略断面図である。次に、図２、図４〜図６を参照して、第１実施形態による素子搭載用基板のパッド電極部の製造プロセスについて説明する。

まず、図４（Ａ）に示すように、コア基材として機能する絶縁基板１上に、無電界めっき法および電界めっき法を用いて銅からなる配線層２ｚを約２０μｍの厚みで形成する。

絶縁基板１にはエポキシ樹脂を主成分とする膜が採用され、その厚さは、たとえば、約１００μｍである。素子搭載用基板の放熱性向上の観点から、絶縁基板１は高熱伝導性を有することが望ましい。このため、絶縁基板１は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などやシリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。なお、本実施形態では、図１に示したように、絶縁基板１にはビアホール１ａを設けているが、本製造方法での説明では省略する。

図４（Ｂ）に示すように、フォトリソグラフィ技術を用いて配線層２ｚ上に所定のパターンを有するレジストマスクＰＲ１を形成する。

図４（Ｃ）に示すように、塩化第二鉄を使用したウェットエッチング技術を用いて配線層２ｚをパターニングした後、ウェット処理によりレジストマスクＰＲ１を除去する。その後、薬液による洗浄処理を行うことでアッシング時に発生する残渣などを剥離する。これにより、所定の回路配線を有する配線パターン２が形成される。

図４（Ｄ）に示すように、無電解めっき法を用いて配線パターン２を含む絶縁基板１上の全面に銅薄膜３ｚを約１μｍの厚みでめっきする。

次に、図５（Ａ）に示すように、フォトリソグラフィ技術を用いて銅薄膜３ｚ上に所定のパターンを有するレジストマスクＰＲ２を形成する。この際、レジストマスクＰＲ２は電極領域４ｃおよび境界領域４ｂにおける銅薄膜３ｚ上には形成しないようにする。

図５（Ｂ）に示すように、エッチング技術を用いて銅薄膜３ｚをパターニングした後、ウェット処理によりレジストマスクＰＲ２を剥離する。この際、境界領域４ｂにおける配線パターン２の表面も同時にエッチングされるため、境界領域４ｂにおける配線パターン２の上面は配線領域４ａにおける配線パターン２の上面よりも窪み、境界領域４ｂには銅薄膜３の厚さに対応した段差部２ｂ（段差約１μｍ）が形成される。これにより、後の工程で金めっき層５をめっき形成する際に、配線パターン２に対して一括して給電するための銅薄膜３が形成される。言い換えると、銅薄膜３は、金めっき層５を形成する際のめっきリードとして用いられる。

図５（Ｃ）に示すように、フォトリソグラフィ技術を用いて配線パターン２における電極領域４ｃを含む部分に開口部を有する耐金レジストマスクＰＲ３を形成する。この際、境界領域４ｂは耐金レジストマスクＰＲ３によって覆われている。

図５（Ｄ）に示すように、エッチング技術を用いて配線パターン２の表面を約５μｍ程度ソフトエッチングし、段差部２ａを形成する。これにより、後の工程で金めっき層５を形成した際に、パッド電極部（電極領域４ｃ）における配線の厚み（高さ）を低減することが可能になる。

次に、図６（Ａ）に示すように、選択めっき法を用いて、所定領域（電極領域４ｃ）における配線パターン２の表面に金めっき層（電解Ａｕ／Ｎｉめっき膜）５を約５．５μｍ（約０．５μｍ／約５μｍ）の厚みで形成する。その後、ウェット処理により耐金レジストマスクＰＲ３を剥離する。これにより、配線パターン２の電極領域４ｃの表面に金めっき層５が選択的に形成される。なお、金めっき層５は、Ａｕ／Ｎｉ層に限られず、たとえば、金めっき層５としてＡｕ／Ｐｂ／Ｎｉ層を用いてもよい。

図６（Ｂ）に示すように、エッチング技術を用いて全面エッチングすることにより銅薄膜３を除去する。

図６（Ｃ）に示すように、所定の開口部６ａを有し、金めっき層５の一部と、境界領域４ｂおよび配線領域４ａの配線パターン２とを被覆するようにソルダーレジスト６を形成する。ソルダーレジスト６は配線パターン２の保護膜として機能する。

最後に、図１に示したように、配線パターン２の電極領域４ｃにおける金めっき層５に
導電部材８をワイヤボンディング接続する。ここで、導電部材８には金線などが採用される。その後、これら全体を封止するための封止樹脂層１２を形成する。封止樹脂層１２は、ソルダーレジスト６の上に形成され、半導体素子７（図１参照）および配線パターン２の電極領域４ｃ（金めっき層５）を覆うように全面に形成される。この封止樹脂層１２は、半導体素子７を外界からの影響から保護している。封止樹脂層１２の材料は、たとえば、エポキシ樹脂などの熱硬化性の絶縁性の樹脂である。なお、封止樹脂層１２中には熱伝導性を高めるためのフィラーが添加されていてもよい。

これらの工程により、第１実施形態の素子搭載用基板（素子搭載用基板のパッド電極部）を得ることができる。

以上説明した第１実施形態の素子搭載用基板および半導体モジュールによれば、以下のような効果を得ることができるようになる。
（１）金めっき層５との境界領域４ｂに段差部２ｂを設けたことで、金めっき層５とソルダーレジスト６の界面を介して浸入する水分が配線パターン２の表面上を拡散していく距離に関して、その拡散距離が従来のように段差部を設けない場合に比べて長くなる。このため、配線領域４ａにおける配線パターン２への水分の供給（拡散）が抑制され、配線パターン間でイオンマイグレーションが発生しにくくなる。この結果、素子搭載用基板ひいては半導体モジュールの信頼性を向上させることができる。
（２）境界領域４ｂにおける配線パターン２の上面が配線領域４ａにおける配線パターン２の上面よりも窪むように段差部２ｂを形成したことで、段差部２ｂの底部側に水分が留まりやすくなり、段差部２ｂが浸入した水分の障壁として作用するため、配線パターン２の境界領域４ｂから配線領域４ａへの水分の拡散がさらに抑制される。この結果、素子搭載用基板ひいては半導体モジュールの信頼性をさらに向上させることができる。
（３）配線パターン２の表面に境界領域４ｂの段差部２ｂを含む凹状の窪みを設けたことで、ソルダーレジスト６との間にアンカー効果が生じ、配線パターン２とソルダーレジスト６との間の密着性が向上する。このため、浸入する水分が境界領域４ｂにおける配線パターン２の表面上をより拡散しにくくなる。この結果、素子搭載用基板ひいては半導体モジュールの信頼性をさらに向上させることができる。
（４）金めっき層５との境界領域４ｂに段差部２ｂを設けたことで、段差部２ｂが水分の浸入源に隣接して確実に水分の拡散を抑制するので、配線領域４ａ内に段差部が設けられている場合に比べて、素子搭載用基板ひいては半導体モジュールの信頼性をより効果的に向上させることができる。

（第２実施形態）
図７は図３中のＢ−Ｂ線に沿った断面図に相当し、図７（Ａ）は第１実施形態に係る半導体モジュールの断面図であり、図７（Ｂ）は第２実施形態に係る半導体モジュールの断面図である。

第１実施形態の半導体モジュールにおける配線パターン２は、図７（Ａ）に示すように、絶縁基板１上に矩形の配線パターン２が形成され、これをソルダーレジスト６が被覆形成している。これに対して、第２実施形態の半導体モジュールにおける配線パターン２は、その底部が裾引き状態２ｃに広がり、さらにその部分の縁部に沿って絶縁基板１との間に隙間１ｂを有している。それ以外については、先の第１実施形態と同様である。

このような半導体モジュールは、図４（Ｃ）に示した工程でのエッチング条件を制御して配線パターン２の形状をその底部が裾引き状態２ｃになるよう加工した上で、図４（Ｃ）、図５（Ｂ）、及び図６（Ａ）に示した工程での薬液処理を制御して絶縁基板１を等方的にエッチングすることで、配線パターン２の底部の縁部に沿って絶縁基板１との間に隙間１ｂを形成することができる。なお、隙間１ｂは配線パターン２上にソルダーレジスト６を形成する際に、ソルダーレジスト６により容易に埋め込まれる。

この第２実施形態の半導体モジュールによれば、上記（１）〜（４）の効果に加え、以下のよう
な効果を得ることができるようになる。
（５）配線パターン２に絶縁基板１と接する側の縁部に沿って絶縁基板１との間に隙間１ｂを設け、ソルダーレジスト６がこの隙間１ｂを埋め込むように形成したことで、隙間１ｂに埋め込まれたソルダーレジスト６のアンカー効果により配線パターン２とソルダーレジスト６との密着性が向上するので、浸入する水分が配線領域４ａにおける配線パターン２の表面上をより拡散しにくくなる。この結果、半導体モジュールの信頼性をさらに向上させることができる。
（６）配線パターン２の底部を裾引き状態にし、その下部に隙間１ｂを設けたことで、配線パターン２の側面を絶縁基板１側に移動していく水分の拡散距離が、それらが設けられていない場合に比べて長くなるので、水分の供給が抑制され、その分、配線パターン間でイオンマイグレーションが発生しにくくなる。この結果、半導体モジュールの信頼性を向上する。

（第３実施形態）
図８は第３実施形態に係る半導体モジュールのパッド電極部の断面図である。第１実施形態と異なる箇所は、境界領域４ｂおよび配線領域４ａにおける配線パターン２の表面が粗面加工が施されていることである。それ以外については、先の第１実施形態と同様である。

このような半導体モジュールは、図６（Ｂ）に示した工程の後、銅からなる配線パターン２の表面をウェット処理などにより粗化することで容易に形成することができる。たとえば、酸系薬液を用いた表面処理を行うと、その表面は微小な凹凸を有する粗面となる。これにより、配線パターン２の表面が微小な凹凸を有して粗面化される。この粗面化による配線パターン２の算術平均粗さＲａは約０．３８μｍである。配線パターン２の表面のＲａは、触針式表面形状測定器で計測することができる。なお、この酸系薬液によるウェット処理では、金めっき層５の表面は粗面化されない。金めっき層５のＲａは約０．１１μｍである。

この第３実施形態の半導体モジュールによれば、上記（１）〜（４）の効果に加え、以下のような効果を得ることができるようになる。
（７）境界領域４ｂにおいてソルダーレジスト６と接する配線パターン２の表面を粗面加工したことで、境界領域４ｂにおける配線パターン２の表面に微細な凹凸が設けられるので、浸入する水分の配線パターン２の表面上の拡散距離が長くなりその拡散が制限される。また、配線パターン２の表面に微細な凹凸が設けられると、その部分ではソルダーレジスト６との密着性が向上するので、浸入する水分が境界領域４ｂにおける配線パターン２とソルダーレジスト６との界面をより拡散しにくくなる。これらの結果、配線パターン２の境界領域４ｂから配線領域４ａへの水分の拡散がさらに抑制され、半導体モジュールの信頼性をさらに向上させることができる。

なお、上記実施形態では、銅薄膜３の形成・除去を利用して段差部２ｂを形成する例を示したが、本発明はこれに限らず、たとえば、フォトリソグラフィ技術を用いて境界領域４ｂにおいて段差部を形成するためのレジストマスクを別途設け、エッチング技術を用いて所望の段差部を形成するようにしてもよい。この場合にも上記効果を享受することができる。

上記実施形態では、素子搭載用基板２０上に設けたパッド電極部（電極領域４ｃ）での例を示したが、本発明はこれに限らず、たとえば、ＬＳＩチップに代表される半導体素子に設けられたパッド電極部であってもよい。この場合にも上記効果を享受することができる。

上記第３実施形態では、ウェット処理による粗化の例を示したが、本発明はこれに限らず、たとえば、配線パターン２の表面をプラズマ処理などにより粗化してもよい。この場合、たとえば、アルゴンガスを用いたプラズマ照射による表面処理を行うと、その表面は微小な凹凸を有する粗面となる。なお、このプラズマ処理では金めっき層５の表面は粗面化されない。

上記実施形態では、境界領域４ｂにおける配線パターン２の表面に段差部２ｂを設けた例を示したが、たとえば、配線領域４ａにおける配線パターン２の表面に段差部を設けるようにしてもよい。この場合には、電極領域４ｃから浸入する水分がその段差部より先の配線領域に拡散しにくくなり、段差部より先の配線パターン間でイオンマイグレーションの発生が抑制される。

（第４実施形態）
図９は、第４実施形態に係るパッド電極を備えた半導体モジュールの構成を示す概略断面図である。図１０は、図９に示した半導体モジュールのパッド電極部を拡大した断面図である。第１実施形態に係る半導体モジュールでは、半導体素子７が配線パターン２の電極領域４ｃにおける金めっき層５に導電部材８がワイヤボンディング接続されている。これに対して、第４実施形態に係る半導体モジュールでは、半導体素子７が素子搭載用基板２０にフリップチップ接続されている。具体的には、バンプ９０が形成された半導体素子７の電極形成面がフェイスダウンされ、バンプ９０がはんだ９２を介して配線パターン２の電極領域４ｃにおける金めっき層５に接続されている。また、半導体素子７とソルダーレジスト６との間には、アンダーフィル９４が充填されている。

以上説明した第４実施形態の素子搭載用基板および半導体モジュールによれば、第１実施形態の素子搭載用基板および半導体モジュールと同様な効果を得ることができるようになる。
（８）アンダーフィル９４により、バンプ９０、はんだ９２および金めっき層５が保護されるため、バンプ９０と金めっき層５との接続信頼性が向上する。また、アンダーフィル９４により、配線領域４ａにおける配線パターン２への水分の供給（拡散）がさらに抑制され、配線パターン間でイオンマイグレーションがより一層発生しにくくなる。

（第５実施形態）
次に、上述したの半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。

図１１は第５実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話２１１は、第１の筐体２１２と第２の筐体２１４が可動部２２０によって連結される構造になっている。第１の筐体２１２と第２の筐体２１４は可動部２２０を軸として回動可能である。第１の筐体２１２には文字や画像等の情報を表示する表示部２１８やスピーカ部２２４が設けられている。第２の筐体２１４には操作用ボタンなどの操作部２２２やマイク部２２６が設けられている。なお、各実施形態に係る半導体モジュールはこうした携帯電話２１１の内部に搭載されている。

図１２は図１１に示した携帯電話の部分断面図（第１の筐体２１２の断面図）である。本発明の各実施形態に係る半導体モジュール１３０は、外部接続電極２９０を介してプリント基板２２８に搭載され、こうしたプリント基板２２８を介して表示部２１８などと電気的に接続されている。また、半導体モジュール１３０の裏面側（外部接続電極２９０とは反対側の面）には金属基板などの放熱基板２１６が設けられ、たとえば、半導体モジュール１３０から発生する熱を第１の筐体２１２内部に篭もらせることなく、効率的に第１の筐体２１２の外部に放熱することができるようになっている。

本実施形態に係る半導体モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
（１０）パッド電極部において、配線パターン２への水分の供給（拡散）が抑制され、配線パターン間でイオンマイグレーションが発生しにくくなり、半導体モジュール１３０の接続信頼性が向上するので、こうした半導体モジュール１３０を搭載した携帯機器の信頼性が向上する。
（１１）上記実施形態で示したウエハレベルＣＳＰ（Chip Size Package）プロセスにより製造された半導体モジュール１３０は薄型化・小型化されるので、こうした半導体モジュール１３０を搭載した携帯機器の薄型化・小型化を図ることができる。

第１実施形態に係るパッド電極を備えた半導体モジュールの概略断面図である。 図１に示した半導体モジュールのパッド電極部を拡大した断面図である。 図１に示した半導体モジュールのパッド電極部を拡大した平面図である。 図４（Ａ）〜（Ｄ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。 図５（Ａ）〜（Ｄ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。 図６（Ａ）〜（Ｃ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。 図７（Ａ）および（Ｂ）は、第１および第２実施形態の半導体モジュールの配線パターン部分の断面図である。 第３実施形態に係る半導体モジュールのパッド電極部を示す断面図である。 第４実施形態に係るパッド電極を備えた半導体モジュールの構成を示す概略断面図である。 図９に示した半導体モジュールのパッド電極部を拡大した断面図である。 第５実施形態に係る、半導体モジュールを備えた携帯電話の構成を示す図である。 図１１に示した携帯電話の部分断面図（第１の筐体の断面図）である。 従来のＢＧＡ型の半導体装置の概略断面構造を示す断面図である。 図１３に示した半導体装置のパッド電極部を拡大した断面図である。

符号の説明

１・・・絶縁基板、２・・・配線パターン、２ｂ・・・段差部、４ａ・・・配線領域、４ｂ・・・境界領域、４ｃ・・・電極領域、５・・・金めっき層、６・・・ソルダーレジスト、８・・・導電部材、１２・・・封止樹脂層

Claims (12)

1. 配線領域、電極領域および前記配線領域と前記電極領域との間に設けられた境界領域を有し、銅からなる配線層と、
   前記電極領域における配線層の表面に形成されためっき層と、
   前記配線領域と前記境界領域との間に設けられ、前記境界領域の上面を前記配線領域の上面よりも窪ませることにより形成した第１の段差部と、
   前記めっき層の一部と、前記境界領域および前記配線領域の配線層とを被覆するとともに、前記めっき層の残りの部分を露出させる絶縁層と、
   を備えたことを特徴とする素子搭載用基板。
2. 前記境界領域の表面は粗面加工が施されていることを特徴とする請求項１に記載の素子搭載用基板。
3. 前記電極領域と前記境界領域との間に第２の段差部が設けられていることを特徴とする請求項１または２に記載の素子搭載用基板。
4. 請求項１乃至３のいずれか１項に記載の素子搭載用基板と、
   前記素子搭載用基板に実装された半導体素子と、
   を備えることを特徴とする半導体モジュール。
5. 前記半導体素子が前記素子搭載用基板にワイヤボンディング接続またはフリップチップ接続されていることを特徴とする請求項４に記載の半導体モジュール。
6. 請求項４または５に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
7. 基板の上に第１の金属層を形成する工程と、
   前記第１の金属層をパターニングして、電極領域、配線領域、および前記電極領域と前記配線領域の間に設けられた境界領域を有する配線層を形成する工程と、
   前記配線層および前記基板の表面に第２の金属層を形成する工程と、
   前記電極領域、前記境界領域、ならびに前記電極領域および前記境界領域の周囲の所定領域において前記第２の金属層の一部が露出するように、前記基板の上に第１のマスクを形成する工程と、
   前記第１のマスクを用いて、前記電極領域、前記境界領域、ならびに前記電極領域および前記境界領域の周囲の所定領域の前記第２の金属層を選択的に除去した後、前記電極領域および前記境界領域の前記配線層を掘り下げて、前記境界領域の表面を前記配線領域の表面より低くする工程と、
   前記第１のマスクを除去する工程と、
   前記電極領域の前記配線層および前記電極領域の周囲の所定領域の前記基板が露出するように、前記基板の上に第２のマスクを形成する工程と、
   前記第２の金属層をめっきリードとして用いて前記電極領域にめっき層を形成する工程と、
   前記第２のマスクおよび前記第２の金属層を除去する工程と、
   前記電極領域の一部、前記境界領域および前記配線領域の配線層とを絶縁層で被覆する工程と、
   を備えることを特徴とする素子搭載用基板の製造方法。
8. 前記第１の金属層を無電解めっき、および電解めっきを用いて形成することを特徴とする請求項７に記載の素子搭載用基板の製造方法。
9. 前記第２の金属層を無電解めっきを用いて形成することを特徴とする請求項７または８に記載の素子搭載用基板の製造方法。
10. 前記めっき層がＡｕ／Ｎｉ層、またはＡｕ／Ｐｄ／Ｎｉ層であることを特徴とする請求項７乃至９のいずれか１項に記載の素子搭載用基板の製造方法。
11. 前記配線層を形成した後、前記配線層の表面を粗化させる工程を、
    さらに備えることを特徴とする請求項７乃至１０のいずれか１項に記載の素子搭載用基板の製造方法。
12. 前記絶縁層が被覆される領域にある前記配線の底部の縁部に沿って、当該配線層と前記基板との間に隙間を設けた後、前記絶縁層を形成することを特徴とする請求項７乃至１１のいずれか１項に記載の素子搭載用基板の製造方法。

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