KR20220022302A - 반도체 패키지 및 그 제조 방법 - Google Patents

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pads
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김종윤
김응규
전광재
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Abstract

절연 패턴 및 상기 절연 패턴 내의 재배선 패턴을 포함하는 재배선 기판, 상기 재배선 기판의 상면 상에서 상기 절연 패턴을 관통하여 상기 재배선 패턴에 접속되는 제 1 기판 패드, 상기 재배선 기판의 상기 상면 상에서 상기 제 1 기판 패드와 이격되어 배치되는 제 2 기판 패드, 상기 재배선 기판 상에 배치되는 반도체 칩, 상기 반도체 칩의 칩 패드들 중 하나와 상기 제 1 기판 패드를 연결하는 제 1 연결 단자, 및 상기 반도체 칩의 칩 패드들 중 다른 하나와 상기 제 2 기판 패드를 연결하는 제 2 연결 단자를 포함하는 반도체 패키지를 제공하되, 상기 제 2 기판 패드의 상면은 상기 제 1 기판 패드의 상면보다 높은 레벨에 위치하고, 상기 제 2 기판 패드의 폭은 상기 제 1 기판 패드의 폭보다 작을 수 있다.

Description

반도체 패키지 및 그 제조 방법{A SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 내구성 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 불량의 발생이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 절연 패턴 및 상기 절연 패턴 내의 재배선 패턴을 포함하는 재배선 기판, 상기 재배선 기판의 상면 상에서 상기 절연 패턴을 관통하여 상기 재배선 패턴에 접속되는 제 1 기판 패드, 상기 재배선 기판의 상기 상면 상에서 상기 제 1 기판 패드와 이격되어 배치되는 제 2 기판 패드, 상기 재배선 기판 상에 배치되는 반도체 칩, 상기 반도체 칩의 칩 패드들 중 하나와 상기 제 1 기판 패드를 연결하는 제 1 연결 단자, 및 상기 반도체 칩의 칩 패드들 중 다른 하나와 상기 제 2 기판 패드를 연결하는 제 2 연결 단자를 포함할 수 있다. 상기 제 2 기판 패드의 상면은 상기 제 1 기판 패드의 상면보다 높은 레벨에 위치할 수 있다. 상기 제 2 기판 패드의 폭은 상기 제 1 기판 패드의 폭보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 절연 패턴 및 상기 절연 패턴 내에 매립되는 재배선 패턴을 포함하는 재배선 기판을 형성하는 것, 상기 재배선 기판 상에 시드막을 형성하는 것, 상기 시드막 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴은 제 1 폭의 제 1 개구 및 상기 제 1 폭보다 작은 제 2 폭의 제 2 개구를 갖고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 제 1 개구를 채우는 제 1 기판 패드 및 상기 제 2 개구를 채우는 제 2 기판 패드를 형성하는 것, 상기 마스크 패턴 및 노출된 상기 시드막의 일부를 제거하는 것, 반도체 칩의 칩 패드들 각각 상에 연결 부재들을 제공하는 것, 상기 연결 부재들이 상기 제 1 기판 패드 및 상기 제 2 기판 패드 상에 위치하도록 상기 반도체 칩을 상기 재배선 기판 상에 배치하는 것, 및 상기 연결 부재들에 리플로우(reflow) 공정을 수행하여 상기 제 1 기판 패드와 상기 칩 패드들의 하나를 연결하는 제 1 연결 단자 및 상기 제 2 기판 패드와 상기 칩 패드들의 다른 하나를 연결하는 제 2 연결 단자를 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판의 상면 상에 제공되는 제 1 기판 패드들 및 제 2 기판 패드들을 포함하는 상기 재배선 기판, 상기 제 1 기판 패드들은 상기 재배선 기판 내로 연장되어 상기 재배선 기판의 재배선 패턴에 연결되고, 상기 재배선 기판 상에 실장되고, 제 1 칩 패드들 및 제 2 칩 패드들을 포함하는 반도체 칩, 상기 제 1 칩 패드들과 상기 제 1 기판 패드들을 연결하는 제 1 연결 단자들, 상기 제 2 칩 패드들과 상기 제 2 기판 패드들을 연결하는 제 2 연결 단자들, 상기 재배선 기판 상에서 상기 반도체 칩을 매립하는 몰딩막, 및 상기 재배선 기판의 하면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 1 기판 패드들 각각의 체적은 상기 제 2 기판 패드들 각각의 체적과 실질적으로 동일하되, 상기 제 1 기판 패드들의 높이는 상기 제 2 기판 패드들의 높이보다 작을 수 있다. 상기 제 1 칩 패드들과 상기 제 1 기판 패드들 사이의 간격은 상기 제 2 칩 패드들과 상기 제 2 기판 패드들 사이의 간격보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 서로 다른 높이의 기판 패드들을 하나의 공정을 통해 형성할 수 있으며, 어느 하나의 기판 패드의 높이를 변경하거나 다른 높이의 기판 패드를 형성하기 위한 별도의 공정이 필요하지 않을 수 있다. 즉, 반도체 패키지의 제조 공정이 간소화될 수 있다.
또한, 반도체 칩의 실장 시, 반도체 칩에 과도한 압력이 인가되더라도 칩 패드들과 기판 패드 사이에 일정 거리의 갭이 형성될 수 있으며, 연결 부재가 기판 패드의 측면 상으로 돌출되는 양이 적을 수 있다. 즉, 인접한 기판 패드 사이에서 브릿지 현상이 발생하지 않을 수 있다.
더하여, 제 2 기판 패드에 더해 제 1 기판 패드를 이용하여 반도체 칩을 재배선 기판에 실장하기 때문에, 반도체 칩이 보다 견고하게 재배선 기판에 실장될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 1 및 도 2를 참조하여, 반도체 패키지(10)는 재배선 기판(100), 반도체 칩(200), 몰딩막(300) 및 외부 접속 단자들(400)을 포함할 수 있다.
재배선 기판(100)은 절연 패턴, 제 1 내지 제 3 재배선 패턴들(110, 120, 130) 및 기판 패드들(141, 143)을 포함할 수 있다.
상기 절연 패턴은 적층된 제 1 내지 제 4 절연층들(101, 102, 103, 104)을 포함할 수 있다 제 1 내지 제 4 절연층들(101, 102, 103, 104)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON)과 같은 무기 물질을 포함하나, 이에 한정되지 않는다. 또는, 제 1 내지 제 4 절연층들(101, 102, 103, 104)은 감광성 폴리머를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는, 일 예로, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 1 절연층(101) 상에 제 1 재배선 패턴(110)이 제공될 수 있다. 제 1 재배선 패턴(110)은 제 1 도전 패턴(113) 및 제 1 시드 패턴(111)을 포함할 수 있다.
제 1 도전 패턴(113)은 제 1 절연층(101)의 상면과 평행한 방향으로 연장되어 전기 회로를 구성할 수 있다. 제 1 도전 패턴(113)의 일부는 넓은 폭으로 형성되어 후술되는 제 2 도전 패턴(123)의 비아가 접속되는 패드를 구성할 수 있다. 제 1 도전 패턴(113)의 다른 일부는 제 1 절연층(101)을 관통하여 제 1 절연층(101)의 하면 상으로 노출되는 비아를 구성할 수 있다. 제 1 도전 패턴(113)은 구리(Cu)와 같은 금속을 포함할 수 있다.
제 1 시드 패턴(111)은 제 1 도전 패턴(113)과 제 1 절연층(101) 사이에 개재될 수 있다. 예를 들어, 제 1 시드 패턴(111)은 제 1 도전 패턴(113)의 하면을 덮을 수 있고, 상술한 제 1 도전 패턴(113)의 비아부의 측면을 둘러쌀 수 있다. 제 1 시드 패턴(111)은 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 도전 물질을 포함할 수 있다. 제 1 시드 패턴(111)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
제 2 절연층(102)은 제 1 절연층(101) 상에서 제 1 재배선 패턴(110)을 덮을 수 있다. 즉, 제 1 절연층(101) 상에서 제 1 재배선 패턴(110)은 제 2 절연층(102)에 의해 매립될 수 있다.
제 2 절연층(102) 상에 제 2 재배선 패턴(120)이 제공될 수 있다. 제 2 재배선 패턴(120)은 제 2 도전 패턴(123) 및 제 2 시드 패턴(121)을 포함할 수 있다.
제 2 도전 패턴(123)은 제 2 절연층(102)의 상면과 평행한 방향으로 연장되어 전기 회로를 구성할 수 있다. 제 2 도전 패턴(123)의 일부는 넓은 폭으로 형성되어 후술되는 제 3 도전 패턴(133)의 비아가 접속되는 패드를 구성할 수 있다. 제 2 도전 패턴(123)의 다른 일부는 제 2 절연층(102)을 관통하여 제 2 절연층(102)의 하면 상으로 노출되는 비아를 구성할 수 있다. 이때, 제 2 절연층(102)을 관통하는 제 2 도전 패턴(123)의 상기 비아는 제 1 도전 패턴(113)에 접속될 수 있다. 제 2 도전 패턴(123)은 구리(Cu)와 같은 금속을 포함할 수 있다.
제 2 시드 패턴(121)은 제 2 도전 패턴(123)과 제 2 절연층(102)의 사이 및 제 2 도전 패턴(123)과 제 1 도전 패턴(113)의 사이에 개재될 수 있다. 예를 들어, 제 2 시드 패턴(121)은 제 2 도전 패턴(123)의 하면을 덮을 수 있고, 상술한 제 2 도전 패턴(123)의 비아부의 측면 및 바닥면을 둘러쌀 수 있다. 제 2 시드 패턴(121)은 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 도전 물질을 포함할 수 있다. 제 2 시드 패턴(121)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
제 3 절연층(103)은 제 2 절연층(102) 상에서 제 2 재배선 패턴(120)을 덮을 수 있다. 즉, 제 2 절연층(102) 상에서 제 2 재배선 패턴(120)은 제 3 절연층(103)에 의해 매립될 수 있다.
제 3 절연층(103) 상에 제 3 재배선 패턴(130)이 제공될 수 있다. 제 3 재배선 패턴(130)은 제 3 도전 패턴(133) 및 제 3 시드 패턴(131)을 포함할 수 있다.
제 3 도전 패턴(133)은 제 3 절연층(103)의 상면과 평행한 방향으로 연장되어 전기 회로를 구성할 수 있다. 제 3 도전 패턴(133)의 일부는 넓은 폭으로 형성되어 후술되는 기판 패드들(141, 143)이 접속되는 패드를 구성할 수 있다. 제 3 도전 패턴(133)의 다른 일부는 제 3 절연층(103)을 관통하여 제 3 절연층(103)의 하면 상으로 노출되는 비아를 구성할 수 있다. 이때, 제 3 절연층(103)을 관통하는 제 3 도전 패턴(133)의 상기 비아는 제 2 도전 패턴(123)에 접속될 수 있다. 제 3 도전 패턴(133)은 구리(Cu)와 같은 금속을 포함할 수 있다.
제 3 시드 패턴(131)은 제 3 도전 패턴(133)과 제 3 절연층(103)의 사이 및 제 3 도전 패턴(133)과 제 2 도전 패턴(123)의 사이에 개재될 수 있다. 예를 들어, 제 3 시드 패턴(131)은 제 3 도전 패턴(133)의 하면을 덮을 수 있고, 상술한 제 3 도전 패턴(133)의 비아부의 측면 및 바닥면을 둘러쌀 수 있다. 제 3 시드 패턴(131)은 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 도전 물질을 포함할 수 있다. 제 3 시드 패턴(131)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
제 4 절연층(104)은 제 3 절연층(103) 상에서 제 3 재배선 패턴(130)을 덮을 수 있다. 즉, 제 3 절연층(103) 상에서 제 3 재배선 패턴(130)은 제 4 절연층(104)에 의해 매립될 수 있다.
재배선 기판(100)은 그의 상면 상에 제공되는 기판 패드들(141, 143)을 포함할 수 있다. 기판 패드들(141, 143)은 서로 이격된 제 1 기판 패드(141) 및 제 2 기판 패드(143)를 가질 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 각각 복수로 제공될 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 재배선 기판(100)의 상면 상에 형성된 필라(pillar) 형상을 가질 수 있다.
제 1 기판 패드(141)는 재배선 기판(100)의 외각부 상에 제공될 수 있다. 제 1 기판 패드(141)는 재배선 기판(100) 내의 재배선 패턴들(110, 120, 130)과 전기적으로 플로팅(floating)되는 더미 패드(dummy pad)일 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 기판 패드(141)는 제 3 재배선 패턴(130)에 연결되지 않을 수 있으며, 제 1 기판 패드(141)와 제 3 재배선 패턴(130) 사이에 제 4 절연층(104)이 위치할 수 있다. 이와는 다르게, 도 1에 도시된 바와 같이, 제 1 기판 패드(141)는 재배선 기판(100)에 실장되는 반도체 칩(200)에 접지 또는 전력을 전달하기 위한 패드일 수 있다. 예를 들어, 제 1 기판 패드(141)는 제 4 절연층(104)을 관통하여 제 3 재배선 패턴(130)에 접속될 수 있다. 제 1 기판 패드(141)가 복수로 제공되는 경우, 제 1 기판 패드들(141)의 간격은 100um 내지 200um일 수 있다.
제 2 기판 패드(143)는 재배선 기판(100)의 중심부 상에 제공될 수 있다. 제 2 기판 패드(143)는 재배선 기판(100)에 실장되는 반도체 칩(200)에 신호를 전달하기 위한 패드일 수 있다. 예를 들어, 제 2 기판 패드(143)는 제 4 절연층(104)을 관통하여 제 3 재배선 패턴(130)에 접속될 수 있다. 제 2 기판 패드(143)가 복수로 제공되는 경우, 제 2 기판 패드들(143)의 간격은 제 1 기판 패드들(141)의 간격보다 작을 수 있다. 예를 들어, 제 2 기판 패드들(143)의 간격은 50um 내지 100um일 수 있다.
제 1 기판 패드(141)의 상면의 높이는 제 2 기판 패드(143)의 상면의 높이보다 높을 수 있다. 제 1 기판 패드(141)의 높이(h1)는 제 2 기판 패드(143)의 높이(h2)보다 높을 수 있다. 예를 들어, 제 1 기판 패드(141)의 높이(h1)는 제 2 기판 패드(143)의 높이(h2)의 1.5배 내지 3배일 수 있다. 제 1 기판 패드(141)의 높이는 5um 내지 10um이고, 제 2 기판 패드(143)의 높이(h2)는 1um 내지 5um일 수 있다.
제 1 기판 패드(141)의 체적은 제 2 기판 패드(143)의 체적과 실질적으로 동일할 수 있다. 제 1 기판 패드(141)의 높이(h1)가 제 2 기판 패드(143)의 높이(h2)보다 높기 때문에, 제 1 기판 패드(141)의 평면적(area)은 제 2 기판 패드(143)의 평면적보다 작을 수 있다. 여기서 평면적이라 함은 재배선 기판(100)의 상면에 평행한 평면 상에서의 면적으로 정의될 수 있으며, 본 실시예들에서는 제 1 기판 패드(141)의 상면의 면적 또는 제 2 기판 패드(143)의 상면의 면적이 이에 해당할 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)의 형상(일 예로, 필라 형상)에 따라, 제 1 기판 패드(141)의 폭(w1) 또는 지름은 제 2 기판 패드(143)의 폭(w3) 또는 지름보다 작을 수 있다.
제 4 시드 패턴들(142a, 142b)은 제 1 및 제 2 기판 패드들(141, 143)과 제 4 절연층(104) 사이에 개재될 수 있다. 예를 들어, 제 4 시드 패턴들(142a, 142b)은 제 1 기판 패드(141)와 제 4 절연층(104) 사이에 제공되는 제 1 패드 시드 패턴(142a) 및 제 2 기판 패드(143)와 제 4 절연층(104) 사이 및 제 2 기판 패드(143)와 제 3 재배선 패턴(130) 사이에 제공되는 제 2 패드 시드 패턴(142b)을 포함할 수 있다. 다른 실시예들에서, 제 1 기판 패드(141)가 제 4 절연층(104)을 관통하여 제 3 재배선 패턴(130)과 접하는 경우, 제 1 패드 시드 패턴(142a)은 제 1 기판 패드(141)와 제 4 절연층(104) 사이 및 제 1 기판 패드(141)와 제 3 재배선 패턴(130) 사이에 제공될 수 있다. 제 4 시드 패턴(142a, 142b)은 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 도전 물질을 포함할 수 있다. 제 4 시드 패턴(142a, 142b)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 칩 패드들(210)이 재배선 기판(100)을 향하도록 재배선 기판에 실장될 수 있다. 칩 패드들(210)은 서로 동일한 형상을 갖도록 형성될 수 있다. 일 예로, 칩 패드들(210)은 필라(pillar) 형상을 가질 수 있다. 칩 패드들(210)의 폭은 제 2 기판 패드(143)의 폭(w2)과 실질적으로 동일 또는 유사할 수 있다. 칩 패드들(210)의 폭은 제 1 기판 패드(141)의 폭(w1)보다 클 수 있다. 칩 패드들(210)은 제 1 기판 패드(141) 상에 위치하는 제 1 칩 패드(210a) 및 제 2 기판 패드(143) 상에 위치하는 제 2 칩 패드(210b)를 포함할 수 있다. 제 1 칩 패드(210a)의 하면 및 제 2 칩 패드(210b)의 하면은 동일한 레벨에 위치할 수 있으며, 이에 따라 제 1 칩 패드(210a)와 제 1 기판 패드(141) 사이의 간격은 제 2 칩 패드(210b)와 제 2 기판 패드(143) 사이의 간격보다 작을 수 있다.
반도체 칩(200)은 칩 패드들(210)과 기판 패드들(141, 143) 사이에 제공되는 연결 단자들(220, 230)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 전기적으로 연결된다는 것은 직접적 및 간접적 연결을 모두 포함하며, 재배선 기판(100)과 전기적으로 연결된다는 것은 제 1 내지 제 3 재배선 패턴들(110, 120, 130) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 연결 단자들(220, 230)은 제 1 기판 패드(141)와 제 1 칩 패드(210a)를 연결하는 제 1 연결 단자(220) 및 제 2 기판 패드(143)와 제 2 칩 패드(210b)를 연결하는 제 2 연결 단자(230)를 포함할 수 있다. 제 1 연결 단자(220)는 제 1 칩 패드(210a)의 하면 및 제 1 기판 패드(141)의 상면과 접할 수 있다. 제 2 연결 단자(230)는 제 2 칩 패드(210b)의 하면 및 제 2 기판 패드(143)의 상면과 접할 수 있다. 이에 따라, 제 1 연결 단자(220)의 상면 및 제 2 연결 단자(230)의 상면은 재배선 기판(100)의 상면으로부터 동일한 레벨 상에 위치할 수 있으며, 제 1 연결 단자(220)의 하면은 제 2 연결 단자(230)의 하면보다 높은 레벨에 위치할 수 있다. 제 1 연결 단자(220)의 체적은 제 2 연결 단자(230)의 체적과 실질적으로 동일할 수 있다.
제 1 연결 단자(220)는 제 1 칩 패드(210a)의 측면으로부터 돌출될 수 있다. 즉, 제 1 연결 단자(220)의 폭은 제 1 칩 패드(210a)의 폭 및 제 1 기판 패드(141)의 폭(w1)보다 클 수 있다. 제 2 연결 단자(230)는 제 2 칩 패드(210b)의 측면으로부터 돌출될 수 있다. 즉, 제 2 연결 단자(230)의 폭은 제 2 칩 패드(210b)의 폭 및 제 2 기판 패드(143)의 폭(w2)보다 클 수 있다.
제 1 연결 단자(220)의 체적은 제 2 연결 단자(230)의 체적과 실질적으로 동일하고, 제 1 기판 패드(141)와 제 1 칩 패드(210a) 사이의 간격이 제 2 기판 패드(143)와 제 2 칩 패드(210b) 사이의 간격보다 작을 수 있다. 이에 따라, 제 1 연결 단자(220)의 일부는 제 1 기판 패드(141)와 제 1 칩 패드(210a) 사이로부터 재배선 기판(100)을 향하여 제 1 기판 패드(141)의 측면(141a) 상으로 연장되어 제 1 기판 패드(141)의 측면(141a)의 일부를 덮을 수 있다. 제 2 연결 단자(230)는 제 2 기판 패드(143)의 측면을 덮지 않을 수 있다. 이와는 다르게, 제 2 연결 단자(230)의 일부는 제 2 기판 패드(143)의 측면 상으로 연장되어 제 2 기판 패드(143)의 상기 측면의 일부를 덮을 수 있다. 이 경우, 제 2 기판 패드(143)의 상면으로부터 제 2 연결 단자(230)의 상기 일부의 최하단까지 거리는 제 1 기판 패드(141)의 상면으로부터 제 1 연결 단자(220)의 상기 일부의 최하단까지 거리보다 작을 수 있다. 즉, 제 2 연결 단자(230)가 제 2 기판 패드(143)의 상면으로부터 아래로 연장되는 길이는 제 1 연결 단자(220)가 제 1 기판 패드(141)의 상면으로부터 아래로 연장되는 길이보다 작을 수 있다.
재배선 기판(100) 상에 몰딩막(300)이 제공될 수 있다. 몰딩막(300)은 재배선 기판(100) 상에서 반도체 칩(200)을 덮을 수 있다. 몰딩막(300)은 제 4 절연층(104)을 덮을 수 있다. 몰딩막(300)은 반도체 칩(200)과 재배선 기판(100) 사이의 갭 영역으로 더 연장되어, 연결 단자(220, 230)를 밀봉할 수 있다. 몰딩막(300)은, 일 예로, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필 패턴(미도시)이 재배선 기판(100) 및 반도체 칩(200) 사이의 갭 영역에 제공될 수 있다.
단자 패드(410) 및 외부 접속 단자(400)가 재배선 기판(100)의 하면 상에 제공될 수 있다. 외부 접속 단자(400)는 노출된 제 1 재배선 패턴(110)의 하면 상에 배치될 수 있다. 단자 패드(410)는 제 1 재배선 패턴(110) 및 외부 접속 단자(400) 사이에 배치될 수 있다. 단자 패드(410)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 단자 패드(410) 및 재배선 패턴들(110, 120, 130)을 통하여 반도체 칩(200)의 칩 패드들(210)과 접속할 수 있다. 이에 따라, 외부 접속 단자(400)는 칩 패드들(210)과 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(400)는 복수로 제공되고, 외부 접속 단자(400) 중 적어도 하나는 반도체 칩(200)과 수직적으로 오버랩(overlap)되지 않을 수 있다. 에 따라, 외부 접속 단자(400)의 배치 자유도가 증가될 수 있다. 외부 접속 단자(400)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 반도체 패키지(10)는 팬 아웃(fan out) 반도체 패키지일 수 있다.
도 3 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 3을 참조하여, 제 1 절연층(101)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(905)이 캐리어 기판(900)과 제 1 절연층(101) 사이에 더 개재될 수 있다. 캐리어 접착층(905)은 제 1 절연층(101)을 캐리어 기판(900)에 부착시킬 수 있다. 이하의 설명에서 어떤 구성 요소가 캐리어 기판(900) 상에 형성 또는 제공되는 것은 캐리어 접착층(905)이 상기 구성 요소 및 캐리어 기판(900) 사이에 더 개재되는 것을 포함할 수 있다. 캐리어 기판(900)이 노출된다는 것은 캐리어 접착층(905)이 노출되는 것을 포함할 수 있다. 실시예들에서, 제 1 절연층(101)의 형성은 스핀 코팅(spin coating) 또는 슬릿 코팅(slit coating)과 같은 코팅 공정에 의해 진행될 수 있다. 제 1 절연층(101)은, 일 예로, 감광성 폴리머를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는, 일 예로, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 1 절연층(101)이 패터닝되어, 제 1 홀(105)이 제 1 절연층(101) 내에 형성될 수 있다. 제 1 홀(105)은 캐리어 기판(900) 또는 캐리어 접착층(905)을 노출시킬 수 있다. 제 1 절연층(101)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 네거티브 톤 현상 공정 또는 포지티브 톤 현상 공정일 수 있다. 이후, 제 1 절연층(101)에 경화 공정이 수행될 수 있다.
도 4를 참조하여, 제 1 절연층(101) 상에 제 1 시드층(111P)이 형성될 수 있다. 제 1 시드층(111P)은 제 1 절연층(101)의 상면을 덮을 수 있다. 제 1 시드층(111P)은 제 1 절연층(101)에 형성된 제 1 홀(105) 내로 연장될 수 있다. 제 1 시드층(111P)은 제 1 홀(105)의 바닥면 및 측벽을 콘포말(conformal)하게 덮을 수 있다. 제 1 홀(105)의 바닥면은 제 1 절연층(101)에 의해 노출된 캐리어 기판(900) 또는 캐리어 접착층(905)에 해당할 수 있다. 제 1 시드층(111P)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 시드층(111P)은 티타늄 또는 탄탈륨 중에서 적어도 하나를 포함할 수 있다.
제 1 레지스트 패턴(151)이 제 1 절연층(101) 상에 형성될 수 있다. 제 1 레지스트 패턴(151)은 제 1 시드층(111P) 상에 형성될 수 있다. 제 1 레지스트 패턴(151)은 제 1 트렌치(153)를 가질 수 있다. 제 1 트렌치(153)는 제 1 홀(105)과 연결될 수 있다. 제 1 트렌치(153)는 제 1 시드층(111P)의 상면의 적어도 일부를 노출시킬 수 있다. 제 1 레지스트 패턴(151)은 제 1 절연층(101)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 레지스트 패턴(151)은 포토 레지스트 물질을 포함할 수 있다. 상기 포토 레지스트 물질은 폴리머와 같은 유기물을 포함할 수 있다.
도 5를 참조하여, 제 1 도전층(113P)이 제 1 시드층(111P) 상에 형성되어, 제 1 홀(105) 및 제 1 트렌치(153)를 채울 수 있다. 제 1 도전층(113P)은 제 1 시드층(111P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제 1 도전층(113P)은 구리와 같은 금속을 포함할 수 있다. 제 1 도전층(113P)은 제 1 레지스트 패턴(151)의 상면 상으로 연장될 수 있다.
제 1 도전층(113P) 상에 평탄화 공정이 수행되어, 제 1 도전 패턴(113)이 형성될 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마 공정에 의해 수행될 수 있다. 평탄화 공정은 제 1 레지스트 패턴(151)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 제 1 레지스트 패턴(151) 상면 상의 제 1 도전층(113P)이 제거되어, 제 1 도전 패턴(113)을 형성할 수 있다. 제 1 도전 패턴(113) 각각은 제 1 홀(105) 및 제 1 트렌치(153) 내에 국소화될 수 있다.
제 1 레지스트 패턴(151)이 제거되어, 제 1 시드층(111P)의 상면 및 제 1 도전 패턴(113)의 측벽이 노출될 수 있다. 제 1 레지스트 패턴(151)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
이후, 노출된 제 1 시드층(111P)의 일부가 제거되어 제 1 시드 패턴(111)이 형성될 수 있다. 제 1 시드 패턴(111)은 제 1 도전 패턴(113)과 제 1 절연층(101) 사이에 잔여할 수 있다. 이에 따라, 제 1 재배선 패턴(110)이 형성될 수 있다. 제 1 재배선 패턴(110)은 제 1 시드 패턴(111) 및 제 1 도전 패턴(113)을 포함할 수 있다. 평탄화 공정의 결과, 제 1 재배선 패턴(110)의 상면은 비교적 편평할 수 있다.
다른 실시예들에 따르면, 제 1 시드 패턴(111)은 제 1 도전 패턴(113)의 측면을 덮도록 형성될 수 있다.
도 6을 참조하여, 제 1 시드층을 형성하기 전에, 제 1 레지스트 패턴(151)이 제 1 절연층(101) 상에 형성될 수 있다. 제 1 레지스트 패턴(151)은 제 1 트렌치(153)를 가질 수 있다. 제 1 레지스트 패턴(151)은 제 1 절연층(101)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 레지스트 패턴(151)은 포토 레지스트 물질을 포함할 수 있다. 상기 포토 레지스트 물질은 폴리머와 같은 유기물을 포함할 수 있다.
제 1 시드층(111P')이 제 1 홀(105) 및 제 1 트렌치(153) 내에 형성될 수 있다. 제 1 시드층(111P')은 제 1 홀(105)의 바닥면 및 측벽, 제 1 트렌치(153)의 측벽과 바닥면, 그리고 제 1 레지스트 패턴(151)의 상면을 콘포말(conformal)하게 덮을 수 있다. 제 1 홀(105)의 바닥면은 제 1 절연층(101)에 의해 노출된 캐리어 기판(900) 또는 캐리어 접착층(905)에 해당할 수 있다. 제 1 트렌치(153)의 바닥면은 노출된 제 1 절연층(101)의 상면에 해당하고, 제 1 트렌치(153)의 측벽은 제 1 레지스트 패턴(151)의 내측벽에 해당할 수 있다. 제 1 시드층(111P')은 도전 물질을 포함할 수 있다.
도 7을 참조하여, 제 1 도전층(113P)이 제 1 시드층(111P') 상에 형성되어, 제 1 홀(105) 및 제 1 트렌치(153)를 채울 수 있다. 제 1 도전층(113P)은 제 1 시드층(111P')을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제 1 도전층(113P)은 구리와 같은 금속을 포함할 수 있다. 제 1 도전층(113P)은 제 1 레지스트 패턴(151)의 상면 상으로 연장될 수 있다.
제 1 시드층(111P') 및 제 1 도전층(113P) 상에 평탄화 공정이 수행되어, 제 1 시드 패턴(111) 및 제 1 도전 패턴(113)이 형성될 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마 공정에 의해 수행될 수 있다. 평탄화 공정은 제 1 레지스트 패턴(151)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 제 1 레지스트 패턴(151) 상면 상의 제 1 시드층(111P') 및 제 1 도전층(113P)이 제거되어, 제 1 시드 패턴(111) 및 제 1 도전 패턴(113)을 형성할 수 있다. 제 1 시드 패턴(111) 및 제 1 도전 패턴(113) 각각은 제 1 홀(105) 및 제 1 트렌치(153) 내에 국소화될 수 있다. 이에 따라, 제 1 재배선 패턴(110)이 형성될 수 있다.
도시하지는 않았으나, 이후 제 1 레지스트 패턴(151)이 제거되어, 제 1 절연층(101)의 상면 및 제 1 재배선 패턴(110)의 측벽이 노출될 수 있다. 제 1 재배선 패턴(110)의 측벽은 제 1 시드 패턴(111)의 외측벽에 해당할 수 있다. 제 1 레지스트 패턴(151)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
이하 도 2 내지 도 4의 실시예를 기준으로 계속 설명하도록 한다.
도 8을 참조하여, 제 1 절연층(101) 상에 제 2 절연층(102)이 형성될 수 있다. 제 2 절연층(102)은 제 1 재배선 패턴(110)을 덮을 수 있다. 제 2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제 2 절연층(102) 및 제 1 절연층(101) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제 2 절연층(102) 상에 제 2 재배선 패턴(120)이 형성될 수 있다. 제 2 재배선 패턴(120)의 형성 공정은 제 1 재배선 패턴(110)의 형성 공정과 실질적으로 동일할 수 있다. 예를 들어, 제 2 홀이 제 2 절연층(102) 내에 형성되어, 제 1 재배선 패턴(110)의 상면을 노출시킬 수 있다. 제 2 레지스트 패턴이 제 2 절연층(102) 상에 형성될 수 있다. 제 2 트렌치가 상기 제 2 레지스트 패턴 내에 형성될 수 있다. 상기 제 2 트렌치의 적어도 일부는 상기 제 2 홀과 중첩될 수 있다. 상기 제 2 레지스트 패턴 상에 제 2 시드층이 형성될 수 있다. 상기 제 2 시드 층은 상기 제 2 홀의 바닥면 및 측벽, 상기 제 2 트렌치의 측벽과 바닥면, 그리고 상기 제 2 레지스트 패턴의 상면을 콘포말(conformal)하게 덮을 수 있다. 제 2 도전층이 상기 제 2 시드층 상에 형성되어, 상기 제 2 홀 및 상기 제 2 트렌치를 채울 수 있다. 상기 제 2 시드층 및 상기 제 2 도전층 상에 평탄화 공정이 수행되어, 제 2 시드 패턴(121) 및 제 2 도전 패턴(123)이 형성될 수 있다. 이에 따라, 제 2 재배선 패턴(120)이 형성될 수 있다.
이후 상기 제 2 레지스트 패턴이 제거되어, 제 2 절연층(102)의 상면 및 제 2 재배선 패턴(120)의 측벽이 노출될 수 있다. 상기 제 2 레지스트 패턴의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
제 2 절연층(102) 상에 제 3 절연층(103)이 형성될 수 있다. 제 3 절연층(103)은 제 2 재배선 패턴(120)을 덮을 수 있다. 제 3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제 3 절연층(103) 및 제 2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제 3 절연층(103) 상에 제 3 재배선 패턴(130)이 형성될 수 있다. 제 3 재배선 패턴(130)의 형성 공정은 제 1 재배선 패턴(110)의 형성 공정 및 제 2 재배선 패턴(120)의 형성 공정과 실질적으로 동일할 수 있다. 예를 들어, 제 3 홀이 제 3 절연층(103) 내에 형성되어, 제 2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제 3 레지스트 패턴이 제 3 절연층(103) 상에 형성될 수 있다. 제 3 트렌치가 상기 제 3 레지스트 패턴 내에 형성될 수 있다. 상기 제 3 트렌치의 적어도 일부는 상기 제 3 홀과 중첩될 수 있다. 상기 제 3 레지스트 패턴 상에 제 3 시드층이 형성될 수 있다. 상기 제 3 시드 층은 상기 제 3 홀의 바닥면 및 측벽, 상기 제 3 트렌치의 측벽과 바닥면, 그리고 상기 제 3 레지스트 패턴의 상면을 콘포말(conformal)하게 덮을 수 있다. 제 3 도전층이 상기 제 3 시드층 상에 형성되어, 상기 제 3 홀 및 상기 제 3 트렌치를 채울 수 있다. 상기 제 3 시드층 및 상기 제 3 도전층 상에 평탄화 공정이 수행되어, 제 3 시드 패턴(131) 및 제 3 도전 패턴(133)이 형성될 수 있다. 이에 따라, 제 3 재배선 패턴(130)이 형성될 수 있다.
이후 상기 제 3 레지스트 패턴이 제거되어, 제 3 절연층(103)의 상면 및 제 3 재배선 패턴(130)의 측벽이 노출될 수 있다. 상기 제 3 레지스트 패턴의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
도 9를 참조하여, 제 3 절연층(103) 상에 제 4 절연층(104)이 형성될 수 있다. 제 4 절연층(104)은 제 3 재배선 패턴(130)을 덮을 수 있다. 제 4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제 4 절연층(104) 및 제 3 절연층(103) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제 4 홀(106)이 제 4 절연층(104) 내에 형성되어, 제 3 재배선 패턴(130)의 상면을 노출시킬 수 있다. 제 4 홀(106)의 형성 공정 이후, 제 4 절연층(104)의 경화 공정이 수행될 수 있다.
제 4 절연층(104) 상에 제 4 시드층(142P)이 형성될 수 있다. 제 4 시드층(142P)은 제 4 절연층(104)의 상면을 덮을 수 있다. 제 4 시드층(142P)은 제 4 절연층(104)에 형성된 제 4 홀(106) 내로 연장될 수 있다. 제 4 시드층(142P)은 제 4 홀(106)의 바닥면 및 측벽을 콘포말(conformal)하게 덮을 수 있다. 제 4 홀(106)의 바닥면은 제 4 절연층(104)에 의해 노출된 제 3 재배선 패턴(130)에 해당할 수 있다. 제 4 시드층(142P)은 도전 물질을 포함할 수 있다. 예를 들어, 제 4 시드층(142P)은 티타늄 또는 탄탈륨 중에서 적어도 하나를 포함할 수 있다.
도 10을 참조하여, 제 4 시드층(142P) 상에 마스크 패턴(155)이 형성될 수 있다. 마스크 패턴(155)의 두께는 10um 이상일 수 있다. 마스크 패턴(155)에 제 1 개구(OP1) 및 제 2 개구(OP2)가 형성되어, 제 4 시드층(142P)을 노출시킬 수 있다. 제 2 개구(OP2)는 제 4 홀(106)과 중첩될 수 있다. 제 1 개구(OP1)는 제 4 홀(106)과 중첩되지 않을 수 있다. 제 1 개구(OP1)가 복수로 제공되는 경우, 제 1 개구(OP1)의 일부는 제 4 홀(106)과 중첩될 수 있다. 제 1 개구(OP1)의 폭(w1)은 제 2 개구(OP2)의 폭(w2)보다 작도록 형성될 수 있다.
제 1 기판 패드(141)가 제 1 개구(OP1) 내에 형성되고, 제 2 기판 패드(143)가 제 2 개구(OP2) 내에 형성될 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143) 각각은 제 1 개구(OP1) 및 제 2 개구(OP2) 내에서 제 4 시드층(142P)을 덮을 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 제 4 시드층(142P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제 1 기판 패드(141)는 제 1 개구(OP1)를 채우고, 제 2 기판 패드(143)는 제 2 개구(OP2)를 채울 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 동일한 도금 공정이 동일한 시간 동안 수행되어 형성되며, 이때 제 1 개구(OP1) 내에 채워지는 금속 물질의 양과 제 2 개구(OP2) 내에 채워지는 금속 물질의 양은 서로 동일할 수 있다. 즉, 제 1 기판 패드(141)의 체적은 제 2 기판 패드(143)의 체적과 실질적으로 동일할 수 있다. 제 1 개구(OP1)의 폭(w1)이 제 2 개구(OP2)의 폭(w2)보다 작기 때문에 제 1 기판 패드(141)의 높이(h1)는 제 2 기판 패드(143)의 높이(h2)보다 높도록 형성될 수 있다. 즉, 본 발명에 따르면, 서로 다른 높이의 제 1 및 제 2 기판 패드들(141, 143)을 하나의 공정을 통해 형성할 수 있으며, 어느 하나의 기판 패드의 높이를 변경하거나 다른 높이의 기판 패드를 형성하기 위한 별도의 공정이 필요하지 않을 수 있다. 즉, 반도체 패키지의 제조 공정이 간소화될 수 있다.
제 1 기판 패드(141) 및 제 2 기판 패드(143)는 각각 제 1 개구(OP1) 및 제 2 개구(OP2)를 채우되, 마스크 패턴(155)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 별도의 평탄화 공정이 수행되지 않을 수 있다. 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 구리와 같은 금속을 포함할 수 있다.
도 11을 참조하여, 마스크 패턴(155)이 제거되어, 제 4 시드층(142P)의 상면, 제 1 기판 패드(141)의 측벽 및 제 2 기판 패드(143)의 측벽이 노출될 수 있다. 마스크 패턴(155)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
이후, 노출된 제 4 시드층(142P)의 일부가 제거되어 제 1 패드 시드 패턴(142a) 및 제 2 패드 시드 패턴(142b)이 형성될 수 있다. 제 1 패드 시드 패턴(142a)은 제 1 기판 패드(141)와 제 4 절연층(104) 사이에 잔여할 수 있다. 제 2 패드 시드 패턴(142b)은 제 2 기판 패드(143)와 제 4 절연층(104)의 사이 및 제 2 기판 패드(143)와 제 3 재배선 패턴(130)의 사이에 잔여할 수 있다.
상기와 같이 재배선 기판(100)이 형성될 수 있다.
도 12를 참조하여, 재배선 기판(100) 상에 반도체 칩(200)이 제공될 수 있다. 반도체 칩(200)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들, 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 칩 패드들(210)을 포함할 수 있다. 칩 패드들(210)은 반도체 칩(200)의 제 1 면 상에 제공될 수 있다. 반도체 칩(200)의 제 1 면은 하면에 해당할 수 있다. 칩 패드들(210)은 서로 동일한 형상을 가질 수 있으며, 칩 패드들(210)의 하면은 동일한 면적을 가질 수 있다. 칩 패드들(210)의 폭은 제 2 기판 패드(143)의 폭과 동일 또는 유사할 수 있으며 제 1 기판 패드(141)의 폭보다 클 수 있다. 칩 패드들(210)는 알루미늄과 같은 금속을 포함할 수 있다. 칩 패드들(210)은 배선을 통해 반도체 칩(200)의 집적 회로들과 전기적으로 연결될 수 있다. 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체 칩(200)의 집적 회로들은 트랜지스터들을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 재배선 기판(100)을 향하도록, 반도체 칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 이때, 반도체 칩(200)의 칩 패드들(210)은 제 1 기판 패드(141) 및 제 2 기판 패드(143)에 정렬될 수 있다.
반도체 칩(200)의 칩 패드들(210) 상에 연결 부재들(240)이 제공될 수 있다. 연결 부재들(240)은 각각 칩 패드들(210)의 하면 상에 형성될 수 있다. 예를 들어, 솔더 볼(solder ball)과 같은 솔더링 부재를 칩 패드들(210)의 하면 상에 부착하여 연결 부재들(240)이 형성될 수 있다. 칩 패드들(210)의 하면이 서로 동일한 면적을 갖기 때문에, 칩 패드들(210)에 부착되는 연결 부재들(240)은 서로가 동일한 체적을 가질 수 있다.
반도체 칩(200)이 재배선 기판(100)에 배치될 수 있다. 구체적으로는, 연결 부재들(240)이 제 1 기판 패드(141) 및 제 2 기판 패드(143)과 정렬되도록, 반도체 칩(200)이 재배선 기판(100) 상에 위치할 수 있다. 이때, 제 1 기판 패드(141)의 높이가 제 2 기판 패드(143)의 높이보다 높은 바, 연결 부재들(240)은 제 1 기판 패드(141)와 접하고, 제 2 기판 패드(143)와는 접하지 않을 수 있다.
도 13을 참조하여, 반도체 칩(200)이 재배선 기판(100)에 실장될 수 있다. 구체적으로는, 연결 부재들(240)이 제 1 기판 패드(141) 및 제 2 기판 패드(143)와 접하도록 반도체 칩(200)이 재배선 기판(100) 상에 배치될 수 있으며, 연결 부재들(240)에 리플로우(reflow) 공정이 수행될 수 있다. 상기 리플로우 공정 시, 칩 패드(210)와 제 1 기판 패드(141) 사이의 연결 부재(240)가 용융되어 칩 패드(210) 및 제 1 기판 패드(141)를 연결할 수 있고, 칩 패드(210)와 제 2 기판 패드(143) 사이의 연결 부재(240)가 용융되어 칩 패드(210) 및 제 2 기판 패드(143)를 연결할 수 있다. 상기 리플로우 공정 시, 칩 패드들(210)과 제 1 기판 패드(141) 또는 제 2 기판 패드(143)의 용이한 접합을 위하여, 반도체 칩(200)에 재배선 기판(100)을 향하는 압력이 가해질 수 있다.
상기 압력에 의해 칩 패드들(210)과 제 2 기판 패드(143) 사이에서 용융된 연결 부재(240)는 제 2 기판 패드(143)의 일측으로 연장될 수 있으며, 제 2 기판 패드(143)의 상면 전부와 접할 수 있다. 상기 압력에 의해 연결 부재(240)의 일부는 제 2 기판 패드(143)의 측면 상으로 돌출될 수 있다.
반도체 칩(200)에 과도한 압력이 인가되는 경우, 칩 패드들(210)과 제 2 기판 패드(143) 사이의 간격이 좁아질 수 있으며, 용융된 연결 부재(240)가 제 2 기판 패드(143)의 측면 상으로 돌출(도 13에서 화살표로 도시한 바와 같이)되는 양이 많을 수 있다. 이 경우, 인접한 연결 부재들(240)이 서로 접하게 되는 브릿지(bridge) 현상이 발생할 수 있으며, 반도체 칩(200) 또는 재배선 기판(100) 내에서 단락이 발생할 수 있다.
본 발명의 실시예들에 따르면, 제 2 기판 패드(143)보다 높은 높이를 갖는 더미 패드(dummy pad)인 제 1 기판 패드(141)가 제공될 수 있으며, 제 1 기판 패드(141)에 의해 반도체 칩(200)이 재배선 기판(100)과 일정 거리 이하로 가까워지지 않을 수 있다. 즉, 반도체 칩(200)에 과도한 압력이 인가되더라도 칩 패드들(210)과 제 2 기판 패드(143) 사이에 일정 거리의 갭이 형성될 수 있으며, 연결 부재(240)가 제 2 기판 패드(143)의 측면 상으로 돌출되는 양이 적을 수 있다. 즉, 인접한 제 2 기판 패드(143) 사이에서 브릿지 현상이 발생하지 않을 수 있다.
본 발명의 실시예들에 따르면, 제 1 기판 패드(141)는 칩 패드들(210)보다 작은 폭을 가질 수 있다. 이에 따라, 반도체 칩(200)에 과도한 압력이 인가되는 경우, 제 1 기판 패드(141)의 측면 상으로 돌출되는 용융된 연결 부재(240)는 재배선 기판(100)을 향하는 방향(도 13에서 화살표로 도시한 바와 같이)으로 제 1 기판 패드(141)의 측면을 따라 흐를 수 있다. 일 예로, 용융된 연결 부재(240)는 제 1 기판 패드(141)의 일 측에서 칩 패드들(210)에 의해 하방으로 압력을 받을 수 있으며, 제 1 기판 패드(141)의 측면 일부를 덮도록 연장될 수 있다. 이에 따라, 제 1 기판 패드(141)와 칩 패드(210) 사이에서 연결 부재(240)가 제 1 기판 패드(141)의 측면 상으로 돌출되는 거리는 길지 않을 수 있으며, 인접한 연결 부재(240)와 접하지 않을 수 있다.
더하여, 제 2 기판 패드(143)에 더해 제 1 기판 패드(141)를 이용하여 반도체 칩(200)을 재배선 기판(100)에 실장하기 때문에, 반도체 칩(200)이 보다 견고하게 재배선 기판(100)에 실장될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
상기 리플로우 공정을 통해, 제 1 기판 패드(141)와 칩 패드(210) 사이에 제 1 연결 단자(220)가 형성되고, 제 2 기판 패드(143)와 칩 패드(210) 사이에 제 2 연결 단자(230)가 형성될 수 있다.
도 1을 다시 참조하여, 몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체 칩(200)을 덮을 수 있다. 몰딩막(300)은 제 4 절연층(104)을 덮을 수 있다. 몰딩막(300)은 반도체 칩(200)과 재배선 기판(100) 사이의 갭 영역으로 더 연장되어, 제 1 및 제 2 연결 단자들(220, 230)를 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필 패턴(미도시)이 재배선 기판(100) 및 반도체 칩(200) 사이의 갭 영역에 제공될 수 있다. 이후, 캐리어 기판(900) 및 캐리어 접착층(905)이 제거되어, 재배선 기판(100)의 하면, 예를 들어, 제 1 절연층(101)이 노출될 수 있다. 이 때, 제 1 재배선 패턴(110)의 일부가 더 노출될 수 있다.
단자 패드(410) 및 외부 접속 단자(400)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 접속 단자(400)는 노출된 제 1 재배선 패턴(110)의 하면 상에 형성될 수 있다. 단자 패드(410)는 제 1 재배선 패턴(110) 및 외부 접속 단자(400) 사이에 배치될 수 있다. 단자 패드(410)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 단자 패드(410) 및 재배선 패턴들(110, 120, 130)을 통하여 칩 패드(210)와 접속할 수 있다. 이에 따라, 외부 접속 단자(400)는 칩 패드(210)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(400)는 복수로 제공되고, 외부 접속 단자(400) 중 적어도 하나는 반도체 칩(200)과 수직적으로 오버랩(overlap)되지 않을 수 있다. 이에 따라, 외부 접속 단자(400)의 배치 자유도가 증가될 수 있다. 외부 접속 단자(400)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(400)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 지금까지 설명한 예들 의해 반도체 패키지(10)의 제조가 완성될 수 있다. 반도체 패키지(10)는 팬 아웃(fan out) 반도체 패키지(10)일 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 14를 참조하여, 재배선 기판(100)이 캐리어 기판(900) 상에 형성될 수 있다. 재배선 기판(100)은 제 1 내지 제 4 절연층들(101, 102, 103, 104), 제 1 내지 제 3 재배선 패턴들(110, 120, 130), 및 제 1 및 제 2 기판 패드들(141, 143)을 포함할 수 있다. 재배선 기판(100)의 형성은 앞서 도 3 내지 도 13을 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 재배선 기판(100)은 패널 레벨(panel level) 또는 웨이퍼 레벨(wafer level)로 형성될 수 있다.
반도체 칩(200)의 칩 패드(210)가 재배선 기판(100)을 향하도록, 반도체 칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 연결 단자들(220, 230)가 기판 패드들(141, 143) 및 칩 패드(210) 사이에 형성될 수 있다. 이 때, 반도체 칩(200)은 복수 개로 실장될 수 있다. 반도체 칩들(200)은 서로 옆으로 이격 배치될 수 있다. 몰딩막(300)이 재배선 기판(100)의 상면 상에 제공되어, 반도체 칩들(200)을 덮을 수 있다. 이후, 캐리어 기판(900)이 제거되어, 제 1 절연층(101)의 하면 및 제 1 재배선 패턴(110)의 하면이 노출될 수 있다.
도 15를 참조하면, 단자 패드(410) 및 외부 접속 단자(400)가 노출된 재배선 기판(100)의 하면 상에 형성될 수 있다.
쏘잉 라인(SL)을 따라 몰딩막(300) 및 재배선 기판(100)이 쏘잉(sawing)되어, 복수의 반도체 패키지들(10)이 서로 분리될 수 있다.
본 명세서에서, 반도체 패키지들은 칩 레벨(chip level), 패널 레벨(panel level) 또는 웨이퍼 레벨(wafer level)로 제조될 수 있다. 본 명세서에서, 설명의 간소화를 위해 단수의 반도체 패키지에 대하여 도시 및 서술하나, 본 발명의 반도체 패키지의 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16을 참조하여, 반도체 패키지는 하부 패키지(10') 및 상부 패키지(20)를 포함할 수 있다. 즉, 반도체 패키지는 상부 패키지(20)가 하부 패키지(10') 상에 실장된 PoP(Package on Package)일 수 있다.
하부 패키지(10')는 도 1 및 도 2를 참조하여 설명한 것과 유사할 수 있다. 예를 들어, 하부 패키지(10')는 재배선 기판(100), 반도체 칩(200), 및 몰딩막(300)에 더하여, 도전 비아(350)를 더 포함할 수 있다.
재배선 기판(100)은 절연층들(101, 102, 103, 104), 제 1 내지 제 3 재배선 패턴들(110, 120, 130) 및 제 1 및 제 2 기판 패드들(141, 143)을 포함할 수 있다. 재배선 기판(100)은 도 1 및 도 2를 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다. 이에 더하여, 재배선 기판(100)은 제 3 기판 패드(145)를 더 포함할 수 있다. 제 3 기판 패드(145)는 재배선 기판(100)의 외각부 상에 배치될 수 있다. 일 예로, 제 1 기판 패드(141) 및 제 2 기판 패드(143)는 반도체 칩(200)의 아래에 배치될 수 있고, 제 3 기판 패드(145)는 반도체 칩(200)으로부터 이격되어 배치될 수 있다. 제 3 기판 패드(145)는 제 4 절연층(104)을 관통하여 제 3 재배선 패턴(130)에 접속될 수 있다. 제 3 기판 패드(145)는 복수로 제공될 수 있다. 제 3 기판 패드(145)는 재배선 기판(100)의 상면 상에 형성될 필라(pillar) 형상을 가질 수 있다. 예를 들어, 제 3 기판 패드(145)는 제 1 기판 패드(141) 및 제 2 기판 패드(143)의 형성 공정 시 함께 형성되는 구성 요소일 수 있다. 제 3 기판 패드(145)의 높이는 제 1 기판 패드(141)의 상면의 높이와 동일 또는 유사할 수 있다.
제 3 기판 패드(145)와 제 4 절연층(104) 사이 및 제 3 기판 패드(145)와 제 3 재배선 패턴(130) 사이에 제 5 시드 패턴이 제공될 수 있다. 제 4 시드 패턴은 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 도전 물질을 포함할 수 있다.
반도체 칩(200), 및 몰딩막(300)은 도 1 및 도 2를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 반도체 칩(200)은 연결 단자(220, 230)를 통해 제 1 기판 패드(141) 및 제 2 기판 패드(143)와 접속할 수 있다.
도전 비아(350)가 재배선 기판(100) 상에 제공될 수 있다. 도전 비아(350)는 반도체 칩(200)과 옆으로 이격 배치될 수 있다. 도전 비아(350)는 몰딩막(300)을 수직으로 관통할 수 있다. 도전 비아(350)는 재배선 기판(100)에 접속될 수 있다. 예를 들어, 도전 비아(100)는 재배선 기판(100)의 제 3 기판 패드(145)에 연결될 수 있다. 도전 비아(100)의 하면은 제 3 기판 패드(145)의 상면에 접할 수 있다. 도전 비아(350)는 제 3 기판 패드(145) 및 재배선 패턴들(110, 120, 130)을 통해 외부 접속 단자(400) 또는 반도체 칩(200)과 전기적으로 연결될 수 있다. 도전 비아(350)는 금속 기둥을 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체 칩(200)을 덮을 수 있다. 몰딩막(300)은 도전 비아(350)의 측벽을 덮되, 도전 비아(350)의 상면을 노출시킬 수 있다.
하부 패키지(10')는 상부 재배선층(500)을 더 포함할 수 있다. 상부 재배선층(500)은 몰딩막(300)의 상면 및 도전 비아(350) 상면 상에 배치될 수 있다. 상부 재배선층(500)은 상부 절연 패턴 및 제 1 상부 재배선 패턴(510), 제 2 상부 재배선 패턴(520), 및 상부 패드(530)를 포함할 수 있다. 상부 절연 패턴은 순차적으로 적층된 제 1 상부 절연층(501), 제 2 상부 절연층(502) 및 제 3 상부 절연층(503)을 포함할 수 있다. 제 1 상부 절연층(501)은 몰딩막(300)을 덮을 수 있다. 제 1 상부 절연층(501), 제 2 상부 절연층(502) 및 제 3 상부 절연층(503)은 감광성 폴리머를 포함할 수 있다.
제 1 상부 재배선 패턴(510)은 제 1 상부 절연층(501) 상에 제공될 수 있다. 제 1 상부 재배선 패턴(510)은 제 1 상부 도전 패턴(513) 및 제 1 상부 시드 패턴(511)을 포함할 수 있다. 제 1 상부 재배선 패턴(510)은 제 1 상부 절연층(501)을 관통하여 도전 비아(350)에 접속될 수 있다. 제 1 상부 재배선 패턴(510)은 제 2 상부 절연층(502)에 덮일 수 있다.
제 2 상부 재배선 패턴(520)은 제 2 상부 절연층(502) 상에 제공될 수 있다. 제 2 상부 재배선 패턴(520)은 제 2 상부 도전 패턴(523) 및 제 2 상부 시드 패턴(521)을 포함할 수 있다. 제 2 상부 재배선 패턴(520)은 제 2 상부 절연층(502)을 관통하여 제 1 상부 재배선 패턴(510)에 접속될 수 있다. 제 2 상부 재배선 패턴(520)은 제 3 상부 절연층(503)에 덮일 수 있다.
상부 패드(530)는 제 2 상부 재배선 패턴(520) 상에 제공되어, 제 2 상부 재배선 패턴(520)과 접속할 수 있다. 상부 패드(530)는 금속과 같은 도전 물질을 포함할 수 있다.
상부 재배선층(500)은 상부 보호층(504)을 더 포함할 수 있다. 상부 보호층(504)은 제 3 상부 절연층(503)의 상면 및 제 2 상부 재배선 패턴(520)의 상면을 덮을 수 있다. 상부 보호층(504)은, 일 예로, 절연성 폴리머를 포함할 수 있다. 도시한 바와는 다르게, 하부 패키지(10')는 상부 재배선층(500)을 포함하지 않을 수 있다.
하부 패키지(10') 상에 상부 패키지(20)가 실장될 수 있다. 상부 패키지(20)는 상부 패키지 기판(610), 상부 반도체 칩(620), 및 상부 몰딩막(630)을 포함할 수 있다. 상부 패키지 기판(610)은 인쇄 회로 기판(PCB)일 수 있다. 이와는 다르게, 상부 패키지 기판(610)은 재배선층일 수 있다. 예를 들어, 상부 패키지(20)는 앞서 도 1 및 제 2의 반도체 패키지(10)일 수 있다. 금속 패드(605)가 패키지 기판(610)의 하면 상에 배치될 수 있다.
상부 반도체 칩(620)이 상부 패키지 기판(610) 상에 배치될 수 있다. 상부 반도체 칩(620)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체 칩(620)은 반도체 칩(200)과 다른 종류의 반도체 칩일 수 있다. 상부 반도체 칩(620)의 상부 칩 패드(625)는 상부 패키지 기판(610) 내의 내부 배선(615)을 통해 금속 패드(605)와 전기적으로 연결될 수 있다. 도 16에서 내부 배선(615)은 모식적으로 도시한 것으로, 내부 배선(615)의 형상 및 배치는 다양하게 변형될 수 있다.
상부 몰딩막(630)이 상부 패키지 기판(610) 상에 제공되어, 상부 반도체 칩(620)을 덮을 수 있다. 상부 몰딩막(630)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 단자(700)가 하부 패키지(10') 및 상부 패키지(20) 사이에 배치될 수 있다. 도전 단자(700)는 상부 패드(530) 및 금속 패드(605) 사이에 개재되어, 상부 패드(530) 및 금속 패드(605)와 전기적으로 연결될 수 있다. 이에 따라, 상부 패키지(20)가 도전 단자(700), 상부 재배선층(500), 및 도전 비아(350)를 통해 반도체 칩(200) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다.
상부 패키지(20)의 전기적 연결은 상부 반도체 칩(620) 내의 집적 회로들과 전기적 연결을 포함할 수 있다. 상부 재배선층(500)이 제공됨에 따라, 상부 패키지 기판(610) 내의 내부 배선(615) 및 상부 반도체 칩(620) 내의 집적 회로들이 보다 자유롭게 설계될 수 있다.
다른 실시예들에 따르면, 하부 패키지(10')는 상부 재배선층(500)을 포함하지 않을 수 있다. 이 경우, 도전 단자(700)는 도전 비아(350) 상에 배치되며, 도전 비아(350) 및 금속 패드(605)와 접속할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17을 참조하여, 반도체 패키지는 하부 패키지(10'') 및 상부 패키지(20)를 포함할 수 있다. 즉, 반도체 패키지는 상부 패키지(20)가 하부 패키지(10'') 상에 실장된 PoP(Package on Package)일 수 있다.
하부 패키지(10'')는 도 1 및 도 2를 참조하여 설명한 것과 유사할 수 있다. 예를 들어, 하부 패키지(10'')는 재배선 기판(100), 반도체 칩(200), 및 몰딩막(300)에 더하여, 연결 기판(800)을 더 포함할 수 있다.
재배선 기판(100)은 절연층들(101, 102, 103, 104), 제 1 내지 제 3 재배선 패턴들(110, 120, 130) 및 제 1, 제 2 및 제 3 기판 패드들(141, 143, 145)을 포함할 수 있다. 재배선 기판(100)은 도 16을 참조하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
재배선 기판(100) 상에 연결 기판(800)이 배치될 수 있다. 연결 기판(800)은 내부를 관통하는 오프닝을 가질 수 있다. 예를 들어, 오프닝은 연결 기판(800)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(800)의 하부면은 재배선 기판(100)의 상부면과 이격될 수 있다. 연결 기판(800)은 베이스층(810) 및 베이스층(810) 내에 제공되는 배선 패턴인 도전부(820)를 포함할 수 있다. 일 예로, 베이스층(810)은 실리콘 산화물을 포함할 수 있다. 도전부(820)는 오프닝보다 연결 기판(800)의 외측에 배치될 수 있다. 도전부(820)는 하부 패드들(822), 비아들(824) 및 상부 패드들(826)을 포함할 수 있다. 하부 패드들(822)은 연결 기판(800)의 하부에 배치될 수 있다. 비아들(824)은 베이스층(810)을 관통하고, 하부 패드들(822)과 상부 패드들(826)을 전기적으로 연결할 수 있다.
연결 기판(800)은 재배선 기판(100)에 실장될 수 있다. 예를 들어, 연결 기판(800)은 하부 패드들(822) 상에 제공되는 제 3 연결 단자들(250)을 통해 재배선 기판(100)의 제 3 기판 패드(145)에 연결될 수 있다. 제 3 기판 패드(145)는 제 3 재배선 패턴(130)에 접속될 수 있다. 이에 따라, 연결 기판(800)은 반도체 칩(200) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다.
재배선 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 연결 기판(800)의 오프닝 내에 배치될 수 있다. 이때, 반도체 칩(200)은 도 1 및 도 2를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 반도체 칩(200)은 연결 단자(220, 230)를 통해 제 1 기판 패드(141) 및 제 2 기판 패드(143)와 접속할 수 있다.
몰딩막(300)은 반도체 칩(200)과 연결 기판(800) 사이의 공간, 반도체 칩(200)과 재배선 기판(100) 사이의 공간, 및 연결 기판(800)과 재배선 기판(100) 사이의 공간을 채울 수 있다.
하부 패키지(10'')는 상부 재배선층(500)을 더 포함할 수 있다. 상부 재배선층(500)은 몰딩막(300)의 상면 및 연결 기판(800) 상면 상에 배치될 수 있다. 상부 재배선층(500)은 상부 절연 패턴 및 제 1 상부 재배선 패턴(510), 제 2 상부 재배선 패턴(520), 및 상부 패드(530)를 포함할 수 있다. 상부 절연 패턴은 순차적으로 적층된 제 1 상부 절연층(501), 제 2 상부 절연층(502) 및 제 3 상부 절연층(503)을 포함할 수 있다. 제 1 상부 절연층(501)은 몰딩막(300)을 덮을 수 있다. 제 1 상부 재배선 패턴(510)은 제 1 상부 절연층(501)을 관통하여 연결 기판(800)의 상부 패드들(826)에 접속될 수 있다.
하부 패키지(10'') 상에 상부 패키지(20)가 실장될 수 있다. 상부 패키지(20)는 상부 패키지 기판(610), 상부 반도체 칩(620), 및 상부 몰딩막(630)을 포함할 수 있다. 상부 패키지는 도 16을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 상부 반도체 칩(620)은 상부 패키지 기판(610) 상에 실장될 수 있으며, 상부 몰딩막(630)은 상부 패키지 기판(610) 상에서 상부 반도체 칩(620)을 덮을 수 있다.
도전 단자(700)는 상부 패드(530) 및 금속 패드(605) 사이에 개재되어, 상부 패드(530) 및 금속 패드(605)와 전기적으로 연결될 수 있다. 이에 따라, 상부 패키지(20)가 도전 단자(700), 상부 재배선층(500), 및 도전 비아(350)를 통해 반도체 칩(200) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 기판 141: 제 1 기판 패드
143: 제 2 기판 패드 200: 반도체 칩
210: 칩 패드 220: 제 1 연결 단자
230: 제 2 연결 단자 300: 몰딩막

Claims (10)

  1. 절연 패턴 및 상기 절연 패턴 내의 재배선 패턴을 포함하는 재배선 기판;
    상기 재배선 기판의 상면 상에서 상기 절연 패턴을 관통하여 상기 재배선 패턴에 접속되는 제 1 기판 패드;
    상기 재배선 기판의 상기 상면 상에서 상기 제 1 기판 패드와 이격되어 배치되는 제 2 기판 패드;
    상기 재배선 기판 상에 배치되는 반도체 칩;
    상기 반도체 칩의 칩 패드들 중 하나와 상기 제 1 기판 패드를 연결하는 제 1 연결 단자; 및
    상기 반도체 칩의 칩 패드들 중 다른 하나와 상기 제 2 기판 패드를 연결하는 제 2 연결 단자를 포함하되,
    상기 제 2 기판 패드의 상면은 상기 제 1 기판 패드의 상면보다 높은 레벨에 위치하고,
    상기 제 2 기판 패드의 폭은 상기 제 1 기판 패드의 폭보다 작은 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 기판 패드의 폭은 상기 칩 패드들의 폭과 실질적으로 동일하고,
    상기 제 2 기판 패드의 폭은 상기 칩 패드들의 폭보다 작은 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 기판 패드의 체적과 상기 제 2 기판 패드의 체적은 실질적으로 동일한 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 연결 단자는 상기 칩 패드들의 상기 하나의 측면 상으로 돌출되고,
    상기 제 2 연결 단자는 상기 칩 패드들의 상기 다른 하나의 측면 상으로 돌출되는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 2 연결 단자는 상기 제 2 기판 패드의 측면을 덮도록 상기 칩 패드들의 상기 다른 하나와 상기 제 2 기판 패드 사이로부터 상기 측면 상으로 연장되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 연결 단자의 체적과 상기 제 2 연결 단자의 체적은 실질적으로 동일한 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 기판 패드는 상기 재배선 기판의 상기 절연 패턴의 상면 상에 제공되되,
    상기 제 2 기판 패드와 상기 재배선 패턴은 그 사이에 개재되는 상기 절연 패턴에 의해 절연되는 반도체 패키지.
  8. 절연 패턴 및 상기 절연 패턴 내에 매립되는 재배선 패턴을 포함하는 재배선 기판을 형성하는 것;
    상기 재배선 기판 상에 시드막을 형성하는 것;
    상기 시드막 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴은 제 1 폭의 제 1 개구 및 상기 제 1 폭보다 작은 제 2 폭의 제 2 개구를 갖고;
    상기 시드막을 시드로 도금 공정을 수행하여 상기 제 1 개구를 채우는 제 1 기판 패드 및 상기 제 2 개구를 채우는 제 2 기판 패드를 형성하는 것;
    상기 마스크 패턴 및 노출된 상기 시드막의 일부를 제거하는 것;
    반도체 칩의 칩 패드들 각각 상에 연결 부재들을 제공하는 것;
    상기 연결 부재들이 상기 제 1 기판 패드 및 상기 제 2 기판 패드 상에 위치하도록 상기 반도체 칩을 상기 재배선 기판 상에 배치하는 것; 및
    상기 연결 부재들에 리플로우(reflow) 공정을 수행하여 상기 제 1 기판 패드와 상기 칩 패드들의 하나를 연결하는 제 1 연결 단자 및 상기 제 2 기판 패드와 상기 칩 패드들의 다른 하나를 연결하는 제 2 연결 단자를 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 재배선 기판의 상면 상에 제공되는 제 1 기판 패드들 및 제 2 기판 패드들을 포함하는 상기 재배선 기판, 상기 제 1 기판 패드들은 상기 재배선 기판 내로 연장되어 상기 재배선 기판의 재배선 패턴에 연결되고;
    상기 재배선 기판 상에 실장되고, 제 1 칩 패드들 및 제 2 칩 패드들을 포함하는 반도체 칩;
    상기 제 1 칩 패드들과 상기 제 1 기판 패드들을 연결하는 제 1 연결 단자들;
    상기 제 2 칩 패드들과 상기 제 2 기판 패드들을 연결하는 제 2 연결 단자들;
    상기 재배선 기판 상에서 상기 반도체 칩을 매립하는 몰딩막; 및
    상기 재배선 기판의 하면 상에 제공되는 외부 단자들을 포함하고,
    상기 제 1 기판 패드들 각각의 체적은 상기 제 2 기판 패드들 각각의 체적과 실질적으로 동일하되, 상기 제 1 기판 패드들의 높이는 상기 제 2 기판 패드들의 높이보다 작고,
    상기 제 1 칩 패드들과 상기 제 1 기판 패드들 사이의 간격은 상기 제 2 칩 패드들과 상기 제 2 기판 패드들 사이의 간격보다 큰 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제 1 연결 단자들 각각의 체적은 상기 제 2 연결 단자들 각각의 체적과 실질적으로 동일하되,
    상기 제 2 연결 단자들의 일부는 상기 제 2 칩 패드들의 측면으로 연장되어 상기 제 1 칩 패드들의 상기 측면을 덮는 반도체 패키지.

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