KR20230033362A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

패키지 기판, 상기 패키지 기판 상의 재배선층, 상기 패키지 기판과 상기 재배선층을 연결하는 수직 연결 단자, 상기 패키지 기판과 상기 재배선층 사이에 배치되는 제 1 반도체 칩, 상기 패키지 기판과 상기 재배선층 사이의 공간을 채우는 제 1 몰딩막, 상기 재배선층 상에 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩, 상기 제 3 반도체 칩의 하부면에 제공되고 상기 제 2 반도체 칩의 일측에 위치하는 제 3 반도체 칩의 제 1 칩 패드와 상기 재배선층을 직접 수직으로 연결하는 제 1 연결 와이어, 및 상기 재배선층 상에서 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩을 덮는 제 2 몰딩막을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더 볼의 부착이 어려워졌으며, 솔더 볼의 핸들링 및 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬-아웃 패키지(fan-out package)가 제안되었다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 공정이 단순화 및 간략화된 반도체 패키지의 제조 방법 및 이를 이용하여 제조된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상의 재배선층, 상기 패키지 기판과 상기 재배선층을 연결하는 수직 연결 단자, 상기 패키지 기판과 상기 재배선층 사이에 배치되는 제 1 반도체 칩, 상기 패키지 기판과 상기 재배선층 사이의 공간을 채우는 제 1 몰딩막, 상기 재배선층 상에 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩, 상기 제 3 반도체 칩의 하부면에 제공되고 상기 제 2 반도체 칩의 일측에 위치하는 제 3 반도체 칩의 제 1 칩 패드와 상기 재배선층을 직접 수직으로 연결하는 제 1 연결 와이어, 및 상기 재배선층 상에서 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩을 덮는 제 2 몰딩막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 배치되는 재배선층, 상기 제 1 반도체 칩의 일측에서 상기 패키지 기판과 상기 재배선층을 수직으로 연결하는 제 1 연결 와이어들, 및 상기 재배선층 상에 적층되는 제 2 반도체 칩들을 포함하는 칩 스택을 포함할 수 있다. 상기 제 2 반도체 칩들 각각은 그의 하부면 상에 배치되는 칩 패드를 가질 수 있다. 상기 제 2 반도체 칩들은 상기 칩 패드들과 상기 재배선층의 기판 패드들을 수직으로 연결하는 제 2 연결 와이어들을 통해 상기 재배선층에 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 더미 기판 상에 제 1 반도체 칩들을 적층하여 칩 스택을 형성하는 것, 상기 더미 기판의 더미 패드와 상기 제 1 반도체 칩들의 칩 패드들을 연결하는 제 1 본딩 와이어들을 형성하는 것, 상기 제 1 본딩 와이어들 각각의 최상단은 상기 칩 스택의 상부면보다 높은 레벨에 위치하고, 상기 더미 기판 상에 상기 칩 스택 및 상기 제 1 본딩 와이어들을 매립하는 제 1 몰딩막을 형성하는 것, 상기 제 1 몰딩막에 박형화 공정을 수행하는 것, 상기 박형화 공정에 의해 상기 제 1 본딩 와이어들은 상기 제 1 칩 패드들의 어느 하나로부터 연장되어 상기 제 1 몰딩막의 상부면으로 노출되는 제 2 본딩 와이어들로 분리되고, 상기 제 1 몰딩막 상에 상기 제 2 본딩 와이어들과 전기적으로 연결되는 재배선층을 형성하는 것, 상기 재배선층 상에 제 2 반도체 칩을 배치하는 것, 상기 제 2 반도체 칩의 일측에서 상기 재배선층 상에 수직 연결 단자들을 형성하는 것, 및 상기 재배선층 및 상기 제 2 반도체 칩 상에 상기 수직 연결 단자들과 연결되는 패키지 기판을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 재배선층의 절연 패턴의 일부를 제거하여 형성되는 칩 삽입부 내로 반도체 칩이 삽입될 수 있다. 이에 따라, 반도체 칩 및 재배선층이 차지하는 전체 두께가 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
또한, 칩 스택들을 실장하기 위한 연결 와이어가 반도체 칩들의 하부면으로부터 재배선층을 향하여 수직으로 연장될 수 있어, 연결 와이어의 길이가 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다. 또한, 지름이 작은 연결 와이어는 매우 작은 평면적을 가질 수 있으며, 반도체 패키지의 집적도 향상에 유리할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 비교적 간단한 와이어링 공정을 이용하여 칩 스택들을 재배선층에 연결하기 위한 수직 연결 단자를 형성하는 바, 반도체 패키지의 제조 방법이 단순화 및 간략화될 수 있다. 특히, 연결 와이어는 이용되는 도전 물질의 양이 적을 수 있으며, 와이어링 공정에 따라 연결 와이어의 일단의 위치를 용이하게 변경할 수 있어, 비용이 절감되고 배선 자유도가 높은 반도체 패키지의 제조 방법이 제공될 수 있다.
더하여, 단면적이 작은 연결 와이어 상에 넓은 면적의 패드들을 형성함에 따라, 패드들과 연결 와이어가 오정렬되지 않을 수 있으며, 패드들과 연결 와이어 간의 접촉 면적이 일정하여 반도체 패키지 별로 균일한 전기적 특성이 제공될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 3의 도 1의 A영역을 확대 도시한 도면이다.
도 4는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 도 4의 B영역을 확대 도시한 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10 내지 도 28은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 3의 도 1의 A영역을 확대 도시한 도면이다. 도 4는 본 발명의 실시예들에 다른 반도체 패키지를 설명하기 위한 단면도이다. 도 5는 도 4의 B영역을 확대 도시한 도면이다.
도 1을 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 재배선 기판(redistribution substrate)일 수 있다. 예를 들어, 패키지 기판(100)은 상호 적층된 적어도 둘 이상의 기판 배선층을 포함할 수 있다. 본 명세서에서 기판 배선층이라 함은, 하나의 절연 물질층 및 하나의 도전 물질층을 각각 패터닝하여 형성된 배선층을 의미할 수 있다. 즉, 하나의 기판 배선층 내의 도전 패턴들은 수평으로 연장되는 배선들일 수 있으며, 서로 수직으로 중첩되지 않을 수 있다. 각각의 상기 기판 배선층은 제 1 절연 패턴들(110) 및 제 1 절연 패턴들(110) 내의 제 1 도전 패턴들(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 제 1 도전 패턴들(120)은 인접한 다른 기판 배선층의 제 1 도전 패턴들(120)과 전기적으로 연결될 수 있다.
제 1 절연 패턴들(110)은 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 1 절연 패턴들(110)은 폴리머(polymer) 물질을 포함할 수 있다. 제 1 절연 패턴들(110)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
제 1 절연 패턴들(110) 내에 제 1 도전 패턴들(120)이 제공될 수 있다. 제 1 도전 패턴들(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 도전 패턴들(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분은 패키지 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다, 상기 테일 부분은 패키지 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 1 도전 패턴들(120)은 뒤집어진 'T' 형상의 단면을 가질 수 있다. 각각의 기판 배선층들에서, 제 1 도전 패턴들(120)의 상기 헤드 부분은 제 1 절연 패턴(110)의 상부에 매립될 수 있으며, 제 1 도전 패턴들(120)의 상기 헤드 부분의 상부면은 제 1 절연 패턴(110)의 상부면 상으로 노출될 수 있다. 각각의 기판 배선층들에서, 제 1 도전 패턴들(120)의 상기 테일 부분은 상기 헤드 부분의 상부면으로부터 연장될 수 있으며, 그 위에 배치되는 기판 배선층의 제 1 절연 패턴(110)을 관통하여 다른 제 1 도전 패턴들(120)의 상기 헤드 부분에 접속될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 제 1 절연 패턴(110)의 상부면 상으로, 최상단의 제 1 도전 패턴(120)의 상기 테일부의 상부면이 노출될 수 있다. 제 1 도전 패턴들(120)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 도전 패턴들(120)은 구리(Cu)를 포함할 수 있다. 제 1 도전 패턴들(120)은 패키지 기판(100) 상에 실장되는 제 1 반도체 칩(200)을 재배선할 수 있다.
상기 기판 배선층들 중 최상단에 배치되는 기판 배선층 상에는 기판 패드들(122, 124)이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 최상단에 배치되는 기판 배선층에서, 제 1 도전 패턴들(120)의 상기 테일 부분은 제 1 절연 패턴(110)의 상부면 상으로 노출될 수 있으며, 기판 패드들(122, 124)은 상기 노출된 제 1 도전 패턴들(120)의 상기 테일 부분에 접속될 수 있다. 즉, 기판 패드들(122, 124)은 제 1 절연 패턴(110)의 상부면 상으로 돌출될 수 있다. 기판 패드들(122, 124)은 후술되는 제 1 반도체 칩(200)을 실장하기 위한 제 1 기판 패드들(122), 및 수직 연결 단자들이 접속되기 위한 제 2 기판 패드들(124)을 포함할 수 있다. 제 1 기판 패드들(122)은 제 1 반도체 칩(200)의 아래에 위치할 수 있고, 제 2 기판 패드들(124)은 제 1 반도체 칩(200)의 외측에 위치할 수 있다.
패키지 기판(100)은 상기 기판 배선층을 보호하기 위한 제 1 패시베이션막(130)을 더 포함할 수 있다. 최상단의 제 1 절연 패턴(110) 상에 제 1 패시베이션막(130)이 배치될 수 있다. 제 1 패시베이션막(130)은 제 1 절연 패턴(110) 상에서 기판 패드들(122, 124)을 둘러쌀 수 있다. 제 1 패시베이션막(130)은 기판 패드들(122, 124)의 상부면을 노출시킬 수 있다. 제 1 패시베이션막(130)의 상부면은 기판 패드들(122, 124)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 패시베이션막(130)은 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 1 패시베이션막(130)은 폴리머(polymer) 물질을 포함할 수 있다 제 1 패시베이션막(130)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
도 1에서는 제 1 도전 패턴들(120)의 상기 테일 부분이 상기 헤드 부분 상으로 돌출되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 도전 패턴들(120)은 상기 비아가 상기 도전층의 하부면에 연결되어 있는 'T' 형상을 가질 수 있다. 예를 들어, 제 1 도전 패턴(120)의 상기 헤드 부분의 상부면은 제 1 절연 패턴(110)의 상부면 상으로 노출될 수 있고, 제 1 도전 패턴(120)의 상기 테일 부분의 제 1 절연 패턴(110)의 하부면 상으로 노출될 수 있다. 이때, 상기 테일 부분은 그 아래에 배치되는 기판 배선층의 제 1 도전 패턴(120)의 상기 헤드 부분에 접속될 수 있다.
도시하지는 않았으나, 제 1 절연 패턴(110)과 제 1 도전 패턴(120) 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 1 도전 패턴(120)의 측면 및 바닥면을 콘포멀(conformal)하게 덮을 수 있다. 상기 배리어막은 타이타늄(Ti) 및 탄탈럼(Ta)과 같은 금속을 포함하거나, 또는 타이타늄 질화물(TiN) 및 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
반도체 패키지는 패키지 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 제 1 도전 패턴(120)은 패키지 기판(100)의 하부면 상에 배치되는 외부 패드들(126)에 연결될 수 있다. 외부 패드들(126)은 외부 단자들(140)이 배치되기 위한 패드들일 수 있다. 외부 패드들(126)은 최하단의 제 1 절연 패턴(110)을 관통하여 제 1 도전 패턴들(120)과 접속될 수 있다. 도시하지는 않았으나, 보호층이 패키지 기판(100)의 하부면 상에 배치될 수 있다. 상기 보호층은 제 1 절연 패턴들(110) 및 제 1 도전 패턴들(120)을 덮고, 외부 패드들(126)을 노출시킬 수 있다. 상기 보호층은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기 물질 또는 무기 물질을 포함할 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)의 상부면 상에 배치될 수 있다. 제 1 반도체 칩(200)은, 일 예로, 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 패키지 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 1 반도체 칩(200)은 그의 하부면에 제공되는 제 1 칩 패드들(210)을 가질 수 있다. 제 1 칩 패드들(210)은 제 1 반도체 칩(200)의 집적 회로에 전기적으로 연결될 수 있다.
제 1 반도체 칩(200)은 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 그의 전면이 패키지 기판(100)을 향할 수 있다. 이때, 제 1 반도체 칩(200)의 제 1 칩 패드들(210)의 아래에는 제 1 칩 단자들(220)이 제공될 수 있다. 제 1 칩 단자들(220)은 솔더 범프(solder bump)를 포함할 수 있다. 제 1 반도체 칩(200)은 제 1 칩 단자들(220)을 통해 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자들(220)은 제 1 반도체 칩(200)의 제 1 칩 패드들(210)과 패키지 기판(100)의 제 1 기판 패드들(122)을 연결할 수 있다.
패키지 기판(100) 상에 제 1 몰딩막(310)이 제공될 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩막(310)은 평면적 관점에서 제 1 반도체 칩(200)를 둘러쌀 수 있다. 제 1 몰딩막(310)은 제 1 반도체 칩(200)의 측면들을 덮을 수 있고, 제 1 반도체 칩(200)의 후면을 노출시킬 수 있다. 제 1 몰딩막(310)의 상부면과 제 1 반도체 칩(200)의 상기 후면은 공면(coplanar)을 이룰 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 몰딩막(310)은 패키지 기판(100)과 제 1 반도체 칩(200) 사이에서 제 1 칩 단자들(220)을 둘러쌀 수 있다. 제 1 몰딩막(310)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
제 1 몰딩막(310) 상에 재배선층(400)이 배치될 수 있다. 재배선층(400)은 제 1 몰딩막(310) 및 제 1 반도체 칩(200)을 덮을 수 있다. 재배선층(400)은 제 1 몰딩막(310)의 상부면과 접할 수 있다. 재배선층(400)은 제 1 반도체 칩(200)과 접착될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 그의 상부면에 제 1 접착층(230)을 가질 수 있으며, 제 1 접착층(230)은 제 1 반도체 칩(200)을 재배선층(400)의 하부면에 접착시킬 수 있다. 제 1 접착층(230)은 DAF(die attach film)을 포함할 수 있다
재배선층(400)은 재배선 기판일 수 있다. 예를 들어, 재배선층(400)은 하나의 기판 배선층을 포함할 수 있다. 상기 기판 배선층은 제 2 절연 패턴(410) 및 제 2 절연 패턴(410) 내의 제 2 도전 패턴(420)을 포함할 수 있다.
제 1 몰딩막(310) 상에 제 2 절연 패턴(410)이 제공될 수 있다. 제 2 절연 패턴(410)은 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 2 절연 패턴(410)은 폴리머(polymer) 물질을 포함할 수 있다. 제 2 절연 패턴(410)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
제 2 절연 패턴(410) 내에 제 2 도전 패턴(420)이 제공될 수 있다. 제 2 도전 패턴(420)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 도전 패턴(420)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분은 재배선층(400) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다. 상기 테일 부분은 재배선층(400) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 2 도전 패턴(420)은 뒤집어진 'T' 형상의 단면을 가질 수 있다. 제 2 도전 패턴(420)의 상기 헤드 부분은 제 2 절연 패턴(410)의 하부면 상에 제공될 수 있으며, 제 2 도전 패턴(420)의 상기 테일 부분은 상기 헤드 부분의 상부면으로부터 제 2 절연 패턴(410) 내부로 연장될 수 있다. 제 2 도전 패턴(420)의 상기 헤드 부분의 일부는 재배선층(400)의 하부 패드들(422)에 해당할 수 있다. 예를 들어, 제 2 도전 패턴(420)의 상기 헤드 부분의 일부는 제 2 절연 패턴(410)의 하부면 상에 위치할 수 있다. 즉, 하부 패드들(422)은 제 2 절연 패턴(410)의 하부면 상으로 돌출될 수 있으며 제 1 몰딩막(310) 내부로 일부 삽입될 수 있다. 하부 패드들(422)은 수직 연결 단자들이 접속되기 위한 패드들일 수 있다. 제 2 도전 패턴(420)은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 도전 패턴(420)은 구리(Cu)를 포함할 수 있다.
제 2 절연 패턴(410) 상에 상부 패드들(424)이 배치될 수 있다. 상부 패드들(424)은 제 2 절연 패턴(410)의 상부면 상에 위치할 수 있다. 상부 패드들(424)은 제 2 도전 패턴(420)과 전기적으로 연결될 수 있다. 상부 패드들(424)은 칩 스택(CS)이 실장되기 위한 패드들일 수 있다.
재배선층(400)은 상기 기판 배선층을 보호하기 위한 제 2 패시베이션막(430)을 더 포함할 수 있다. 제 2 절연 패턴(410) 상에 제 2 패시베이션막(430)이 배치될 수 있다. 제 2 패시베이션막(430)은 제 2 절연 패턴(410) 상에서 제 2 도전 패턴(420)을 둘러쌀 수 있다. 제 2 패시베이션막(430)은 제 2 도전 패턴(420)의 상부면을 노출시킬 수 있다. 제 2 패시베이션막(430)의 상부면은 제 2 도전 패턴(420)의 상부면과 공면을 이룰 수 있다. 제 2 패시베이션막(430)은 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)과 같은 무기 절연층을 포함할 수 있다. 또는, 제 2 패시베이션막(430)은 폴리머(polymer) 물질을 포함할 수 있다 제 2 패시베이션막(430)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.
도 1에서는 하나의 기판 배선층을 갖는 재배선층(400)을 도시하였으나, 재배선층(400)은 필요에 따라 둘 이상의 기판 배선층을 포함할 수 있다.
제 1 반도체 칩(200)의 일부는 재배선층(400) 내로 삽입될 수 있다. 예를 들어, 재배선층(400)의 제 2 절연 패턴(410)은 그의 하부면에 칩 삽입부(402)를 가질 수 있다. 칩 삽입부(402)는 평면적 관점에서 재배선층(400)의 중심부 상에 위치할 수 있으며, 하부 패드들(422)은 칩 삽입부(402)로부터 외측에 배치될 수 있다. 칩 삽입부(402)는, 도 1에 도시된 바와 같이, 제 2 절연 패턴(410)을 수직으로 완전히 관통하는 관통 홀의 형태를 갖거나, 또는 제 2 절연 패턴(410)의 하부 일부만 관통하는 리세스의 형태를 가질 수 있다. 제 1 반도체 칩(200)은 칩 삽입부(402) 내로 삽입될 수 있다. 제 1 반도체 칩(200)은 제 1 접착층(230)을 이용하여 칩 삽입부(402)의 바닥면(도 1의 실시예들에 따르면, 제 2 패시베이션막(430)의 하부면)에 접착될 수 있다. 제 1 반도체 칩(200)이 삽입되고 잔여하는 칩 삽입부(402)의 공간은 제 1 몰딩막(310)에 의해 채워질 수 있다.
본 발명의 실시예들에 따르면, 재배선층(400)은 하부 패드들(422)이 제공되지 않는 제 2 절연 패턴(410)의 일부를 제거하여 형성되는 칩 삽입부(402)를 가질 수 있으며, 제 1 반도체 칩(200)이 칩 삽입부(402) 내로 삽입될 수 있다. 이에 따라, 제 1 반도체 칩(200) 및 재배선층(400)이 차지하는 전체 두께가 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.
다른 실시예들에 따르면, 재배선층(400)은 칩 삽입부(402)를 갖지 않을 수 있다. 도 2에 도시된 바와 같이, 제 1 접착층(230)은 제 1 반도체 칩(200)을 제 2 절연 패턴(410)의 하부면에 접착시킬 수 있다. 이 경우, 제 1 몰딩막(310)의 상부면과 제 1 반도체 칩(200)의 상부면(즉 접착층(230)의 상부면)을 공면(coplanar)을 이룰 수 있다.
재배선층(400)은 패키지 기판(100)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 일측에 재배선층(400)과 패키지 기판(100)을 연결하는 수직 연결 단자가 제공될 수 있다. 도 1의 실시예에서는, 상기 수직 연결 단자는 패키지 기판(100)의 제 2 기판 패드들(124)과 재배선층(400)의 하부 패드들(422)을 직접 연결하는 제 1 연결 와이어들(WR1)을 포함할 수 있다. 제 1 연결 와이어들(WR1)은 제 2 기판 패드들(124)의 상부면으로부터 제 1 몰딩막(310)을 수직으로 관통하여 하부 패드들(422)의 하부면으로 연장될 수 있다. 제 1 연결 와이어들(WR1)의 전체는 패키지 기판(100)의 상부면과 재배선층(400)의 하부면 사이에 위치할 수 있다. 제 1 연결 와이어들(WR1)이 제 2 기판 패드들(124)의 상부면 또는 하부 패드들(422)의 하부면과 이루는 각도는 30도 내지 90일 수 있다. 바람직하게는, 제 1 연결 와이어들(WR1)과 제 2 기판 패드들(124) 또는 하부 패드들(422) 사이의 상기 각도는 90일 수 있다.
본 발명의 실시예들에 따르면, 패키지 기판(100)과 재배선층(400)을 연결하기 위한 수직 연결 단자로써, 지름이 작은 제 1 연결 와이어들(WR1)이 이용될 수 있다. 제 1 연결 와이어들(WR1)은 매우 작은 평면적을 가질 수 있으며, 반도체 패키지의 집적도 향상에 유리할 수 있다.
재배선층(400) 상에 적어도 하나의 칩 스택(CS)이 제공될 수 있다. 도 1에서는 둘의 칩 스택들(CS)을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 칩 스택(CS)은 하나 또는 셋 이상으로 제공될 수 있다. 이하, 하나의 칩 스택(CS)을 기준으로 칩 스택들(CS)의 구성을 상세히 설명하도록 한다.
칩 스택(CS)은 상호 적층되는 복수의 반도체 칩들(500, 600)을 가질 수 있다. 칩 스택(CS)의 반도체 칩들(500, 600) 중 최하단에 배치되는 반도체 칩을 제 2 반도체 칩(500)으로 지칭하고, 제 2 반도체 칩(500) 상에 적층되는 반도체 칩들(600)을 제 3 반도체 칩(600)으로 지칭하도록 한다. 본 명세서에서 제 2 반도체 칩(500)은 설명의 편의를 위하여 칩 스택(CS)에서 최하단에 배치되는 반도체 칩을 별도로 지칭하는 것일 뿐, 제 2 반도체 칩(500) 및 제 3 반도체 칩들(600)이 서로 다른 명칭으로 지칭된다고 해서, 서로 다른 반도체 칩인 것은 아니다. 제 2 반도체 칩(500) 및 제 3 반도체 칩들(600)은 서로 동일한 반도체 칩을 포함하거나, 또는 각각이 서로 다른 반도체 칩을 포함할 수 있다. 예를 들어, 제 2 반도체 칩(500) 및 제 3 반도체 칩들(600)은 DRAM, SRAM, MRAM 또는 플레시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 또는, 제 2 반도체 칩(500)은 로직 칩(logic chip)이고, 제 3 반도체 칩들(600)은 메모리 칩일 수 있다. 도 1에서는 셋의 제 3 반도체 칩들(600)을 갖는 칩 스택(CS)을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 칩 스택(CS)은 하나, 둘 또는 넷 이상의 제 3 반도체 칩들(600)을 가질 수 있다.
제 2 반도체 칩(500)은 재배선층(400) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 2 반도체 칩(500)은 재배선층(400)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 2 반도체 칩(500)은 그의 하부면에 제공되는 제 2 칩 패드들(510)을 가질 수 있다. 제 2 칩 패드들(510)은 제 2 반도체 칩(500)의 집적 회로에 전기적으로 연결될 수 있다.
제 3 반도체 칩들(600)은 제 2 반도체 칩(500) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 3 반도체 칩들(600)은 재배선층(400)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 3 반도체 칩들(600) 각각은 그의 하부면에 제공되는 제 3 칩 패드들(610)을 가질 수 있다. 제 3 칩 패드들(610)은 제 3 반도체 칩들(600)의 집적 회로에 전기적으로 연결될 수 있다.
제 2 및 제 3 반도체 칩들(500, 600)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 2 및 제 3 반도체 칩들(500, 600)은 재배선층(400)의 상부면에 평행한 제 1 방향으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태(즉, 캐스케이드(cascade) 형태)일 수 있다. 보다 구체적으로는, 제 3 반도체 칩들(500, 600) 각각은 그의 아래에 위치하는 다른 제 2 반도체 칩(500) 또는 제 3 반도체 칩들(600)으로부터 상기 제 1 방향으로 돌출될 수 있다.
제 2 및 제 3 반도체 칩들(500, 600)이 계단 형태로 적층됨에 따라, 제 3 반도체 칩들(600) 각각의 하부면의 일부(이하, 노출면으로 지칭하도록 한다.)가 노출될 수 있다. 제 2 및 제 3 반도체 칩들(500, 600)의 오프셋 적층 방향에 따라, 제 3 반도체 칩들(600)의 노출면은 제 3 반도체 칩들(600)의 상기 제 1 방향의 측면에 인접하여 위치할 수 있다. 여기서 오프셋 적층 방향이란, 반도체 칩들의 적층 시 그의 아래에 위치하는 다른 반도체 칩에 대해 시프트(shift)되는 방향으로 정의된다. 일 예로, 도 1에서 제 2 및 제 3 반도체 칩들(500, 600)의 오프셋 적층 방향은 상기 제 1 방향일 수 있다. 제 2 및 제 3 반도체 칩들(500, 600)의 상기 하부면은 활성면(active surface)일 수 있다. 예를 들어, 제 2 반도체 칩(500)의 제 2 칩 패드들(510)은 제 2 반도체 칩(500)의 하부면 상에 배치될 수 있고, 제 3 반도체 칩(600)의 제 3 칩 패드들(610)은 제 3 반도체 칩(600)의 하부면에서 상기 노출면 상에 제공될 수 있다. 제 2 칩 패드들(510) 및 제 3 칩 패드들(610)의 위치는 재배선층(400)의 상부 패드들(424)에 대응될 수 있다. 예를 들어, 제 2 칩 패드들(510) 및 제 3 칩 패드들(610)은 상부 패드들(424)과 서로 마주할 수 있다. 제 2 칩 패드들(510) 및 제 3 칩 패드들(610)은 상부 패드들(424)과 수직으로 정렬되거나, 또는 일부 어긋나도록 배치될 수 있다.
제 2 반도체 칩(500)의 상부면 및 제 3 반도체 칩들(600)의 상부면에는 제 2 접착층들(602)이 각각 제공될 수 있다. 제 2 반도체 칩(500) 및 제 3 반도체 칩들(600)은 제 2 접착층들(602)을 이용하여 그의 아래에 위치하는 다른 제 2 반도체 칩(500) 또는 제 3 반도체 칩(600)에 접착될 수 있다. 다르게 설명하자면, 제 3 반도체 칩들(600)은 제 2 접착층들(602)을 이용하여 그의 아래에 배치되는 다른 제 3 반도체 칩(600)에 접착되고, 최하단의 제 3 반도체 칩(600)은 제 2 접착층(602)을 이용하여 제 2 반도체 칩(500)에 접착될 수 있다. 최상단의 제 3 반도체 칩(600)은 그의 상부면 상에 제 2 접착층(602)이 제공될 수 있고, 또는 필요에 따라 제 2 접착층(602)이 제공되지 않을 수 있다. 제 2 접착층들(602)은 DAF(die attach film)을 포함할 수 있다.
칩 스택(CS)이 복수로 제공되는 경우, 각 칩 스택들(CS)의 오프셋 적층 방향은 서로 다를 수 있다. 각 칩 스택들(CS)의 오프셋 적층 방향은 재배선층(400)의 상부 패드들(424)의 배치 및 칩 스택들(CS)의 제 2 및 제 3 칩 패드들(510, 610)의 배치에 따라 달라질 수 있다.
칩 스택들(CS)은 재배선층(400)으로부터 이격될 수 있다. 예를 들어, 제 2 반도체 칩(500)은 재배선층(400)의 상부면으로부터 이격될 수 있다. 따라서, 제 2 칩 패드들(510) 및 제 3 칩 패드들(610)은 재배선층(400)으로부터 이격될 수 있다.
도 1 및 도 3을 참조하여, 칩 스택들(CS)은 재배선층(400)에 실장될 수 있다. 즉, 제 2 및 제 3 반도체 칩들(500, 600)은 재배선층(400)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 및 제 3 반도체 칩들(500, 600)은 연결 와이어들(WR2, WR3)을 이용하여 재배선층(400)에 실장될 수 있다. 구체적으로, 연결 와이어들(WR2, WR3)은 제 2 반도체 칩(500)의 제 2 칩 패드들(510)과 재배선층(400)의 상부 패드들(424)을 직접 연결하는 제 2 연결 와이어들(WR2), 및 제 3 반도체 칩들(600)의 제 3 칩 패드들(610)과 재배선층(400)의 상부 패드들(424)을 직접 연결하는 제 3 연결 와이어들(WR3)을 포함할 수 있다. 제 2 연결 와이어들(WR2)은 제 2 칩 패드들(510)의 하부면으로부터 상부 패드들(424)의 상부면으로 연장될 수 있고, 제 2 연결 와이어들(WR2)의 전체는 제 2 반도체 칩(500)의 하부면과 재배선층(400)의 상부면 사이에 위치할 수 있다. 제 3 연결 와이어들(WR3)은 제 3 칩 패드들(610)의 하부면으로부터 상부 패드들(424)의 상부면으로 연장될 수 있고, 제 3 연결 와이어들(WR3)의 전체는 제 3 반도체 칩들(600)의 하부면과 재배선층(400)의 상기 상부면 사이에 위치할 수 있다. 제 2 연결 와이어들(WR2)이 상부 패드들(424)의 상부면 또는 제 2 칩 패드들(510)의 하부면과 이루는 각도인 제 1 각도(ang1)는 30도 내지 90일 수 있다. 바람직하게는, 제 2 연결 와이어들(WR2)과 상부 패드들(424) 또는 제 2 칩 패드들(510) 사이의 제 1 각도(ang1)는 90일 수 있다. 제 3 연결 와이어들(WR3)이 상부 패드들(424)의 상부면 또는 제 3 칩 패드들(610)의 하부면과 이루는 각도인 제 2 각도(ang2)는 30도 내지 90일 수 있다. 바람직하게는, 제 3 연결 와이어들(WR3)과 상부 패드들(424) 또는 제 3 칩 패드들(610) 사이의 제 2 각도(ang2)는 90일 수 있다.
본 발명의 실시예들에 따르면, 칩 스택들(CS)을 실장하기 위한 연결 와이어들(WR2, WR3)이 제 2 및 제 3 반도체 칩들(500, 600)의 상부면으로부터 재배선층(400)의 상부면으로 연장되는 것이 아니라, 제 2 및 제 3 반도체 칩들(500, 600)의 하부면으로부터 재배선층(400)을 향하여 수직으로 연장될 수 있다. 이에 따라, 연결 와이어들(WR2, WR3)의 길이가 짧을 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다. 또한, 칩 스택들(CS)의 제 2 및 제 3 반도체 칩들(500, 600)을 페이스 다운(face down)으로 배치하면서도, 제 2 및 제 3 반도체 칩들(500, 600)을 연결 와이어들(WR2, WR3)을 이용하여 수직 연결할 수 있다. 지름이 작은 연결 와이어들(WR2, WR3)은 매우 작은 평면적을 가질 수 있으며, 반도체 패키지의 집적도 향상에 유리할 수 있다.
도 1 및 도 3에서는 연결 와이어들(WR2, WR3)이 상부 패드들(424)의 상부면에 접속되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4 및 도 5를 참조하여, 제 2 절연 패턴(410) 상에 상부 패드들(424)이 배치될 수 있다. 상부 패드들(424)은 제 2 절연 패턴(410)의 상부면 상에 위치할 수 있다. 상부 패드들(424)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 상부 패드들(424)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상부 패드들(424)은 뒤집어진 'T' 형상의 단면을 가질 수 있다. 상부 패드들(424)의 상기 헤드 부분은 제 2 패시베이션막(430) 내에 제공될 수 있으며, 상부 패드들(424)의 상기 테일 부분은 상기 헤드 부분의 상부면으로부터 상방으로 돌출될 수 있다. 제 2 패시베이션막(430)은 상부 패드들(424)의 상기 헤드 부분을 둘러싸되, 상부 패드들(424)의 상기 헤드 부분의 상부면 및 상부 패드들(424)의 상기 테일 부분은 덮지 않을 수 있다.
연결 와이어들(WR2, WR3)은 상부 패드들(424)의 상기 테일 부분에 접속될 수 있다. 이때, 연결 와이어들(WR2, WR3)은 상부 패드들(424)의 내부로 삽입될 수 있다. 즉, 연결 와이어들(WR2, WR3)의 일부분은 상부 패드들(424)의 상기 테일 부분의 내부에 위치할 수 있다. 이에 따라, 연결 와이어들(WR2, WR3)과 상부 패드들(424) 사이의 접촉 면적이 넓어질 수 있으며, 연결 와이어들(WR2, WR3)과 상부 패드들(424) 사이의 저항이 낮아질 수 있다. 즉, 반도체 패키지의 전기적 특성이 향상될 수 있다.
다른 실시예들에 따르면, 상부 패드들(424)은 제 2 패시베이션막(430) 내측에 위치하는 평판의 패드 형상을 가질 수 있다. 다르게 설명하자면, 상부 패드들(424)은 도 4 및 도 5를 참조하여 설명한 상부 패드들(424)의 상기 헤드 부분만 가지며, 상기 테일 부분은 갖지 않을 수 있다. 연결 와이어들(WR2, WR3)은 상부 패드들(424)의 내부로 삽입될 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
도 1을 다시 참조하여, 재배선층(400) 상에 제 2 몰딩막(320)이 제공될 수 있다. 제 2 몰딩막(320)은 재배선층(400)의 상부면 상에서 칩 스택들(CS)을 매립할 수 있다. 제 2 몰딩막(320)은 칩 스택들(CS)을 둘러싸되, 칩 스택들(CS)의 상부면을 노출시킬 수 있다. 제 2 몰딩막(320)의 상부면은 칩 스택들(CS)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 2 몰딩막(320)은 재배선층(400)과 칩 스택들(CS) 사이를 채울 수 있다. 즉, 칩 스택들(CS)은 제 2 몰딩막(320)을 사이에 두고 재배선층(400)과 이격될 수 있다. 제 2 몰딩막(320)은 칩 스택들(CS)과 재배선층(400) 사이에서 연결 와이어들(WR2, WR3)을 둘러쌀 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하의 실시예들에서, 도 1 내지 도 5의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 5의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 6을 참조하여, 제 2 연결 와이어들(WR2)이 제공되지 않을 수 있다.
칩 스택들(CS)은 재배선층(400)과 접할 수 있다. 상세하게는, 제 2 반도체 칩(500)의 하부면과 재배선층(400)의 상부면은 서로 접할 수 있다. 이때, 제 2 반도체 칩(500)의 제 2 칩 패드들(510)은 재배선층(400)의 상부 패드들(424)과 직접 접할 수 있다. 즉, 제 2 반도체 칩(500)은 별도의 연결 단자 없이 재배선층(400)과 직접 연결될 수 있다. 이에 따라, 제 2 반도체 칩(500)과 재배선층(400) 사이의 전기적 연결의 길이가 최소화될 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다.
제 3 반도체 칩들(600)은 제 3 연결 와이어들(WR3)을 이용하여 재배선층(400)에 연결될 수 있다. 칩 스택들(CS)이 재배선층(400)과 직접 접함에 따라, 제 3 반도체 칩들(600)과 재배선층(400) 사이의 거리가 짧아질 수 있으며, 제 3 반도체 칩들(600)과 재배선층(400) 사이의 전기적 연결의 길이가 최소화될 수 있으며, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 재배선층 상에 칩 스택(CS')이 제공될 수 있다. 칩 스택(CS')은 수직으로 적층되는 제 4 반도체 칩들(700)을 가질 수 있다. 제 4 반도체 칩들(700)은 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 4 반도체 칩들(700)은 재배선층(400)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 4 반도체 칩들(700) 각각은 그의 하부면에 제공되는 제 4 칩 패드들(710)을 가질 수 있다. 제 4 칩 패드들(710)은 제 4 반도체 칩들(700)의 집적 회로에 전기적으로 연결될 수 있다.
제 4 반도체 칩들(700)은 재배선층(400)으로부터 멀리 위치하는 것일수록 그 폭이 클 수 있다. 제 4 반도체 칩들(700) 각각은 그의 위에 배치되는 다른 제 4 반도체 칩(700)의 양단을 노출시킬 수 있다. 다르게 설명하자면, 제 4 반도체 칩들(700)은 뒤집어진 피라미드 형상으로 적층될 수 있다. 이와는 다르게, 제 4 반도체 칩들(700) 각각은 그의 위에 배치되는 다른 제 4 반도체 칩(700)의 일단만을 노출시키고, 제 4 반도체 칩들(700)의 타단은 서로 정렬될 수 있다. 제 4 반도체 칩들(700)은 그들의 상부면에 제공되는 제 3 접착층들(702)에 의해 서로 접착될 수 있다. 상기와 같은 구조들에 의해, 제 4 반도체 칩들(700) 각각의 하부면의 일부가 노출될 수 있다. 또한, 제 4 반도체 칩들(700) 각각은 그의 위에 배치되는 다른 제 4 반도체 칩(700)의 제 4 칩 패드들(710)을 노출시킬 수 있다. 제 4 칩 패드들(710)의 위치는 재배선층(400)의 상부 패드들(424)에 대응될 수 있다. 예를 들어, 제 4 칩 패드들(710)은 상부 패드들(424)과 서로 마주할 수 있다. 제 4 칩 패드들(710)은 상부 패드들(424)과 수직으로 정렬되거나, 또는 일부 어긋나도록 배치될 수 있다.
칩 스택(CS')은 재배선층(400)에 실장될 수 있다. 즉, 제 4 반도체 칩들(700)은 재배선층(400)에 전기적으로 연결될 수 있다. 예를 들어, 제 4 반도체 칩들(700)은 제 4 연결 와이어들(WR4)을 이용하여 재배선층(400)에 실장될 수 있다. 구체적으로, 제 4 연결 와이어들(WR4)은 제 4 반도체 칩들(700)의 제 4 칩 패드들(710)과 재배선층(400)의 상부 패드들(424)을 직접 연결할 수 있다. 제 4 연결 와이어들(WR4)은 제 4 칩 패드들(710)의 하부면으로부터 상부 패드들(424)의 상부면으로 연장될 수 있고, 제 4 연결 와이어들(WR4)의 전체는 제 4 반도체 칩(700)의 하부면과 재배선층(400)의 상부면 사이에 위치할 수 있다. 제 4 연결 와이어들(WR4)이 상부 패드들(424)의 상부면 또는 제 4 칩 패드들(710)의 하부면과 이루는 각도는 30도 내지 90일 수 있다. 바람직하게는, 제 4 연결 와이어들(WR4)과 상부 패드들(424) 또는 제 4 칩 패드들(710) 사이의 각도는 90일 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하여, 재배선층(400)은 패키지 기판(100)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 일측에 재배선층(400)과 패키지 기판(100)을 연결하는 수직 연결 단자가 제공될 수 있다. 도 8의 실시예에서는, 상기 수직 연결 단자는 관통 전극들(312)을 포함할 수 있다. 관통 전극들(312)은 제 1 반도체 칩(200)의 일측에 배치될 수 있다. 관통 전극들(312)은 제 1 몰딩막(310)을 수직으로 관통할 수 있다. 관통 전극들(312)의 일단은 패키지 기판(100)을 향하여 연장되어 패키지 기판(100)의 제 2 기판 패드들(124)에 접속될 수 있다. 관통 전극들(312)의 다른 일단은 제 1 몰딩막(310)의 상부면을 향하여 연장되어, 재배선층(400)의 하부 패드들(422)에 접속될 수 있다. 관통 전극들(312)은은 제 1 몰딩막(310)을 수직으로 관통하는 원 기둥 형상 또는 다각형의 기둥 형상을 가질 수 있다. 본 명세서에서 '관통 전극'이라 함은, 어떠한 구성 요소를 수직으로 관통하는 비아라는 의미이며, '관통 전극'의 평면적 형상에 대해서는 제한되지 않는다. 즉, '관통 전극'의 형상은 원 기둥 또는 다각형의 기둥 형상을 포함하며, 그 외에 파티션 또는 벽 형상을 가질 수 있다. 관통 전극들(312)의 폭은 패키지 기판(100)으로부터 멀어질수록 작아질 수 있다. 또는, 관통 전극들(312)의 폭은 패키지 기판(100)으로부터의 거리와 무관하게 균일할 수 있다. 관통 전극들(312)은 제 2 기판 패드들(124)과 일체를 이룰 수 있다. 관통 전극들(312)은 금속을 포함할 수 있다. 예를 들어, 관통 전극들(312)은 구리(Cu)를 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 재배선층(400)은 패키지 기판(100)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 일측에 재배선층(400)과 패키지 기판(100)을 연결하는 수직 연결 단자가 제공될 수 있다. 도 9의 실시예에서는, 상기 수직 연결 단자는 연결 기판(800)을 포함할 수 있다.
연결 기판(800)은 내부를 관통하는 오프닝을 가질 수 있다. 예를 들어, 상기 오프닝은 연결 기판(800)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(800)의 하부면은 패키지 기판(100)의 상부면과 접할 수 있다. 연결 기판(800)은 기판 베이스층(802) 및 기판 베이스층(802) 내에 제공되는 배선 패턴인 도전부(804)를 포함할 수 있다. 일 예로, 기판 베이스층(802)은 실리콘 산화물(SiO)을 포함할 수 있다. 도전부(804)는 상기 오프닝보다 연결 기판(800)의 외측에 배치될 수 있다. 도전부(804)는 연결 기판 상부 패드들 및 연결 기판 비아들을 포함할 수 있다. 상기 연결 기판 상부 패드들은 연결 기판(800)의 상부에 배치될 수 있다. 상기 연결 기판 비아들은 상기 연결 기판 베이스층을 관통하고, 상기 연결 기판 상부 패드들과 전기적으로 연결될 수 있다.
연결 기판(800)은 패키지 기판(100)에 실장될 수 있다. 예를 들어, 상기 연결 기판 비아들은 상기 연결 기판 베이스층의 하부면 상에서 패키지 기판(100)의 제 2 기판 패드들(124)에 접속될 수 있다. 이에 따라, 연결 기판(800)은 제 1 반도체 칩(200) 및 외부 단자들(140)과 전기적으로 연결될 수 있다.
연결 기판(800)은 재배선층(400)에 전기적으로 연결될 수 있다. 예를 들어, 연결 기판(800)은 상기 연결 기판 상부 패드들 상에 제공되는 연결 기판 단자들(810)을 통해 재배선층(400)의 하부 패드들(422)에 연결될 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 연결 기판(800)의 상기 오프닝 내에 배치될 수 있다.
제 1 몰딩막(310)은 연결 기판(800)과 제 1 반도체 칩(200) 사이의 공간을 채울 수 있다. 제 1 몰딩막(310)은 상기 오프닝 내에서 제 1 반도체 칩(200)을 둘러쌀 수 있으며, 제 1 반도체 칩(200)의 상부면을 노출시킬 수 있다. 제 1 몰딩막(310)은 재배선층(400)과 연결 기판(800) 사이의 공간을 채울 수 있다.
도 10 내지 도 28은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하여, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(900)은 제 1 영역(RG1) 및 제 1 영역(RG1)의 외측에 위치하는 제 2 영역(RG2)을 가질 수 있다. 제 1 영역(RG1)은 반도체 패키지가 형성되는 영역에 해당하며, 제 2 영역(RG2)은 후에 제거되는 영역일 수 있다. 하나의 캐리어 기판(900)에 복수의 반도체 패키지들이 형성되는 경우, 복수의 제 1 영역들(RG1) 사이에 제 1 영역들(RG1)을 정의하는 제 2 영역(RG2)이 제공되며, 제 2 영역(RG2)은 쏘잉(sawing) 공정이 수행되어 반도체 패키지를 분리시키기 위한 영역일 수 있다.
캐리어 기판(900)은 그의 상부면에 제공되는 더미 패드들(910)을 포함할 수 있다. 더미 패드들(910)은 제 2 영역(RG2) 상에 배치될 수 있다.
도시하지는 않았으나, 캐리어 기판(900)은 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(900) 상에 칩 스택들(CS)이 제공될 수 있다. 칩 스택들(CS)은 캐리어 기판(900) 상에 접착될 수 있다. 하나의 칩 스택(CS)을 기준으로 설명하자면, 캐리어 기판(900) 상에 제 2 접착층(602)을 이용하여 제 3 반도체 칩(600)이 부착되고, 상기 제 3 반도체 칩(600) 상에 제 2 접착층(602)을 이용하여 다른 제 3 반도체 칩(600)이 부착되고, 적층된 제 3 반도체 칩들(600) 상에 제 2 접착층(602)을 이용하여 제 2 반도체 칩(500)이 부착될 수 있다. 또는, 최하단의 제 3 반도체 칩(600)은 제 2 접착층(602)이 제공되지 않을 수 있으며, 캐리어 기판(900)의 상기 접착 부재를 이용하여 캐리어 기판(900)에 접착될 수 있다. 제 3 반도체 칩들(600) 및 제 2 반도체 칩(500)은 페이스 업(face up) 상태로 배치될 수 있다. 즉, 제 3 반도체 칩들(600)의 후면(즉, 비활성면) 및 제 2 반도체 칩(500)의 후면은 캐리어 기판(900)을 향하고, 제 3 반도체 칩들(600)의 제 3 칩 패드들(610) 및 제 2 반도체 칩(500)의 제 2 칩 패드들(510)은 캐리어 기판(900)과 대향하도록 배치될 수 있다. 제 3 칩 패드들(610)이 노출되도록, 제 3 반도체 칩들(600) 및 제 2 반도체 칩(500)은 캐리어 기판(900)의 상부면과 평행한 일 방향으로 서로 쉬프트되도록 적층될 수 있다. 칩 스택들(CS)은 상기 접착 부재에 의해 캐리어 기판(900)에 접착될 수 있다. 칩 스택들(CS)은 캐리어 기판(900) 상에서 상호 이격되도록 배치될 수 있다.
도 11을 참조하여, 칩 스택들(CS)이 와이어 본딩(wire bonding)될 수 있다. 예를 들어, 칩 스택들(CS)의 제 2 반도체 칩(500) 및 제 3 반도체 칩들(600)이 캐리어 기판(900)의 더미 패드들(910)에 접속될 수 있다. 보다 상세하게는, 칩 스택들(CS)의 제 2 반도체 칩(500)의 제 2 칩 패드들(510)에 제 1 예비 연결 와이어들(PWR1)의 일단이 접속될 수 있다. 이때, 제 2 칩 패드들(510)과 제 1 예비 연결 와이어들(PWR1)이 이루는 각도는 30도 내지 90도일 수 있다. 보다 바람직하게는, 상기 각도는 90도일 수 있다. 제 1 예비 연결 와이어들(PWR1)의 타단은 더미 패드들(910)에 접속될 수 있다. 제 1 예비 연결 와이어들(PWR1) 각각의 최상단은 칩 스택들(CS)의 상부면보다 높은 레벨에 위치할 수 있다. 칩 스택들(CS)의 제 3 반도체 칩들(600)의 제 3 칩 패드들(610)에 제 2 예비 연결 와이어들(PWR2)의 일단이 접속될 수 있다. 이때, 제 3 칩 패드들(610)과 제 2 예비 연결 와이어들(PWR2)이 이루는 각도는 30도 내지 90일 수 있다. 보다 바람직하게는, 상기 각도는 90도일 수 있다. 제 2 예비 연결 와이어들(PWR2)의 타단은 더미 패드들(910)에 접속될 수 있다. 제 2 예비 연결 와이어들(PWR2) 각각의 최상단은 칩 스택들(CS)의 상기 상부면보다 높은 레벨에 위치할 수 있다. 제 1 예비 연결 와이어들(PWR1)과 제 2 예비 연결 와이어들(PWR2)은 동일한 더미 패드들(910)에 접속되거나 또는 각각이 다른 더미 패드들(910)에 접속될 수 있다.
다른 실시예들에 따르면, 캐리어 기판(900)은 더미 패드들(910)을 갖지 않을 수 있다. 도 12에 도시된 바와 같이, 칩 스택들(CS)의 제 2 및 제 3 반도체 칩들(500, 600)은 서로 와이어 본딩(wire bonding)될 수 있다. 예를 들어, 제 2 및 제 3 반도체 칩들(500, 600)의 제 2 및 제 3 칩 패드들(510, 610)에 제 3 예비 연결 와이어들(PWR3)이 접속될 수 있다. 보다 상세하게는, 제 3 예비 연결 와이어들(PWR3) 각각은 제 3 반도체 칩들(600) 중 서로 인접한 둘의 제 3 칩 패드들(610)을 연결할 수 있고, 최상단의 제 3 반도체 칩(600)의 제 3 칩 패드들(610)과 제 2 반도체 칩(500)의 제 2 칩 패드들(510)을 연결할 수 있다. 이때, 제 2 및 제 3 칩 패드들(510, 610)과 제 3 예비 연결 와이어들(PWR3)이 이루는 각도는 30도 내지 90일 수 있다. 보다 바람직하게는, 상기 각도는 90도일 수 있다. 제 3 예비 연결 와이어들(PWR3) 각각의 최상단은 칩 스택들(CS)의 상부면보다 높은 레벨에 위치할 수 있다.
도 13을 참조하여, 캐리어 기판(900) 상에 제 2 몰딩막(320)이 형성될 수 있다. 예를 들어, 캐리어 기판(900)의 상부면 상에 칩 스택들(CS) 및 예비 연결 와이어들(PWR1, PWR2)을 매립하도록 몰딩 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 2 몰딩막(320)이 형성될 수 있다. 상기 몰딩 물질은, 일 예로, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 14를 참조하여, 제 2 몰딩막(320) 상에 박형화(thinning) 공정이 수행될 수 있다. 상기 박형화 공정은 화학적 기계 연마(Chemical mechanical polishing: CMP) 또는 그라인딩(grinding) 공정 등을 포함할 수 있다. 상기 박형화 공정에 의해 제 2 몰딩막(320)의 상부면이 낮아질 수 있다. 상기 박형화 공정이 수행되는 과정에서, 제 1 예비 연결 와이어들(PWR1) 및 제 2 예비 연결 와이어들(PWR2)이 노출될 수 있다. 상기 박형화 공정 중, 노출되는 제 1 예비 연결 와이어들(PWR1) 및 제 2 예비 연결 와이어들(PWR2)의 상부 일부가 함께 제거될 수 있다. 이에 따라, 제 1 예비 연결 와이어들(PWR1)이 제 2 칩 패드들(510)에 접속되는 제 2 연결 와이어들(WR2) 및 더미 패드들(910)에 접속되는 제 1 더미 와이어들(DWR1)로 분리되고, 제 2 예비 연결 와이어들(PWR2)이 제 3 칩 패드들(610)에 접속되는 제 3 연결 와이어들(WR3) 및 더미 패드들(910)에 접속되는 제 2 더미 와이어들(DWR2)로 분리될 수 있다. 제 2 연결 와이어들(WR2)은 제 2 칩 패드들(510)로부터 상방으로 연장되고, 제 3 연결 와이어들(WR3)은 제 3 칩 패드들(610)로부터 상방으로 연장될 수 있다. 제 2 연결 와이어들(WR2)의 일단 및 제 3 연결 와이어들(WR3)의 일단은 제 2 몰딩막(320)의 상부면 상으로 노출될 수 있다. 상기 박형화 공정은 칩 스택들(CS)의 상부면이 노출되기 전까지 수행될 수 있다. 즉, 칩 스택들(CS)은 제 2 몰딩막(320) 내에 매립될 수 있으며, 제 2 몰딩막(320)의 상부면 상을 노출되지 않을 수 있다.
도 15를 참조하여, 재배선층(400)이 형성될 수 있다. 이하, 재배선층(400)의 형성을 상세히 설명한다.
제 2 몰딩막(320) 상에 절연층(430)이 형성될 수 있다. 절연층(430)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 절연층(430)은 도 1을 참조하여 설명한 제 2 패시베이션막(430)에 해당할 수 있다.
절연층(430) 내부에 상부 패드들(424)이 형성될 수 있다. 예를 들어, 절연층(430)을 패터닝하여 상부 패드들(424)이 형성되기 위한 개구들이 형성될 수 있다. 상기 개구들은 제 2 연결 와이어들(WR2) 및 제 3 연결 와이어들(WR3)을 노출시킬 수 있다. 이후, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 상기 개구들을 채우는 상부 패드들(424)이 형성될 수 있다. 상부 패드들(424)은 제 2 연결 와이어들(WR2) 및 제 3 연결 와이어들(WR3)에 접속될 수 있다.
절연층(430) 상에 제 2 절연 패턴(410)이 형성될 수 있다. 제 2 절연 패턴(410)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 절연 패턴(410)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 2 절연 패턴(410)에 개구들이 형성될 수 있다. 예를 들어, 제 2 절연 패턴(410)을 패터닝하여 상기 개구들을 형성할 수 있다. 상기 개구들은 상부 패드들(424)을 노출시킬 수 있다.
제 2 도전 패턴(420)이 형성될 수 있다. 예를 들어, 제 2 절연 패턴(410) 상에 제 2 절연 패턴(410)의 상부면을 덮고 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층을 패터닝하여 제 2 도전 패턴(420)이 형성될 수 있다.
상기와 같이 제 2 절연 패턴(410) 및 제 2 도전 패턴(420)을 갖는 재배선층(400)이 형성될 수 있다. 재배선층(400)이 복수의 기판 배선층을 포함하는 경우, 상기 제 2 절연 패턴(410) 및 제 2 도전 패턴(420)을 형성하는 공정이 반복적을 수행될 수 있다. 제 2 절연 패턴(410)의 상기 상부면 상에 위치하는 제 2 도전 패턴(420)의 헤드 부분의 일부는 재배선층(400)의 하부 패드들(422)에 해당할 수 있다.
본 발명의 실시예들에 따르면, 비교적 간단한 와이어링 공정을 이용하여 칩 스택들(CS)을 재배선층(400)에 연결하기 위한 수직 연결 단자를 형성하는 바, 반도체 패키지의 제조 방법이 단순화 및 간략화될 수 있다. 특히, 솔더 볼, 솔더 범프 및 관통 비아 등의 연결 단자들에 비해, 연결 와이어들(WR2, WR3)은 이용되는 도전 물질의 양이 적을 수 있으며, 와이어링 공정에 따라 연결 와이어들(WR2, WR3)의 일단의 위치를 용이하게 변경할 수 있다. 즉, 비용이 절감되고, 배선 자유도가 높은 반도체 패키지의 제조 방법이 제공될 수 있다.
더하여, 단면적이 작은 연결 와이어들(WR2, WR3) 상에 넓은 면적의 상부 패드들(424)을 형성함에 따라, 상부 패드들(424)과 연결 와이어들(WR2, WR3)이 오정렬되지 않을 수 있으며, 상부 패드들(424)과 연결 와이어들(WR2, WR3) 간의 접촉 면적이 일정하여 반도체 패키지 별로 균일한 전기적 특성이 제공될 수 있다.
다른 실시예들에 따르면, 상기 박형화 공정은 칩 스택들(CS)의 상부면이 노출때까지 수행될 수 있다.
도 16을 참조하여, 도 14의 결과물 상에 상기 박형화 공정이 계속하여 수행될 수 있다. 상기 박형화 공정 후 칩 스택들(CS)의 상부면이 노출될 수 있다. 따라서, 제 2 반도체 칩(500)의 상부면이 노출될 수 있으며, 제 2 반도체 칩(500)의 제 2 칩 패드들(510) 또한 노출될 수 있다. 상기 박형화 공정이 제 2 반도체 칩(500)의 상기 상부면까지 수행됨에 따라, 제 2 연결 와이어들(WR2)은 형성되지 않을 수 있다. 필요에 따라, 칩 스택들(CS)의 와이어 본딩 시, 제 1 예비 연결 와이어들(PWR1)을 형성하지 않을 수 있다.
도 17을 참조하여, 도 16의 결과물 상에 재배선층(400)이 형성될 수 있다. 상세하게는, 제 2 몰딩막(320) 상에 절연층(430)이 형성될 수 있다. 절연층(430) 내부에 상부 패드들(424)이 형성될 수 있다. 예를 들어, 절연층(430)을 패터닝하여 제 2 칩 패드들(210) 및 제 3 연결 와이어들(WR3)을 노출시키는 개구들을 형성한 후, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 상기 개구들을 채우는 상부 패드들(424)이 형성될 수 있다. 상부 패드들(424)은 제 2 칩 패드들(210) 및 제 3 연결 와이어들(WR3)에 접속될 수 있다. 절연층(430) 상에 제 2 절연 패턴(410)을 형성하고, 제 2 절연 패턴(410)에 개구들이 형성될 수 있다. 제 2 절연 패턴(410) 상에 제 2 절연 패턴(410)의 상부면을 덮고 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층을 패터닝하여 제 2 도전 패턴(420)이 형성될 수 있다. 도 16 및 도 17의 경우 도 6을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
다른 실시예들에 따르면, 상부 패드들(424)은 연결 와이어들(WR2, WR3)과의 접촉 면적이 넓도록 형성될 수 있다.
도 18을 참조하여, 도 14의 결과물 상에, 제 2 몰딩막(320)에 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정에 의해 제 2 몰딩막(320)의 상부면으로부터 제 2 몰딩막(320)의 내부를 향하는 제 1 리세스들(RS1)이 형성될 수 있다. 제 1 리세스들(RS1)은 제 2 연결 와이어들(WR2) 및 제 3 연결 와이어들(WR3)을 노출시킬 수 있다. 도 14의 결과물에서 연결 와이어들(WR2, WR3)이 제 2 몰딩막(320)의 상부면으로 노출될 수 있으며, 연결 와이어들(WR2, WR3)의 일단은 제 2 몰딩막(320)의 상부면과 동일한 레벨에 위치할 수 있다. 따라서, 상기 패터닝 공정 후 연결 와이어들(WR2, WR3)의 일부는 제 1 리세스들(RS1)의 내부에 잔여할 수 있다. 다르게 설명하자면, 연결 와이어들(WR2, WR3)은 제 1 리세스들(RS1)의 바닥면으로부터 상방으로 돌출될 수 있다.
도 19를 참조하여, 도 18의 결과물 상에 재배선층(400)이 형성될 수 있다. 상세하게는, 제 2 몰딩막(320) 상에 절연층(430)이 형성될 수 있다. 절연층(430) 내부에 상부 패드들(424)이 형성될 수 있다. 예를 들어, 절연층(430)을 패터닝하여 제 1 리세스들(RS1)을 노출시키는 개구들을 형성한 후, 제 1 리세스들(RS1) 및 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 제 1 리세스들(RS1) 및 상기 개구들을 채우는 상부 패드들(424)이 형성될 수 있다. 상기 개구들의 폭은 제 1 리세스들(RS1)의 폭보다 클 수 있으며, 상부 패드들(424)은 제 2 몰딩막(320)의 상부면 상의 헤드 부분 및 제 2 몰딩막(320) 내로 삽입되는 테일 부분을 갖는 'T' 형상일 수 있다. 상부 패드들(424)은 상기 개구 및 제 1 리세스들(RS1)을 채울 수 있으며, 제 1 리세스들(RS1) 내에서 연결 와이어들(WR2, WR3)을 둘러쌀 수 있다. 절연층(430) 상에 제 2 절연 패턴(410)을 형성하고, 제 2 절연 패턴(410)에 개구들이 형성될 수 있다. 제 2 절연 패턴(410) 상에 제 2 절연 패턴(410)의 상부면을 덮고 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층을 패터닝하여 제 2 도전 패턴(420)이 형성될 수 있다. 도 18 및 도 19의 경우 도 4 및 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다. 이하, 도 15의 실시예를 기준으로 계속 설명하도록 한다.
도 20을 참조하여, 재배선층(400) 상에 제 1 반도체 칩(200)이 접착될 수 있다. 상세하게는, 재배선층(400)의 제 2 절연 패턴(410)의 일부를 제거하여 칩 삽입부(402)가 형성될 수 있다. 칩 삽입부(402)는 제 2 절연 패턴(410)을 수직으로 완전히 관통하도록 형성되거나, 또는 제 2 절연 패턴(410)의 하부 일부만 관통하도록 형성될 수 있다. 제 1 반도체 칩(200)의 후면에 제 1 접착층(230)이 제공될 수 있으며, 제 1 반도체 칩(200)의 제 1 접착층(230)에 의해 칩 삽입부(402)의 바닥면에 부착될 수 있다. 즉, 제 1 반도체 칩(200)은 칩 삽입부(402) 내에서 페이스 업(face up) 상태로 배치될 수 있다. 이와는 다르게, 도 21에 도시된 바와 같이, 재배선층(400)에 칩 삽입부(402)가 형성되지 않을 수 있으며, 제 1 반도체 칩(200)은 제 1 접착층(230)을 이용하여 제 2 절연 패턴(410)의 상부면에 부착될 수 있다.
이후, 제 1 반도체 칩(200)의 상부면 상에서 제 1 칩 패드들(210) 상에 제 1 칩 단자들(220)이 제공될 수 있다. 제 1 칩 단자들(220)은 솔더 범프(solder bump)를 포함할 수 있다.
도 22를 참조하여, 재배선층(400)이 와이어 본딩(wire boning)될 수 있다. 예를 들어, 재배선층(400)의 하부 패드들(422)은 제 3 예비 연결 와이어들(PWR3)에 의해 서로 연결될 수 있다. 제 3 예비 연결 와이어들(PWR3)의 일단은 하부 패드들(422)의 어느 하나에 접속될 수 있고, 제 3 예비 연결 와이어들(PWR3)의 타단은 하부 패드들(422)의 다른 하나에 접속될 수 있다. 이때, 하부 패드들(422)과 제 3 예비 연결 와이어들(PWR3)이 이루는 각도는 30도 내지 90도일 수 있다. 보다 바람직하게는, 상기 각도는 90도일 수 있다. 제 3 예비 연결 와이어들(PWR3) 각각의 최상단은 제 1 반도체 칩(200)의 상부면보다 높은 레벨에 위치할 수 있다. 보다 바람직하게는, 제 3 예비 연결 와이어들(PWR3) 각각의 최상단은 제 1 칩 단자들(220)의 상부면보다 높은 레벨에 위치할 수 있다.
도 23을 참조하여, 재배선층(400) 상에 제 1 몰딩막(310)이 형성될 수 있다. 예를 들어, 재배선층(400)의 상부면 상에 제 1 반도체 칩(200) 및 제 3 예비 연결 와이어들(PWR3)을 매립하도록 몰딩 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 1 몰딩막(310)이 형성될 수 있다. 상기 몰딩 물질은, 일 예로, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 24를 참조하여, 제 1 몰딩막(310) 상에 박형화(thinning) 공정이 수행될 수 있다. 상기 박형화 공정은 화학적 기계 연마(Chemical mechanical polishing: CMP) 또는 그라인딩(grinding) 공정 등을 포함할 수 있다. 상기 박형화 공정에 의해 제 1 몰딩막(310)의 상부면이 낮아질 수 있다. 상기 박형화 공정이 수행되는 과정에서, 제 3 예비 연결 와이어들(PWR3)이 노출될 수 있다. 상기 박형화 공정 중, 노출되는 제 3 예비 연결 와이어들(PWR3)의 상부 일부가 함께 제거될 수 있다. 이에 따라, 제 3 예비 연결 와이어들(PWR3)이 하부 패드들(422)에 접속되는 제 1 연결 와이어들(WR1)로 각각 분리될 수 있다. 제 1 연결 와이어들(WR1)은 하부 패드들(422)로부터 상방으로 연장될 수 있다. 제 1 연결 와이어들(WR1)의 일단은 제 1 몰딩막(310)의 상부면 상으로 노출될 수 있다. 상기 박형화 공정은 제 1 반도체 칩(200)의 제 1 칩 단자들(220)의 상부면이 노출되기 전까지 수행될 수 있다.
도 25를 참조하여, 제 1 몰딩막(310) 상에 패키지 기판(100)이 형성되어 반도체 패키지가 제조될 수 있다. 이하, 패키지 기판(100)의 형성을 상세히 설명한다.
제 1 몰딩막(310) 상에 절연층(110)이 형성될 수 있다. 절연층(110)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 절연층(110)은 도 1을 참조하여 설명한 기판 배선층들 중 최상단의 제 1 절연 패턴(110)에 제 1 패시베이션막(130)에 해당할 수 있다.
절연층(430) 내부에 기판 패드들(122, 124)이 형성될 수 있다. 예를 들어, 절연층(430)을 패터닝하여 기판 패드들(122, 124)이 형성되기 위한 개구들이 형성될 수 있다. 상기 개구들은 제 1 연결 와이어들(WR1) 및 제 1 칩 단자들(220)을 노출시킬 수 있다. 이후, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 상기 개구들을 채우는 기판 패드들(122, 124)이 형성될 수 있다. 제 1 기판 패드들(122)은 제 1 칩 단자들(220)에 접속될 수 있고, 제 2 기판 패드들(124)은 제 1 연결 와이어들(WR1)에 접속될 수 있다.
절연층(130) 상에 제 1 절연 패턴(110)이 형성될 수 있다. 제 1 절연 패턴(110)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 절연 패턴(110)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 1 절연 패턴(110)에 개구들이 형성될 수 있다. 예를 들어, 제 1 절연 패턴(110)을 패터닝하여 상기 개구들을 형성할 수 있다. 상기 개구들은 기판 패드들(122, 124)을 노출시킬 수 있다.
제 1 도전 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 절연 패턴(110) 상에 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층 상에 평탄화 공정이 수행되어 제 1 도전 패턴(120)이 형성될 수 있다.
상기와 같이 제 1 절연 패턴(110) 및 제 1 도전 패턴(120)을 갖는 기판 배선층이 형성될 수 있다. 상기 기판 배선층을 형성하는 과정을 반복하여, 상기 기판 배선층이 적층된 패키지 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 기판 배선층의 제 1 도전 패턴(120)은 패키지 기판(100)의 외부 패드들(126)에 해당할 수 있다.
다른 실시예들에 따르면, 제 2 기판 패드들(124)은 제 1 연결 와이어들(WR1)과의 접촉 면적이 넓도록 형성될 수 있다.
도 26을 참조하여, 도 24의 결과물 상에, 제 1 몰딩막(310)에 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정에 의해 제 1 몰딩막(310)의 상부면으로부터 제 1 몰딩막(310)의 내부를 향하는 제 2 리세스들(RS2)이 형성될 수 있다. 제 2 리세스들(RS2)은 제 1 연결 와이어들(WR1) 및 제 1 칩 패드들(210)을 노출시킬 수 있다. 도 24의 결과물에서 제 1 연결 와이어들(WR1)이 제 1 몰딩막(310)의 상부면으로 노출될 수 있으며, 제 1 연결 와이어들(WR1)의 일단은 제 1 몰딩막(310)의 상부면과 동일한 레벨에 위치할 수 있다. 따라서, 상기 패터닝 공정 후 제 1 연결 와이어들(WR1)의 일부는 제 2 리세스들(RS2)의 내부에 잔여할 수 있다. 다르게 설명하자면, 제 1 연결 와이어들(WR1)은 제 2 리세스들(RS2)의 바닥면으로부터 상방으로 돌출될 수 있다.
도 27을 참조하여, 도 26의 결과물 상에 기판 패드들(122, 124)이 형성될 수 있다. 상세하게는, 제 1 몰딩막(310) 상에 절연층(130)이 형성될 수 있다. 절연층(130) 내부에 기판 패드들(122, 124)이 형성될 수 있다. 예를 들어, 절연층(130)을 패터닝하여 제 2 리세스들(RS2)을 노출시키는 개구들을 형성한 후, 제 2 리세스들(RS2) 및 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 이용한 도금 공정을 수행하여 제 2 리세스들(RS2) 및 상기 개구들을 채우는 기판 패드들(122, 124)이 형성될 수 있다. 상기 개구들의 폭은 제 2 리세스들(RS2)의 폭보다 클 수 있으며, 기판 패드들(122, 124)은 제 1 몰딩막(310)의 상부면 상의 헤드 부분 및 제 1 몰딩막(310) 내로 삽입되는 테일 부분을 갖는 'T' 형상일 수 있다. 기판 패드들(122, 124)은 상기 개구 및 제 2 리세스들(RS2)을 채울 수 있다. 제 1 기판 패드들(122)은 제 1 칩 패드들(210)에 접속될 수 있다. 제 2 기판 패드들(124)은 제 1 연결 와이어들(WR1)에 접속될 수 있으며, 제 2 리세스들(RS2) 내에서 연결 와이어들(WR2, WR3)을 둘러쌀 수 있다. 이하, 도 25의 실시예를 기준으로 계속 설명하도록 한다.
도 28을 참조하여, 캐리어 기판(900)이 제거될 수 있다.
제 2 영역(RG2) 상에 쏘잉(sawing) 공정이 수행되어 반도체 패키지가 필요한 크기로 제조될 수 있다. 상기 제 2 영역(RG2)이 제거됨에 따라, 제 1 더미 와이어들(DWR1) 및 제 2 더미 와이어들(DWR2)이 제거될 수 있다. 다른 실시예들에 따르면, 제 2 영역(RG2) 상에 쏘잉 공정이 수행되지 않을 수 있다. 즉, 제조된 반도체 패키지는 제 1 더미 와이어들(DWR1) 및 제 2 더미 와이어들(DWR2)을 포함할 수 있다. 제 1 더미 와이어들(DWR1) 및 제 2 더미 와이어들(DWR2)은 칩 스택들(CS), 제 1 반도체 칩(200) 및 패키지 기판(100)과 전기적으로 절연되어 있는 바, 반도체 패키지가 제 1 더미 와이어들(DWR1) 및 제 2 더미 와이어들(DWR2)을 포함하여도 반도체 패키지의 전기적 특성은 저하되지 않을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 제 1 반도체 칩
310, 320: 몰딩막 400: 재배선층
500: 제 2 반도체 칩 600: 제 3 반도체 칩
CS: 칩 스택
WR1, WR2, WR3: 연결 와이어
PWR1, PWR2, PWR3: 예비 연결 와이어

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 재배선층;
    상기 패키지 기판과 상기 재배선층을 연결하는 수직 연결 단자;
    상기 패키지 기판과 상기 재배선층 사이에 배치되는 제 1 반도체 칩;
    상기 패키지 기판과 상기 재배선층 사이의 공간을 채우는 제 1 몰딩막;
    상기 재배선층 상에 배치되는 제 2 반도체 칩;
    상기 제 2 반도체 칩 상에 적층되는 제 3 반도체 칩;
    상기 제 3 반도체 칩의 하부면에 제공되고 상기 제 2 반도체 칩의 일측에 위치하는 제 3 반도체 칩의 제 1 칩 패드와 상기 재배선층을 직접 수직으로 연결하는 제 1 연결 와이어; 및
    상기 재배선층 상에서 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩을 덮는 제 2 몰딩막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 연결 와이어의 전체는 상기 제 3 반도체 칩의 상기 하부면과 상기 재배선층 사이에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 칩의 하부면에 제공되는 제 2 칩 패드와 상기 재배선층을 직접 수직으로 연결하는 제 2 연결 와이어를 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 반도체 칩의 하부면은 상기 재배선층의 상부면과 접하고,
    상기 제 2 반도체 칩의 제 2 칩 패드는 상기 재배선층의 기판 패드와 직접 연결되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 수직 연결 단자는 상기 재배선층과 상기 패키지 기판을 직접 연결하는 제 3 연결 와이어를 포함하는 반도체 패키지.
  6. 패키지 기판;
    상기 패키지 기판에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되는 재배선층;
    상기 제 1 반도체 칩의 일측에서 상기 패키지 기판과 상기 재배선층을 수직으로 연결하는 제 1 연결 와이어들; 및
    상기 재배선층 상에 적층되는 제 2 반도체 칩들을 포함하는 칩 스택을 포함하되,
    상기 제 2 반도체 칩들 각각은 그의 하부면 상에 배치되는 칩 패드를 갖고,
    상기 제 2 반도체 칩들은 상기 칩 패드들과 상기 재배선층의 기판 패드들을 수직으로 연결하는 제 2 연결 와이어들을 통해 상기 재배선층에 전기적으로 연결되는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 칩 스택은 상기 재배선층의 상부면으로부터 이격되고,
    상기 칩 스택의 최하단에 배치되는 제 2 반도체 칩은 상기 제 2 연결 와이어들의 하나를 이용하여 상기 재배선층에 전기적으로 연결되는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 칩 스택은 상기 재배선층의 상부면과 직접 접하고,
    상기 칩 스택의 최하단에 배치되는 제 2 반도체 칩의 칩 패드는 상기 재배선층의 상기 기판 패드들 중 하나와 직접 연결되고,
    상기 칩 스택의 나머지 제 2 반도체 칩들은 상기 제 2 연결 와이어를 통해 상기 재배선층에 전기적으로 연결되는 반도체 패키지.
  9. 더미 기판 상에 제 1 반도체 칩들을 적층하여 칩 스택을 형성하는 것;
    상기 더미 기판의 더미 패드와 상기 제 1 반도체 칩들의 칩 패드들을 연결하는 제 1 본딩 와이어들을 형성하는 것, 상기 제 1 본딩 와이어들 각각의 최상단은 상기 칩 스택의 상부면보다 높은 레벨에 위치하고;
    상기 더미 기판 상에 상기 칩 스택 및 상기 제 1 본딩 와이어들을 매립하는 제 1 몰딩막을 형성하는 것;
    상기 제 1 몰딩막에 박형화 공정을 수행하는 것, 상기 박형화 공정에 의해 상기 제 1 본딩 와이어들은 상기 제 1 칩 패드들의 어느 하나로부터 연장되어 상기 제 1 몰딩막의 상부면으로 노출되는 제 2 본딩 와이어들로 분리되고;
    상기 제 1 몰딩막 상에 상기 제 2 본딩 와이어들과 전기적으로 연결되는 재배선층을 형성하는 것;
    상기 재배선층 상에 제 2 반도체 칩을 배치하는 것;
    상기 제 2 반도체 칩의 일측에서 상기 재배선층 상에 수직 연결 단자들을 형성하는 것; 및
    상기 재배선층 및 상기 제 2 반도체 칩 상에 상기 수직 연결 단자들과 연결되는 패키지 기판을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 수직 연결 단자를 형성하는 것은:
    상기 재배선층의 기판 패드들을 서로 연결하는 제 3 본딩 와이어들을 형성하는 것, 상기 제 3 본딩 와이어들 각각의 최상단은 상기 제 2 반도체 칩의 상부면보다 높은 레벨에 위치하고;
    상기 더미 기판 상에 상기 제 2 반도체 칩 및 상기 제 3 본딩 와이어들을 매립하는 제 2 몰딩막을 형성하는 것; 및
    상기 제 2 몰딩막에 박형화 공정을 수행하는 것을 포함하되, 상기 박형화 공정에 의해 상기 제 3 본딩 와이어들은 상기 기판 패드들의 어느 하나로부터 연장되어 상기 제 2 몰딩막의 상부면으로 노출되는 수직 연결 단자들로 분리되는 반도체 패키지의 제조 방법.
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