KR20210106588A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20210106588A
KR20210106588A KR1020200020634A KR20200020634A KR20210106588A KR 20210106588 A KR20210106588 A KR 20210106588A KR 1020200020634 A KR1020200020634 A KR 1020200020634A KR 20200020634 A KR20200020634 A KR 20200020634A KR 20210106588 A KR20210106588 A KR 20210106588A
Authority
KR
South Korea
Prior art keywords
chip
pad
capacitor
semiconductor
pattern
Prior art date
Application number
KR1020200020634A
Other languages
English (en)
Inventor
박수정
이희석
김회승
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200020634A priority Critical patent/KR20210106588A/ko
Priority to US17/036,144 priority patent/US20210257324A1/en
Publication of KR20210106588A publication Critical patent/KR20210106588A/ko
Priority to US18/584,469 priority patent/US20240194626A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08112—Disposition the bonding area being at least partially embedded in the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/09102—Disposition the bonding areas being at different heights
    • H01L2224/09103—Disposition the bonding areas being at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 개념에 따른 반도체 패키지가 제공된다. 반도체 패키지는 재배선층; 상기 재배선층 상에 제공되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 반도체칩, 상기 반도체칩은 상기 제1 면에 의해 노출된 제1 칩패드 및 제2 칩패드를 포함하고; 상기 제1 면 및 상기 재배선층 사이에 배치되고, 상기 제1 칩패드와 연결되는 커패시터 칩패드를 포함하는 커패시터 칩; 상기 제1 면 및 상기 커패시터 칩을 덮는 절연층; 및 상기 제2 칩패드와 접촉하고, 상기 절연층을 관통하여 상기 재배선층과 연결되는 도전 포스트를 포함하되, 상기 도전 포스트는 상기 커패시터 칩과 이격되어 배치될 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 커패시터를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 동작 속도 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 재배선층; 상기 재배선층 상에 제공되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 반도체칩, 상기 반도체칩은 상기 제1 면에 의해 노출된 제1 칩패드 및 제2 칩패드를 포함하고; 상기 제1 면 및 상기 재배선층 사이에 배치되고, 상기 제1 칩패드와 연결되는 커패시터 칩패드를 포함하는 커패시터 칩; 상기 제1 면 및 상기 커패시터 칩을 덮는 절연층; 및 상기 제2 칩패드와 접촉하고, 상기 절연층을 관통하여 상기 재배선층과 연결되는 도전 포스트를 포함하되, 상기 도전 포스트는 상기 커패시터 칩과 이격되어 배치될 수 있다.
본 발명의 개념에 따른 반도체 패키지는 재배선층; 상기 재배선층 상에 제공되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제1 반도체칩; 상기 반도체칩은 상기 제2 면에 의해 노출된 제1 칩패드 및 2 칩패드를 포함하고; 상기 제1 면을 덮되, 상기 제1 면 및 상기 재배선층 사이에 배치되고, 상기 제1 칩패드와 연결되는 커패시터 칩패드를 포함하는 커패시터 칩; 및 상기 커패시터 칩을 관통하고, 상기 제2 칩패드 및 상기 재배선층을 연결하는 도전 구조체를 포함하되, 상기 커패시터 칩의 측면은 상기 반도체칩의 측면과 수직으로 정렬될 수 있다.
본 발명의 개념에 따른 반도체 패키지는 재배선 패턴들 및 절연 패턴들을 포함하는 재배선층; 상기 재배선층 상에 제공되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제1 반도체칩, 상기 제1 반도체칩은 상기 제1 면에 의해 노출된 제1 칩패드 및 제2 칩패드를 포함하고; 상기 제1 면 및 상기 재배선층 사이에 배치되고, 상기 제1 칩패드와 연결되는 커패시터 칩패드를 포함하는 복수의 커패시터 칩들; 상기 제1 면 및 상기 커패시터 칩들을 덮는 절연층; 상기 제1 칩패드와 접촉하고, 상기 절연층을 관통하여 상기 재배선층과 연결되는 도전 포스트, 상기 도전 포스트는 상기 커패시터 칩과 이격되어 배치되고; 상기 재배선층 상에 제공되며, 상기 반도체칩을 덮는 몰딩 패턴; 상기 재배선층 상에 제공되는 제1 연결 패드 및 상기 절연층의 하면 상에 제공되는 제2 연결 패드; 상기 제1 연결 패드 및 상기 제2 연결 패드 사이에 개재되는 연결부; 상기 재배선층 상에 제공되며, 그 내부를 관통하는 홀을 갖는 연결 기판, 상기 제1 반도체칩 및 상기 커패시터 칩은 상기 홀 내에 제공되고; 및 상기 몰딩 패턴의 상면 상에 제공되는 상부 재배선 패턴을 포함할 수 있다.
본 발명에 따르면, 커패시터 칩이 반도체칩과 인접하게 배치될 수 있다. 반도체칩과 커패시터 칩 사이의 거리가 줄어들면 전원 공급 전류의 급격한 변동(fluctuation)이 줄어들 수 있다. 이에 따라, 반도체칩에 안정적으로 전류가 공급되어 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 2a 및 도 2b는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3a 및 도 3b는 도 2a 및 도 2b의 A영역을 확대 도시한 도면이다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지의 단면도로, 도 2의 A-A'선을 따라 자른 단면에 대응된다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 도 5의 B영역을 확대 도시한 도면이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8 내지 도 10은 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 11 내지 도 13은 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 14 내지 도 17은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 2a는 도 1의 A-A'선을 따라 자른 단면도이다. 도 3a 및 도 3b는 도 2a의 A영역을 확대 도시한 도면이다.
도 1, 도 2a, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(1)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 포함할 수 있다. 제1 반도체 패키지(10)는 제1 반도체칩(100), 커패시터 칩(150) 및 재배선층(300)을 포함할 수 있다. 제2 반도체 패키지(30)는 패키지 기판(710), 제2 반도체칩(720), 및 상부 몰딩 패턴(730)을 포함할 수 있다. 연결 단자(750)가 제1 반도체 패키지(10) 및 제2 반도체 패키지(30) 사이에 개재될 수 있고, 연결 단자(750)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 연결할 수 있다. 이하, 제1 반도체 패키지(10)에 대해 보다 상세히 설명한다.
제1 반도체칩(100)은 제1 베이스층(110) 및 제1 배선층(120)을 포함할 수 있다. 제1 반도체칩(100)은 시스템 온 칩(SOC), 로직 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체칩(100)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 제1 반도체칩(100)은 로직 회로, 메모리 회로, 디지털 집적 회로(IC), 무선 초고주파 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 2개의 회로들을 포함할 수 있다. 도 3a과 같이 제1 배선층(120)은 내부 배선들(123), 제1 칩패드(121), 제2 칩패드(122), 및 비아들(124)을 포함할 수 있다. 도시되진 않았지만, 제1 배선층(120)은 복수의 층들을 포함할 수 있다. 제1 반도체칩(100)은 제1 면(100a) 및 상기 제1 면(100a)과 대향하는 제2 면(100b)을 가질 수 있다. 제1 면(100a)은 재배선층(300)과 마주보는 면일 수 있다. 상기 제2 면(100b)은 비활성면일 수 있다. 제1 칩패드(121) 및 제2 칩패드(122)는 상기 제1 면(100a)에 의해 노출될 수 있다.
커패시터 칩(150)이 상기 제1 반도체칩(100)의 제1 면(100a) 상에 제공될 수 있다. 상기 커패시터 칩(150)은 예를 들어 ISC(Integrated stacked capacitor)칩일 수 있다. 커패시터 칩(150)은 베이스 기판(152), 커패시터층(156), 및 제2 배선층(154)을 포함할 수 있다. 베이스 기판(152)은 예를 들어 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함하는 기판일 수 있다. 커패시터층(156)이 베이스 기판(152) 및 제2 배선층(154) 사이에 개재될 수 있다. 커패시터층(156)은 고종횡비를 갖는 복수의 트렌치들을 포함할 수 있다. 상기 복수의 트렌치들 내부에 복수의 코팅층들이 증착될 수 있다. 상기 코팅층들은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. 제2 배선층(154)은 그 내부에 회로 패턴들(155)을 포함할 수 있다. 제2 배선층(154) 상에 상기 회로 패턴들(155)과 연결되는 커패시터 칩패드(157)가 제공될 수 있다. 외부로부터 커패시터 칩패드(157)를 통해 전송된 전기적 신호는 제2 배선층(154) 내의 회로 패턴들(155)을 거쳐 커패시터층(156)으로 흐를 수 있다. 커패시터층(156)을 거쳐 변형된 상기 전기적 신호는 제2 배선층(154) 내의 회로 패턴들(155) 및 커패시터 칩패드(157)를 거쳐 외부로 전송될 수 있다.
커패시터 칩(150)은 제1 반도체칩(100)의 제1 면(100a) 상에 복수 개로 제공될 수 있다. 커패시터 칩들(150)은 예를 들어, 1개 이상 20개 이하로 제공될 수 있다. 도 1 과 같이, 평면적 관점에서 커패시터 칩들(150)은 제1 반도체칩(100)과 중첩될 수 있다. 커패시터 칩들(150)은 제1 반도체칩(100)의 제1 면(100a) 상에 랜덤하게 배치될 수 있다. 이하, 설명의 간소화를 위해 단수의 커패시터 칩(150)에 대하여 서술한다. 제1 방향(D1)은 상기 제1 반도체칩(100)의 제1 면(100a)과 평행한 방향일 수 있고, 제2 방향(D2)은 상기 제1 면(100a)과 평행하되, 상기 제1 방향(D1)과 수직한 방향일 수 있다. 제3 방향(D3)은 상기 제1 방향(D1) 및 제2 방향(D2)과 각각 수직한 방향일 수 있다. 커패시터 칩(150)의 제1 방향(D1)으로의 최대 폭(W2)은 제1 반도체칩(100)의 제1 방향(D1)으로의 최대 폭(W1)보다 작을 수 있다. 예를 들어, 제1 반도체칩(100)의 제1 방향(D1)으로의 최대 폭(W1) 대비 커패시터 칩(150)의 제1 방향(D1)으로의 최대 폭(W2)은 0.05 이상 0.2 이하일 수 있다. 커패시터 칩(150)의 제1 방향(D1)으로의 최대 폭(W2)은 0.1mm 이상 1mm 이하일 수 있다. 커패시터 칩(150)의 제3 방향(D3)으로의 폭은 10um 이상 100um 이하일 수 있다.
[D2W bonding] - 도 3a
본 발명의 일 실시예에 따르면, 커패시터 칩(150)은 상기 커패시터 칩패드(157)를 통해 제1 반도체칩(100)에 고정될 수 있다. 보다 구체적으로, 제1 반도체칩(100)의 제1 칩패드(121) 상에 커패시터 칩패드(157)가 배치될 수 있다. 제1 반도체칩(100)의 제1 칩패드(121)와 커패시터 칩패드(157)는 수직으로 정렬되어 배치될 수 있다. 커패시터 칩패드(157)는 상기 제1 칩패드(121)와 직접 접촉할 수 있다. 상기 제1 칩패드(121) 및 커패시터 칩패드(157)에 열처리 공정이 수행되어, 제1 칩패드(121) 및 커패시터 칩패드(157)가 서로 부착될 수 있다. 이에 따라, 커패시터 칩(150)이 제1 반도체칩(100)에 고정될 수 있다.
[CoW bonding] - 도 3b
본 발명의 다른 실시예에 따르면, 커패시터 칩패드(157) 및 제1 반도체칩(100)의 제1 칩패드(121) 사이에 제2 연결부(159)가 개재될 수 있다. 제1 칩패드(121), 제2 연결부(159), 및 커패시터 칩패드(157)는 수직으로 정렬되어 배치될 수 있다. 제2 연결부(159)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제2 연결부(159)는 제1 칩패드(121) 및 커패시터 칩패드(157)와 각각 접촉할 수 있고, 제2 연결부(159)는 제1 칩패드(121) 및 커패시터 칩패드(157)를 연결시킬 수 있다. 제2 언더필 패턴(158)이 커패시터 칩(150) 및 제1 반도체칩(100) 사이에 제공될 수 있다. 제2 언더필 패턴(158)은 제2 연결부(159)를 밀봉할 수 있다. 제2 언더필 패턴(158)은 절연성 수지, 예를 들어, 에폭시(epoxy)를 포함할 수 있다. 이에 따라, 커패시터 칩(150)이 제1 반도체칩(100)에 고정될 수 있다.
도 2a를 다시 참조하면, 절연층(130)이 제1 반도체칩(100)의 제1 면(100a) 상에 제공될 수 있다. 절연층(130)은 절연성 물질을 포함할 수 있다. 절연층(130)은 제1 반도체칩(100)의 제1 면(100a)을 덮고, 커패시터 칩(150)을 밀봉할 수 있다. 수직적 관점에서, 절연층(130)의 측면은 제1 반도체칩(100)의 측면과 공면을 이룰 수 있다. 제1 연결 패드(355)가 절연층(130)의 하면 상에 제공될 수 있다. 제1 연결 패드(355)는 커패시터 칩(150)과 수평으로 이격되어 배치될 수 있다. 제1 연결 패드(355)는 커패시터 칩(150)과 수직적으로 정렬되지 않을 수 있다.
도전 포스트(135)가 제1 반도체칩(100)의 제2 칩패드(122) 및 상기 제1 연결 패드(355) 사이에 배치될 수 있다. 보다 구체적으로, 도전 포스트는 절연층(130)을 관통하여 제2 칩패드(122) 및 제1 연결 패드(355)를 연결할 수 있다. 도전 포스트(135)는 절연층(130)의 내부에 배치될 수 있다. 도전 포스트(135)는 절연층(130)에 의해 밀봉될 수 있다. 도전 포스트(135)는 금속 물질 예를 들어, 구리(Cu)를 포함할 수 있다.
재배선층(300)은 절연층(130)의 하면 상에 제공될 수 있다. 재배선층(300)은 절연층(130)의 하면을 덮되, 상기 재배선층(300) 상의 몰딩 패턴(200)의 하면 상으로 연장될 수 있다. 재배선층(300)은 제1 내지 제3 절연 패턴들(310, 320, 330) 및 제1 내지 제3 재배선 패턴들(315, 325, 335)을 포함할 수 있다. 제1 내지 제3 절연 패턴들(310, 320, 330)의 개수 및 제1 내지 제3 재배선 패턴들(315, 325, 335)의 개수는 다양하게 변형될 수 있다. 제1 내지 제3 재배선 패턴들(315, 325, 335)은 반도체칩(100)과 도전 구조체(520), 반도체칩(100)과 외부 접속 단자(400), 및 도전 구조체(520)와 외부 접속 단자(400)를 각각 연결시킬 수 있다. 제1 내지 제3 절연 패턴들(310, 320, 330)은 제3 방향(D3)으로 차례로 적층될 수 있다. 제1 재배선 패턴(315)이 단자 패드(410) 및 제2 재배선 패턴(325) 사이에 배치될 수 있다. 제2 재배선 패턴(325)이 제1 재배선 패턴(315) 및 제3 재배선 패턴(335) 사이에 배치될 수 있다. 제3 재배선 패턴(335) 및 제3 절연 패턴(330) 상에 제1 연결 패드(355)가 제공될 수 있다. 재배선층(300)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다. 재배선층(300)의 형성방법은 후술할 도 15에서 상세히 설명한다.
단자 패드(410) 및 외부 접속 단자(400)가 재배선층(300)의 하면 상에 제공될 수 있다. 보다 구체적으로, 단자 패드(410) 및 외부 접속 단자(400)는 제1 절연 패턴(310)에 의해 노출된 제1 재배선 패턴(315) 상에 제공될 수 있다. 단자 패드(410)는 외부 접속 단자(400) 및 제1 재배선 패턴(315) 사이에 개재되며, 외부 접속 단자(400) 및 제1 재배선 패턴(315)과 전기적으로 연결될 수 있다. 외부 접속 단자(400)는 단자 패드(410)를 통해 제1 내지 제3 재배선 패턴들(315, 325, 335)과 연결될 수 있다. 명세서에서, 재배선층(300)과 전기적으로 연결된다는 것은 재배선층(300)의 제1 내지 제3 재배선 패턴들(315, 325, 335) 중에서 적어도 하나와 전기적으로 연결된다는 것을 의미할 수 있다. 재배선층(300)은 예를 들어, 인쇄회로기판보다 더 얇은 두께를 가질 수 있다. 제1 반도체 패키지(10)는 재배선층(300)을 포함하여, 더욱 소형화될 수 있다.
[전기적 연결관계 및 기능]
단자 패드(410), 외부 접속 단자(400), 제1 내지 제3 재배선 패턴들(315, 325, 335), 제1 연결 패드들(345), 도전 포스트(135), 제1 및 제2 칩 패드들(121, 122), 제1 배선층(120)의 내부 배선들(123), 비아들(124), 커패시터 칩패드들(157), 및 회로 패턴들(155)은 도전 물질, 예를 들어 구리와 같은 금속을 포함할 수 있다. 외부에서 유입된 전원 공급 전류는 커패시터 칩(150)을 거쳐 제1 반도체칩(100)으로 흐를 수 있다. 일 예로, 외부로부터 유입된 전원 공급 전류는 단자 패드(410), 외부 접속 단자(400), 제1 내지 제3 재배선 패턴들(315, 325, 335), 제1 연결 패드들(345), 도전 포스트(135) 및 제1 배선층(120)을 통해 커패시터 칩(150)으로 흐를 수 있다. 상기 커패시터 칩(150)을 거쳐 변형된 전원 공급 전류는 제1 배선층(120)의 내부 배선들(123) 및 비아들(124)을 통해 제1 반도체칩(100) 내의 집적 회로들로 흐를 수 있다.
커패시터는 전기적 신호의 노이즈를 제거하고, 전기적 신호의 급격한 변동(fluctuation)을 완충시킬 수 있다. 전기적 신호의 급격한 변동(fluctuation)은 커패시터로부터 반도체칩까지의 거리에 따라 비례하므로, 커패시터가 반도체칩과 인접하게 배치될수록 전기적 신호의 급격한 변동(fluctuation)을 막아 반도체 소자의 신뢰성을 향상시킬 수 있다. 본 발명에 따른 반도체 패키지는 커패시터 칩(150)이 제1 반도체칩(100)의 제1 면(100a) 상에 고정되어, 커패시터 칩(150)과 제1 반도체칩(100)이 서로 가깝게 배치되므로, 제1 반도체칩(100)으로 유입되는 전기적 신호의 급격한 변동(fluctuation)을 효과적으로 제거하여 반도체 소자의 신뢰성을 효과적으로 향상시키고, 이에 더해 반도체 패키지(1)의 소형화에 크게 기여할 수 있다.
도 2a를 다시 참조하면, 연결 기판(500)이 재배선층(300) 상에 제공될 수 있다. 연결 기판(500)은 그 내부를 관통하는 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판(PCB) 내에 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 홀(590)은 연결 기판(500)의 센터 부분에 배치될 수 있다. 홀(590)은 재배선층(300)의 상면을 노출시킬 수 있다. 연결 기판(500)은 베이스층(510) 및 도전 구조체(520)를 포함할 수 있다. 베이스층(510)은 적층된 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)등의 심재에 함침된 절연물질, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, 또는 BT(Bismaleimide Triazine)를 포함할 수 있다. 홀(590)은 베이스층들(510)을 관통할 수 있디. 도전 구조체(520)는 베이스층들(510) 내에 제공될 수 있다. 도전 구조체(520)는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522)를 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면 상에 제공될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면 상에 배치되며, 비아들(524) 중에서 적어도 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)의 개수 또는 배치는 제1 패드(521)의 개수 또는 배치와 다를 수 있다. 도전 구조체(520)는 금속을 포함할 수 있다. 도전 구조체(520)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
몰딩 패턴(200)이 제1 반도체칩(100) 및 연결 기판(500) 상에 제공될 수 있다. 보다 구체적으로, 몰딩 패턴(200)은 제1 반도체칩(100) 및 연결 기판(500) 사이로 연장되어 제1 반도체칩(100)을 밀봉할 수 있다. 제1 반도체칩(100)은 몰딩 패턴(200)에 의해 연결 기판(500)에 고정될 수 있다. 몰딩 패턴(200)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 몰딩 패턴(200)은 아지노모토 빌드 업 필름(Ajinomoto Build-up Film, ABF)과 같은 접착성 절연 필름을 포함할 수 있다.
몰딩 패턴(200)의 내에 상부 홀(290)이 제공될 수 있다. 상부 홀(290)은 도전 구조체(520)의 제2 패드(522)를 노출 시킬 수 있다. 상기 제2 패드(522)의 상면 상에 연결 단자(750)가 제공될 수 있다. 보다 구체적으로, 연결 단자(750)가 제2 패드(522) 및 금속 패드(705) 사이에 개재되어, 제2 패드(522) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(30)가 연결 단자(750)를 통해 제1 반도체칩(100) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다. 실시예들에 따르면, 연결 기판(500)이 제공됨에 따라, 연결 단자(750)가 보다 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)의 개수 및 배치는 제1 패드(521)의 개수 및 배치에 제약되지 않을 수 있다. 이에 따라, 패키지 기판(710) 내의 집적 회로들이 보다 자유롭게 배치될 수 있다.
제2 반도체 패키지(30)가 제1 반도체 패키지(10) 상에 제공될 수 있다. 제2 반도체 패키지(30)는 패키지 기판(710), 제2 반도체칩(720), 및 상부 몰딩 패턴(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판(PCB)일 수 있다. 다른 예로, 앞서 서술한 재배선층(300)이 패키지 기판(710)으로 사용될 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다. 제2 반도체칩(720)이 패키지 기판(710) 상에 배치될 수 있다. 제2 반도체칩(720)은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 점선으로 도시된 바와 같이, 제2 반도체칩(720)은 패키지 기판(710)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 도 2a에서 패키지 기판(710) 내의 점선은 패키지 기판(710) 내의 배선을 모식적으로 나타낸 것이다. 상부 몰딩 패턴(730)이 패키지 기판(710) 상에서 제2 반도체칩(720)을 덮을 수 있다. 상부 몰딩 패턴(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도 2b는 도 1의 A-A'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 설명을 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 2b를 참조하면, 실시예들에 따른 반도체 패키지(2)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)에 더해, 상부 재배선층(600)을 더 포함할 수 있다.
상부 재배선층(600)은 몰딩 패턴(200)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 제1 상부 절연 패턴(610), 제2 상부 절연 패턴(620), 제1 상부 재배선 패턴(615), 및 제2 상부 재배선 패턴(625)을 포함할 수 있다. 제1 상부 절연 패턴(610)은 몰딩 패턴(200) 상에 제공될 수 있다. 제1 상부 절연 패턴(610)은 감광성 폴리머를 포함할 수 있다. 제1 상부 재배선 패턴(615)은 제1 상부 절연 패턴(610) 상에 제공되며, 제1 상부 절연 패턴(610) 내로 연장될 수 있다. 제1 상부 재배선 패턴(615)은 제1 도전 패드(550) 상에 제공될 수 있다. 제1 상부 재배선 패턴(615)은 제1 도전 패드(550)를 통해 도전부(555)와 접속할 수 있다. 제2 상부 절연 패턴(620)은 제1 상부 절연 패턴(610) 상에 제공되어, 제1 상부 재배선 패턴(615)을 덮을 수 있다. 제2 상부 절연 패턴(620)은 감광성 폴리머를 포함할 수 있다. 제2 상부 재배선 패턴(625)이 제1 상부 절연 패턴(610) 내에 제공될 수 있다. 제2 상부 재배선 패턴(625)은 도시된 바와 달리, 제2 상부 절연 패턴(620)의 상면 상으로 더 연장될 수 있다. 제1 및 제2 상부 재배선 패턴들(615, 625)은 구리와 같은 금속을 포함할 수 있다. 상부 절연 패턴들(610, 620)의 개수 및 상부 재배선 패턴들(615, 625)의 개수는 다양하게 변형될 수 있다. 제2 도전 패드(650)가 상부 재배선층(600) 상에 형성되어, 제2 상부 재배선 패턴(625)과 접속할 수 있다. 제2 도전 패드(650)는 상부 재배선 패턴들(615, 625) 및 도전 구조체(520)를 통해 제1 반도체칩(100) 또는 외부 접속 단자(400)와 전기적으로 연결될 수 있다. 제2 도전 패드(650)는 금속을 포함할 수 있다. 제2 도전 패드(650)는 제2 패드(522)와 수직으로 정렬되지 않을 수 있다. 예를 들어, 제2 도전 패드(650)는 평면적 관점에서 제1 반도체칩(100)와 중첩될 수 있다. 제2 도전 패드(650)의 배치는 제2 패드(522)의 배치에 제약되지 않을 수 있다.
도 4a는 실시예들에 따른 반도체 패키지의 단면도로, 도 2의 A-A'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 설명을 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 4a를 참조하면, 실시예들에 따른 반도체 패키지(3)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 포함할 수 있다. 반도체 패키지(3)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 포함할 수 있다. 제1 반도체 패키지(10)는 제1 반도체칩(100), 커패시터 칩(150) 및 재배선층(300)에 더해, 제2 연결 패드(345), 제1 및 제2 연결 패드(345, 355) 사이에 개재된 제1 연결부(351), 및 제1 언더필 패턴(160)을 포함할 수 있다. 제1 반도체칩(100), 커패시터 칩(150) 및 재배선층(300)은 도 2a에서 서술한 내용과 동일할 수 있다.
제2 연결 패드(345)가 제3 재배선 패턴(335) 및 제3 절연 패턴(330) 상에 제공될 수 있다. 제1 연결부(351)가 제1 연결 패드(355) 및 제2 연결 패드(345) 사이에 개재될 수 있다. 제1 연결 패드(355), 제1 연결부(351) 및 제2 연결 패드(345)는 수직으로 정렬되어 배치될 수 있다. 제1 연결부(351)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제1 연결부(351)는 제1 연결 패드(355) 및 제2 연결 패드(345)와 각각 직접 접촉할 수 있고, 제1 연결부(351)는 제1 연결 패드(355) 및 제2 연결 패드(345)를 연결할 수 있다. 제1 언더필 패턴(160)이 절연층(130) 및 재배선층(300) 사이에 제공될 수 있다. 제1 언더필 패턴(160)은 제1 연결부(351)를 밀봉할 수 있다. 제1 언더필 패턴(160)은 절연성 수지, 예를 들어, 에폭시(epoxy)를 포함할 수 있다.
연결 기판(500)의 제공 대신, 재배선층(300)의 상면 상에 몰딩 패턴(200)을 관통하는 도전 구조체(520')가 제공될 수 있다. 예를 들어, 도전 구조체(520')는 금속 기둥형태일 수 있다. 상기 도전 구조체(520')는 상기 몰딩 패턴(200)의 측면, 보다 구체적으로 제3 방향(D3)과 평행하게 연장될 수 있다. 도전 구조체(520')는 제1 반도체칩(100)과 이격될 수 있다. 평면적 관점에서, 복수의 도전 구조체들(520')이 제1 반도체칩(100)을 둘러싸도록 배치될 수 있다. 몰딩 패턴(200)이 재배선층(300)의 상면 상에 제공되어, 제1 반도체칩(100)을 덮을 수 있다. 몰딩 패턴(200)은 도전 구조체(520')의 측벽을 밀봉하고, 도전 구조체(520')와 제1 반도체칩(100) 사이로 연장될 수 있다. 몰딩 패턴(200)은 도전 구조체(520’)의 상면(520a)을 노출시킬 수 있다. 상기 도전 구조체(520')의 상면 상에 제3 연결 패드(560)가 제공될 수 있다. 제3 연결 패드(560)의 상면 상에 연결 단자(750)가 제공될 수 있다. 연결 단자(750)의 상면 상에 제2 반도체 패키지(30)가 연결될 수 있다.
[전기적 연결관계 및 기능]
단자 패드(410), 외부 접속 단자(400), 제1 내지 제3 재배선 패턴들(315, 325, 335), 제1 및 제2 연결 패드들(345, 355), 제1 연결부(351), 도전 포스트(135), 제1 및 제2 칩 패드들(121, 122), 제1 배선층(120)의 내부 배선들(123), 비아들(124), 커패시터 칩패드들(157), 및 회로 패턴들(155)은 도전 물질, 예를 들어 구리와 같은 금속을 포함할 수 있다. 외부에서 유입된 전원 공급 전류는 커패시터 칩(150)을 거쳐 제1 반도체칩(100)으로 흐를 수 있다. 일 예로, 외부로부터 유입된 전원 공급 전류는 단자 패드(410), 외부 접속 단자(400), 제1 내지 제3 재배선 패턴들(315, 325, 335), 제1 및 제2 연결 패드들(345, 355), 도전 포스트(135) 및 제1 배선층(120)을 통해 커패시터 칩(150)으로 흐를 수 있다. 상기 커패시터 칩(150)을 거쳐 변형된 전원 공급 전류는 제1 배선층(120)의 내부 배선들(123) 및 비아들(124)을 통해 제1 반도체칩(100) 내의 집적 회로들로 흐를 수 있다.
도 4b는 실시예들에 따른 반도체 패키지의 단면도로, 도 2의 A-A'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 설명을 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 4b를 참조하면, 실시예들에 따른 반도체 패키지(4)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)에 더해, 상부 재배선층(600)을 더 포함할 수 있다.
상부 재배선층(600)은 몰딩 패턴(200)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 제1 상부 절연 패턴(610), 제2 상부 절연 패턴(620), 제1 상부 재배선 패턴(615), 및 제2 상부 재배선 패턴(625)을 포함할 수 있다. 제1 상부 절연 패턴(610)은 몰딩 패턴(200) 상에 제공될 수 있다. 제1 상부 재배선 패턴(615)은 제3 연결 패드(560)와 접속할 수 있다. 제2 상부 절연 패턴(620)은 제1 상부 절연 패턴(610) 상에 제공되어, 제1 상부 재배선 패턴(615)을 덮을 수 있다. 제2 상부 재배선 패턴(625)이 제1 상부 절연 패턴(610) 내에 제공될 수 있다. 상부 절연 패턴들(610, 620)의 개수 및 상부 재배선 패턴들(615, 625)의 개수는 다양하게 변형될 수 있다. 제2 도전 패드(650)가 상부 재배선층(600) 상에 형성되어, 제2 상부 재배선 패턴(625)과 접속할 수 있다. 제2 도전 패드(650)는 상부 재배선 패턴들(615, 625) 및 도전 구조체(520')를 통해 제1 반도체칩(100) 또는 외부 접속 단자(400)와 전기적으로 연결될 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 6은 도 5의 B영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 설명을 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 5 및 도 6을 참조하면, 실시예들에 따른 반도체 패키지(5)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 포함할 수 있다. 제1 반도체 패키지(10)는 제1 반도체칩(100), 커패시터 칩(150') 및 재배선층(300)을 포함할 수 있다. 제1 반도체칩(100)은 도 2a에서 서술한 내용과 실질적으로 동일할 수 있다.
커패시터 칩(150')이 제1 반도체칩(100)의 제1 면(100a) 상에 제공될 수 있다. 커패시터 칩(150')은 제1 반도체칩(100)의 제1 면(100a)을 덮을 수 있다. 커패시터 칩(150')은 베이스 기판(152), 커패시터층(156), 및 제2 배선층(154)을 포함할 수 있다. 도 5에서 서술한 커패시터 칩(150')의 평면적과 도 2a에서 서술한 커패시터 칩(150)의 평면적은 서로 다를 수 있다.
평면적 관점에서, 커패시터 칩(150')은 제1 반도체칩(100)과 중첩될 수 있다. 상기 커패시터 칩(150')의 측면은 상기 반도체칩의 측면과 수직으로 정렬될 수 있다. 커패시터 칩(150')은 제1 반도체칩(100)의 제1 면(100a) 상에 wafer to wafer bonding으로 고정될 수 있다. 보다 구체적으로, 도 6과 같이 제1 반도체칩(100)의 제1 칩패드(121) 상에 커패시터 칩(150')의 커패시터 칩패드(157)가 배치될 수 있다. 제1 반도체칩(100)의 제1 칩패드(121)와 커패시터 칩패드(157)는 수직으로 정렬되어 배치될 수 있다. 커패시터 칩패드(157)는 상기 제1 칩패드(121)와 직접 접촉할 수 있다. 상기 제1 칩패드(121) 및 커패시터 칩패드(157)에 열처리 공정이 수행되어, 제1 칩패드(121) 및 커패시터 칩패드(157)가 서로 부착될 수 있다. 이에 따라, 커패시터 칩(150')이 제1 반도체칩(100)에 고정될 수 있다.
관통 구조체(139)가 제1 반도체칩(100)의 제2 칩패드(122) 및 상기 제1 연결 패드(355) 사이에 배치될 수 있다. 보다 구체적으로, 커패시터 칩(150')은 그 내부를 관통하는 관통 홀(131)을 가질 수 있다. 관통 구조체(139)는 상기 관통 홀(131) 내부에 제공될 수 있다. 관통 구조체(139)는 라이너막(138), 배리어 패턴(137), 및 도전 패턴(136)을 포함할 수 있다. 라이너막(138)은 관통 홀(131)의 측벽을 덮되, 제1 연결 패드(355)를 노출시킬 수 있다. 라이너막(138)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저유전 물질을 포함할 수 있다. 라이너막(138)은 관통 홀(131)의 측벽을 콘포말하게 덮을 수 있다.
배리어 패턴(137)은 라이너막(138) 및 제1 연결 패드(355) 상에 형성될 수 있다. 배리어 패턴(137)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 도전 패턴(136)이 배리어 패턴(137) 상에 형성되어, 관통 홀(131)을 채울 수 있다. 도전 패턴(155)은 구리 또는 텅스텐을 포함할 수 있다.
관통 구조체(139)의 상면은 커패시터 칩(150')의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다. 관통 구조체(139)의 상면은 제1 반도체칩(100)의 제2 칩패드(122)와 연결되고, 관통 구조체(139)의 하면은 제1 연결 패드(355)와 연결될 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 설명을 생략하고, 차이점에 대해 보다 상세히 서술한다.
도 7을 참조하면, 실시예들에 따른 반도체 패키지(6)는 제1 반도체 패키지(10) 및 제2 반도체 패키지(30)를 포함할 수 있다.
연결 기판(500)의 제공 대신, 재배선층(300)의 상면 상에 몰딩 패턴(200)을 관통하는 도전 구조체(520')가 제공될 수 있다. 예를 들어, 도전 구조체(520')는 금속 기둥형태일 수 있다. 상기 도전 구조체(520')는 상기 몰딩 패턴(200)의 측면, 보다 구체적으로 제3 방향(D3)과 평행하게 연장될 수 있다. 도전 구조체(520')는 제1 반도체칩(100)과 이격될 수 있다. 평면적 관점에서, 복수의 도전 구조체들(520')이 제1 반도체칩(100)을 둘러싸도록 배치될 수 있다. 몰딩 패턴(200)이 재배선층(300)의 상면 상에 제공되어, 제1 반도체칩(100)을 덮을 수 있다. 몰딩 패턴(200)은 도전 구조체(520')의 측벽을 밀봉하고, 도전 구조체(520')와 제1 반도체칩(100) 사이로 연장될 수 있다. 몰딩 패턴(200)은 도전 구조체(520’)의 상면(520a)을 노출시킬 수 있다. 상기 도전 구조체(520')의 상면 상에 제3 연결 패드(560)가 제공될 수 있다. 제3 연결 패드(560)의 상면 상에 연결 단자(750)가 제공될 수 있다. 연결 단자(750)의 상면 상에 제2 반도체 패키지(30)가 연결될 수 있다.
[제조 방법]
도 8 내지 도 10은 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 8을 도 3a와 함께 참조하면, 제1 반도체 기판(100')이 준비될 수 있다. 제1 반도체 기판(100')은 제1 베이스층(110') 및 제1 배선층(120')을 포함할 수 있다. 제1 반도체 기판(100')의 제1 면(100'a) 상에 커패시터 칩(150) 및 도전 포스트(135)가 형성될 수 있다. 보다 구체적으로, 커패시터 칩(150)은 커패시터 칩패드(157)가 상기 제1 면(100'a)에 의해 노출된 제1 칩패드(121)와 접촉하도록 정렬되어 배치될 수 있다. 이후, 열처리 공정이 수행되어 커패시터 칩(150)이 제1 반도체 기판(100') 상에 고정될 수 있다. 도전 포스트(135)가 상기 제1 면(100'a)에 의해 노출된 제2 칩패드(122) 상에 제공될 수 있다. 상기 도전 포스트(135)는 노광 및 현상공정을 수행하여 형성될 수 있다. 도전 포스트(135)는 커패시터 칩(150)과 이격되어 형성될 수 있다.
도 9를 참조하면, 제1 반도체 기판(100')의 제1 면(100'a) 상에 절연층(130)이 형성될 수 있다. 절연층(130)은 상기 제1 면(100'a)을 덮고, 도전 포스트(135)의 상면 및 측벽을 덮을 수 있다. 절연층(130)은 커패시터 칩(150)을 밀봉할 수 있다. 절연층(130)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 평탄화 공정이 수행되어, 절연층(130)의 일부가 제거될 수 있다. 이에 따라, 도전 포스트(135)의 상면이 절연층(130)의 상면과 공면을 이루고, 도전 포스트(135)의 상면이 외부로 노출될 수 있다.
도 10을 도 9와 함께 참고하면, 노출된 도전 포스트(135)의 상면 상에 제1 연결 패드(355)가 형성될 수 있다. 제1 연결 패드(355)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정일 수 있다. 점선을 따라 제1 반도체 기판(100') 및 절연층(130)이 쏘잉되어, 복수의 반도체 소자들(CP)이 서로 분리될 수 있다.
도 11 내지 도 13은 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 이하, 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 서술한다.
도 11을 도 6과 함께 참조하면, 제1 반도체 기판(100')이 준비될 수 있다. 제1 반도체 기판(100')의 제1 면(100'a) 상에 커패시터 칩(150')이 고정될 수 있다. 보다 구체적으로, 제1 반도체 기판의 제1 면(100'a) 상에 노출된 제1 칩패드(121)와 커패시터 칩(150')의 커패시터 칩패드(157)가 정렬되도록, 커패시터 칩(150')이 상기 제1 면(100'a) 상에 배치될 수 있다. 이후, 열처리 공정을 수행하여 제1 칩패드(121) 및 커패시터 칩패드(157)가 서로 부착될 수 있다.
도 12를 도 6과 함께 참조하면, 커패시터 칩(150')의 내부에 커패시터 칩(150')을 관통하는 관통 홀(131)이 형성될 수 있다. 관통 홀(131)은 제2 칩패드(122)를 노출시킬 수 있다. 관통 홀(131) 내에 관통 구조체(139)가 형성될 수 있다. 예를 들어, 관통 홀 (131) 내에 라이너막(138), 배리어 패턴(137), 및 도전 패턴(136)이 순차로 형성될 수 있다. 보다 구체적으로, 관통 홀(131)의 내벽을 콘포말하게 덮는 라이너막(138)을 형성한 후, 라이너막(138) 표면 상에 씨드층을 형성할 수 있다. 상기 씨드층을 전극으로 전기 도금 공정을 실시하여 배리어 패턴(137)을 형성할 수 있다. 전기 도금 공정을 더 실시하여 관통 홀(131)을 채울 수 있다. 이에 따라, 도전 패턴(136)이 형성될 수 있다.
도 13을 도 12와 함께 참조하면, 외부로 노출된 관통 구조체(139)의 표면 상에 제1 연결 패드(355)가 형성될 수 있다. 제1 연결 패드(355)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정일 수 있다. 점선을 따라 제1 반도체 기판(100') 및 커패시터 칩(150') 이 쏘잉되어, 복수의 반도체 소자들(CP')이 서로 분리될 수 있다.
도 14 내지 도 17은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 14를 참조하면, 캐리어 기판(900)이 준비될 수 있다. 상기 캐리어 기판(900) 상에 연결 기판(500)이 제공될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 연결 기판(500) 사이에 더 개재될 수 있다. 연결 기판(500)의 홀(590) 내부에 상기 반도체 소자(CP 또는 CP')가 배치될 수 있다. 이때, 제1 연결 패드(355)가 제3 재배선 패턴(335)과 접속될 수 있다. 연결 기판(500)의 상면 및 제1 반도체칩(100)을 덮는 몰딩 패턴(200)이 형성될 수 있다. 몰딩 패턴(200)은 연결 기판(500) 및 제1 반도체칩(100) 사이의 갭을 채우도록 형성될 수 있다.
도 15를 참조하면, 캐리어 기판(900) 및 캐리어 접착층(910)이 제거될 수 있다. 연결 기판(500)의 하면 및 제1 연결 패드(355) 상에 제1 절연 패턴(310), 제1 재배선 패턴(315), 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 형성되어, 재배선층(300)이 제조될 수 있다.
제1 내지 제3 절연 패턴(310, 320, 330)은 감광성 폴리머를 포함할 수 있다. 제1 내지 제3 절연 패턴(310)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 내지 제3 재배선 패턴(315, 325, 335)이 전기 도금 공정에 의해 형성될 수 있다. 보다 구체적으로, 제1 내지 제3 재배선 패턴(315, 325, 335)은 상기 제1 내지 제3 절연 패턴들(310, 320, 330)의 일부를 제거하여 오프닝들을 형성한 후, 상기 오프닝에 상에 씨드 패턴을 형성한 후, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 형성될 수 있다. 제1 재배선 패턴(315) 상에 단자 패드(410) 및 외부 접속 단자(400)가 형성될 수 있다.
도 16 및 도 17을 참조하면, 몰딩 패턴(200)의 상면 상에 상부 홀(290)이 형성될 수 있다. 상부 홀(290)은 제2 패드(522)를 노출 시킬 수 있다. 상기 제2 패드(522)의 상면 상에 연결 단자(750)가 형성될 수 있다. 상기 연결 단자(750)의 상면 상에 제2 반도체 패키지(30)가 배치될 수 있다. 상기와 같은 제조 방법을 통해 본 발명의 실시예들에 따른 반도체 패키지가 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 재배선층;
    상기 재배선층 상에 제공되고, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 반도체칩, 상기 반도체칩은 상기 제1 면에 의해 노출된 제1 칩패드 및 제2 칩패드를 포함하고;
    상기 제1 면 및 상기 재배선층 사이에 배치되고, 상기 제1 칩패드와 연결되는 커패시터 칩패드를 포함하는 커패시터 칩;
    상기 제1 면 및 상기 커패시터 칩을 덮는 절연층; 및
    상기 제2 칩패드와 접촉하고, 상기 절연층을 관통하여 상기 재배선층과 연결되는 도전 포스트를 포함하되,
    상기 도전 포스트는 상기 커패시터 칩과 이격되어 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 커패시터 칩은 베이스 기판, 커패시터층, 및 배선층을 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 면과 평행한 제1 방향으로의 상기 반도체칩의 최대 폭 대비 상기 제1 방향으로의 상기 커패시터 칩의 최대 폭은 0.05 이상 0.2 이하인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 면과 평행한 제1 방향으로의 커패시터 칩의 최대폭은 0.1mm 이상 1mm 이하인 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 칩패드와 상기 커패시터 칩패드가 직접 접촉하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 칩패드와 상기 커패시터 칩패드 사이에 배치되는 제1 연결부;
    상기 제1 연결부를 밀봉하는 제1 언더필 패턴을 더 포함하되,
    상기 제1 연결부는 상기 제1 칩패드 및 상기 커패시터 칩패드와 각각 직접 접촉하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 재배선층 상에 제공되며, 상기 반도체칩을 덮는 몰딩 패턴을 더 포함하되,
    상기 재배선층은 상기 몰딩 패턴의 하면 상으로 연장되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 몰딩 패턴의 상면 상에 상부 재배선 패턴을 더 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 재배선층 상에 제공되고, 그 내부를 관통하는 홀을 갖는 연결 기판을 더 포함하되,
    상기 반도체칩 및 상기 커패시터 칩은 상기 홀 내에 제공되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 재배선층 상에 제공되고, 상기 반도체칩을 밀봉하는 몰딩 패턴 및 상기 몰딩 패턴을 관통하고, 수직으로 연장되는 도전 구조체를 더 포함하되,
    상기 도전 구조체의 측면은 상기 몰딩 패턴의 측면과 평행한 반도체 패키지.


KR1020200020634A 2020-02-19 2020-02-19 반도체 패키지 KR20210106588A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200020634A KR20210106588A (ko) 2020-02-19 2020-02-19 반도체 패키지
US17/036,144 US20210257324A1 (en) 2020-02-19 2020-09-29 Semiconductor package
US18/584,469 US20240194626A1 (en) 2020-02-19 2024-02-22 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200020634A KR20210106588A (ko) 2020-02-19 2020-02-19 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210106588A true KR20210106588A (ko) 2021-08-31

Family

ID=77271949

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200020634A KR20210106588A (ko) 2020-02-19 2020-02-19 반도체 패키지

Country Status (2)

Country Link
US (2) US20210257324A1 (ko)
KR (1) KR20210106588A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Ｎｉｓｓｈａ株式会社 射出成形品及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI591762B (zh) * 2014-06-30 2017-07-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US9704796B1 (en) * 2016-02-11 2017-07-11 Qualcomm Incorporated Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102385549B1 (ko) * 2017-08-16 2022-04-12 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US10515922B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip integrated fan-out package
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
US10867966B2 (en) * 2019-04-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, package-on-package structure and method of fabricating the same
US11854984B2 (en) * 2019-09-25 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
US20240194626A1 (en) 2024-06-13
US20210257324A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
US20210407962A1 (en) Semiconductor package
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
KR100692441B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
US11600545B2 (en) Semiconductor devices including a lower semiconductor package, an upper semiconductor package on the lower semiconductor package, and a connection pattern between the lower semiconductor package and the upper semiconductor package
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
US11784129B2 (en) Semiconductor package and method of fabricating the same
KR20090080752A (ko) 반도체 패키지 및 그 제조방법
KR20200047845A (ko) 반도체 패키지
US20240194626A1 (en) Semiconductor package
KR20020061812A (ko) 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
US11881472B2 (en) Semiconductor package
US20230054984A1 (en) Semiconductor package
KR20220026658A (ko) 반도체 패키지
KR20220151989A (ko) 반도체 패키지
KR20220150093A (ko) 반도체 패키지
KR20210131548A (ko) 반도체 패키지
KR100805092B1 (ko) 적층형 다중칩 패키지 및 그 제조 방법
US20240014139A1 (en) Semiconductor package and method of fabricating the same
US20240178122A1 (en) Semiconductor package
US20240074049A1 (en) Printed circuit board
US20240021530A1 (en) Semiconductor package including connection layer
KR20230045977A (ko) 반도체 패키지
KR20240080228A (ko) 반도체 패키지 및 그 제조 방법
KR20220022302A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination