JPH07105428B2 - 導体膜の膜質試験方法 - Google Patents
導体膜の膜質試験方法Info
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- JPH07105428B2 JPH07105428B2 JP63240499A JP24049988A JPH07105428B2 JP H07105428 B2 JPH07105428 B2 JP H07105428B2 JP 63240499 A JP63240499 A JP 63240499A JP 24049988 A JP24049988 A JP 24049988A JP H07105428 B2 JPH07105428 B2 JP H07105428B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置における導体膜の膜質試験方法、
特にこの試験時間の大幅な短縮を図った導体膜の膜質試
験方法に関する。
特にこの試験時間の大幅な短縮を図った導体膜の膜質試
験方法に関する。
（従来の技術） 一般に半導体装置は、トランジスタ等の能動素子間を電
気的に接続する導体配線を有し、特に低抵抗率の配線材
料としてアルミニウム或いはアルミニウムを主成分とす
るアルミニウム合金が使用されている。そして、このア
ルミニウム合金等の配線は、一般に蒸着法やスパッタリ
ング法等により、基板上にアルミニウム合金等からなる
導体膜が堆積され、しかる後に所望のパターンに加工さ
れることにより形成されている。
気的に接続する導体配線を有し、特に低抵抗率の配線材
料としてアルミニウム或いはアルミニウムを主成分とす
るアルミニウム合金が使用されている。そして、このア
ルミニウム合金等の配線は、一般に蒸着法やスパッタリ
ング法等により、基板上にアルミニウム合金等からなる
導体膜が堆積され、しかる後に所望のパターンに加工さ
れることにより形成されている。
このアルミニウム合金等の配線の信頼性に関わる現象と
して、熱や電流等によるアルミニウム原子等の移動（マ
イグレーション）があり、特に電流によるものは、エレ
クトロマイグレーションと呼ばれ、半導体装置の動作中
に配線の断線による不良を引き起こす原因となる。この
エレクトロマイグレーションによる配線の寿命は、一般
にアルミニウム合金等の導体膜の膜質に依存し、この導
体膜の膜質は、一般にこれを堆積させる装置や条件に依
存するが、特に堆積時の装置内の汚染等によって悪化す
るため、この膜質を適当な頻度で試験して良い状態に管
理することが重要となる。
して、熱や電流等によるアルミニウム原子等の移動（マ
イグレーション）があり、特に電流によるものは、エレ
クトロマイグレーションと呼ばれ、半導体装置の動作中
に配線の断線による不良を引き起こす原因となる。この
エレクトロマイグレーションによる配線の寿命は、一般
にアルミニウム合金等の導体膜の膜質に依存し、この導
体膜の膜質は、一般にこれを堆積させる装置や条件に依
存するが、特に堆積時の装置内の汚染等によって悪化す
るため、この膜質を適当な頻度で試験して良い状態に管
理することが重要となる。
従来のこの種の導体膜の膜質の試験方法としては、簡便
に測定できるものとして、導体膜の抵抗率、導体膜表面
の鏡面反射率または導体膜の硬度を測定し、これらの測
定値に基づき間接的に測定するするものが知られてい
る。
に測定できるものとして、導体膜の抵抗率、導体膜表面
の鏡面反射率または導体膜の硬度を測定し、これらの測
定値に基づき間接的に測定するするものが知られてい
る。
しかしながら、これら方法では、その測定値のいずれも
がエレクトロマイグレーションによる配線の寿命と一定
の相関関係があるものの、例えば下記の直接測定する方
法に比べて10倍以上も悪く、十分な感度を有していな
い。
がエレクトロマイグレーションによる配線の寿命と一定
の相関関係があるものの、例えば下記の直接測定する方
法に比べて10倍以上も悪く、十分な感度を有していな
い。
感度の良い方法は、直接にエレクトロマイグレーション
による配線の寿命を測定する方法である。
による配線の寿命を測定する方法である。
この実際のマイグレーションによる寿命の測定方法とし
ては、例えば第６図に示すように、シリコン等の絶縁体
の基板１の表面に一対の電極部2,2（第２図参照）と、
この両電極2,2を結ぶ配線部３とを備えた、例えばアル
ミニウム合金の導体膜からなる配線パターン４を作り、
この電極部2,2間に電流を流して配線部３が断線するま
での時間を測定する方法がある。また、電極部を作るこ
となく、配線部のみからなる配線パターンを作って、こ
の配線部の両端から電流を流すようにすることも行われ
ている。更に、第７図に示すように、実際の半導体装置
の構造と同じように、配線部３の表面を保護膜５で覆
い、この配線部３の両端の露出部からここに電流を流す
ようにすることも一般に行われていた。
ては、例えば第６図に示すように、シリコン等の絶縁体
の基板１の表面に一対の電極部2,2（第２図参照）と、
この両電極2,2を結ぶ配線部３とを備えた、例えばアル
ミニウム合金の導体膜からなる配線パターン４を作り、
この電極部2,2間に電流を流して配線部３が断線するま
での時間を測定する方法がある。また、電極部を作るこ
となく、配線部のみからなる配線パターンを作って、こ
の配線部の両端から電流を流すようにすることも行われ
ている。更に、第７図に示すように、実際の半導体装置
の構造と同じように、配線部３の表面を保護膜５で覆
い、この配線部３の両端の露出部からここに電流を流す
ようにすることも一般に行われていた。
なお、ここに高温状態で大電流を流すことによりマイグ
レーションは加速されるため、試験条件によっては、実
使用時間で10年以上の寿命を持つものであっても、分単
位でこの試験が可能である。
レーションは加速されるため、試験条件によっては、実
使用時間で10年以上の寿命を持つものであっても、分単
位でこの試験が可能である。
（発明が解決しようとする課題） しかしながら、上記従来例のように、導体膜の膜質を試
験するためにのみ配線パターン４を作ることは、例え配
線部３のみからなる最も簡単な構造のものでも、この試
料を作るための目的で別の試料片を用意し、この試料片
の表面にスパッタリング法等によりアルミニウム等の導
体膜を堆積した後に、レジストの塗布、配線パターンの
露光と現像、エッチングによる加工及びレジストの剥
離、更には結晶安定のための熱処理といった工程が必要
となり、導体膜の堆積から試験結果を出すまでにかなり
の時間、例えば８時間程度の作業時間が必要となってし
まう。
験するためにのみ配線パターン４を作ることは、例え配
線部３のみからなる最も簡単な構造のものでも、この試
料を作るための目的で別の試料片を用意し、この試料片
の表面にスパッタリング法等によりアルミニウム等の導
体膜を堆積した後に、レジストの塗布、配線パターンの
露光と現像、エッチングによる加工及びレジストの剥
離、更には結晶安定のための熱処理といった工程が必要
となり、導体膜の堆積から試験結果を出すまでにかなり
の時間、例えば８時間程度の作業時間が必要となってし
まう。
このため、この試験結果によっては、導体膜の膜質の不
良により、半導体装置として不良品となってしまう可能
性があるため、長時間この生産を停止せざる得ない場合
があるばかりでなく、試験時点の膜質の状態と現在の生
産状況における膜質の状態で微妙に変化してしまうとい
った問題点があった。
良により、半導体装置として不良品となってしまう可能
性があるため、長時間この生産を停止せざる得ない場合
があるばかりでなく、試験時点の膜質の状態と現在の生
産状況における膜質の状態で微妙に変化してしまうとい
った問題点があった。
本発明は上記に鑑み、半導体装置の導体配線の配線形状
としての特性試験を、導体膜の堆積後直ちに行えるよう
にしたものを提供することを目的とする。
としての特性試験を、導体膜の堆積後直ちに行えるよう
にしたものを提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するため、本発明に係る導体膜の膜質試
験方法は、側面の全周囲にアンダーカット部を設けた横
断面略Ｔ字状の試験用台を基板の表面に立設する第１工
程と、この基板の表面に所定膜厚の導体膜を堆積して、
基板の表面に堆積した導体膜と電気的に分離した導体膜
からなる配線パターンを上記試験用台の上面に形成する
第２工程と、この配線パターン上の異なる２個所を電極
としてこれらの電極間に電流を流すことによって基板の
表面に堆積した導体膜の膜質を試験する第３工程とを備
えることを特徴とする。
験方法は、側面の全周囲にアンダーカット部を設けた横
断面略Ｔ字状の試験用台を基板の表面に立設する第１工
程と、この基板の表面に所定膜厚の導体膜を堆積して、
基板の表面に堆積した導体膜と電気的に分離した導体膜
からなる配線パターンを上記試験用台の上面に形成する
第２工程と、この配線パターン上の異なる２個所を電極
としてこれらの電極間に電流を流すことによって基板の
表面に堆積した導体膜の膜質を試験する第３工程とを備
えることを特徴とする。
また、前記第１工程は、前記基板上に堆積された第１絶
縁膜上に第２絶縁膜を堆積し、前記第１絶縁膜および前
記第２絶縁膜を異方性エッチングにより膜厚方向へ侵食
して配線パターンの形状に成形し、前記第１絶縁膜を等
方性エッチングにより侵食して前記アンダーカット部を
形成することを特徴とする。
縁膜上に第２絶縁膜を堆積し、前記第１絶縁膜および前
記第２絶縁膜を異方性エッチングにより膜厚方向へ侵食
して配線パターンの形状に成形し、前記第１絶縁膜を等
方性エッチングにより侵食して前記アンダーカット部を
形成することを特徴とする。
また、前記第１工程は、前記基板上に絶縁膜を堆積し、
前記基板および前記絶縁膜記を異方性エッチングにより
膜厚方向へ侵食して配線パターンの形状に成形し、前記
絶縁膜を等方性エッチングにより侵食して前記アンダー
カット部を形成することを特徴とする。
前記基板および前記絶縁膜記を異方性エッチングにより
膜厚方向へ侵食して配線パターンの形状に成形し、前記
絶縁膜を等方性エッチングにより侵食して前記アンダー
カット部を形成することを特徴とする。
（作用） 上記のように構成した本発明によれば、予め試験用台を
形成した基板の表面に、スパッタリング等の手段により
導体膜を堆積すれば、試験用台の上面にはこの時に堆積
した導体膜によって、基板の上面に堆積した導体膜と電
気的に分離された配線パターンが形成され、この配線パ
ターンに電流を流すことによって基板の表面に堆積した
導体膜の、例えばエレクトロマイグレーションによる配
線の寿命といった膜質の試験を直ちに行うことができ
る。
形成した基板の表面に、スパッタリング等の手段により
導体膜を堆積すれば、試験用台の上面にはこの時に堆積
した導体膜によって、基板の上面に堆積した導体膜と電
気的に分離された配線パターンが形成され、この配線パ
ターンに電流を流すことによって基板の表面に堆積した
導体膜の、例えばエレクトロマイグレーションによる配
線の寿命といった膜質の試験を直ちに行うことができ
る。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図乃至第３図は実施例１を示すもので、第１図及び
第２図に示すように、シリコン等の絶縁体の基板１の表
面には、一対の電極部2,2とこの両電極部2,2を接続する
配線部３とから構成された、例えばアルミニウム合金の
導体膜からなる配線パターン４が形成されている。
第２図に示すように、シリコン等の絶縁体の基板１の表
面には、一対の電極部2,2とこの両電極部2,2を接続する
配線部３とから構成された、例えばアルミニウム合金の
導体膜からなる配線パターン４が形成されている。
この配線部３の形状は、直線、曲線、屈曲、折り返し、
幅の変化及び長さ等、試験の目的に応じて任意である。
また、電極部２は、例えば一辺の長さが100μｍの正方
形状で、外部機器と電気的に連結するために、探針との
接触やワイヤボンディングを行うためのものである。
幅の変化及び長さ等、試験の目的に応じて任意である。
また、電極部２は、例えば一辺の長さが100μｍの正方
形状で、外部機器と電気的に連結するために、探針との
接触やワイヤボンディングを行うためのものである。
この配線部３の断面形状を第１図に示す。
基板１の表面には、シリコン酸化膜からなる脚部６と、
シリコン窒化膜からなる傘部７とから構成された横断面
Ｔ字状の試験用台８が立設され、これによりこの試験用
台８の側面には、その全周囲に亙って傘部７の下面と脚
部６との間にアンダーカット部９が形成されている。
シリコン窒化膜からなる傘部７とから構成された横断面
Ｔ字状の試験用台８が立設され、これによりこの試験用
台８の側面には、その全周囲に亙って傘部７の下面と脚
部６との間にアンダーカット部９が形成されている。
そして、この基板１の表面及び試験用台８の上面には、
アルミニウム合金膜等からなる導体膜が例えばスパッタ
リング法により堆積されて、試験用台８の上面に堆積さ
れた導体膜10aと基板１上に堆積された導体膜10bが、上
記アンダーカット部９により電気的に分離され、これに
より試験用台８の上面に堆積された導体膜10aによっ
て、基板１上に堆積された導体膜10bから電気的に分離
された配線パターン４が形成されている。
アルミニウム合金膜等からなる導体膜が例えばスパッタ
リング法により堆積されて、試験用台８の上面に堆積さ
れた導体膜10aと基板１上に堆積された導体膜10bが、上
記アンダーカット部９により電気的に分離され、これに
より試験用台８の上面に堆積された導体膜10aによっ
て、基板１上に堆積された導体膜10bから電気的に分離
された配線パターン４が形成されている。
なお、この場合、シリコン酸化膜からなる脚部６の高さ
H1を0.8μｍ、シリコン窒化膜からなる傘部７の高さh1
を0.2μｍ、配線部３の幅W1を２μｍ、アンダーカット
部９の長さL1を0.5μｍとして試験用台８をパターニン
グし、この上に0.8μｍの厚さｔの導体膜としてのアル
ミニウム膜をスパッタリング法により堆積した時に、配
線パターン４（10a）が基板１上の導体膜10bから電気的
に独立していることが確認されている。
H1を0.8μｍ、シリコン窒化膜からなる傘部７の高さh1
を0.2μｍ、配線部３の幅W1を２μｍ、アンダーカット
部９の長さL1を0.5μｍとして試験用台８をパターニン
グし、この上に0.8μｍの厚さｔの導体膜としてのアル
ミニウム膜をスパッタリング法により堆積した時に、配
線パターン４（10a）が基板１上の導体膜10bから電気的
に独立していることが確認されている。
上記試験用台８の形成工程の一例を第３図に示す。
先ず、基板１の上面にシリコン酸化膜6a及びシリコン窒
化膜7aを順次堆積し（同図（ａ））、この上面に通常の
リソグラフィ工程によって、レジスト11による配線パタ
ーンを形成する（同図（ｂ））。しかる後に、異方性エ
ッチング（RIE法）によって、シリコン酸化膜6a及びシ
リコン窒化膜7aをレジスト11の配線形状に加工して（同
図（ｃ））、レジスト11を剥離する（同図（ｄ））。そ
して、等方性エッチングによって、シリコン酸化膜6aの
幅のみを縮小させることによってアンダーカット部９を
形成し、上記試験用台８を得るするのである（同図
（ｅ））。
化膜7aを順次堆積し（同図（ａ））、この上面に通常の
リソグラフィ工程によって、レジスト11による配線パタ
ーンを形成する（同図（ｂ））。しかる後に、異方性エ
ッチング（RIE法）によって、シリコン酸化膜6a及びシ
リコン窒化膜7aをレジスト11の配線形状に加工して（同
図（ｃ））、レジスト11を剥離する（同図（ｄ））。そ
して、等方性エッチングによって、シリコン酸化膜6aの
幅のみを縮小させることによってアンダーカット部９を
形成し、上記試験用台８を得るするのである（同図
（ｅ））。
ここに、上記傘部７の材料は、シリコン窒化物でなくて
も絶縁体であれば良く、また脚部６の材料はシリコン酸
化物でなくても、傘部７の材料に対して選択的に等方性
エッチングができる材料であれば良い。更に、脚部６の
エッチングは異方性エッチングを含んでも含まなくても
良い。
も絶縁体であれば良く、また脚部６の材料はシリコン酸
化物でなくても、傘部７の材料に対して選択的に等方性
エッチングができる材料であれば良い。更に、脚部６の
エッチングは異方性エッチングを含んでも含まなくても
良い。
そして、配線パターン４の電極部2,2から配線部３に電
流を流すことにより、この試験用台８の上面に堆積され
た導体膜10aの膜質、ひいては基板１の上面に堆積した
導体膜10bの膜質を試験するのである。
流を流すことにより、この試験用台８の上面に堆積され
た導体膜10aの膜質、ひいては基板１の上面に堆積した
導体膜10bの膜質を試験するのである。
第４図は実施例２の断面形状を示すもので、シリコン基
板で脚部６′を形成するとともに、この脚部６′の上面
にシリコン酸化膜よりなる傘部７′を形成して試験用台
８′を構成したものである。
板で脚部６′を形成するとともに、この脚部６′の上面
にシリコン酸化膜よりなる傘部７′を形成して試験用台
８′を構成したものである。
即ち、例えば第５図に示すように、シリコン基板１の上
面にシリコン酸化膜７′ａを堆積し（同図（ａ））、通
常のリソグラフィ工程によってレジスト11による配線パ
ターンを形成する（同図（ｂ））。次に、シリコン酸化
膜７′ａをエッチングして配線パターンの形状とし（同
図（ｃ））、レジスト11を剥離して基板１のシリコンに
対して異方性エッチングを行う（同図（ｄ））。しかる
後に、基板１を選択的に等方性エッチングすることによ
り、アンダーカット部９を形成して上記試験用８′を得
る（同図（ｅ））のである。
面にシリコン酸化膜７′ａを堆積し（同図（ａ））、通
常のリソグラフィ工程によってレジスト11による配線パ
ターンを形成する（同図（ｂ））。次に、シリコン酸化
膜７′ａをエッチングして配線パターンの形状とし（同
図（ｃ））、レジスト11を剥離して基板１のシリコンに
対して異方性エッチングを行う（同図（ｄ））。しかる
後に、基板１を選択的に等方性エッチングすることによ
り、アンダーカット部９を形成して上記試験用８′を得
る（同図（ｅ））のである。
そして、この基板１の上面及び試験用台８′の上面に、
例えばスパッタリング法等によりアルミニウム合金等の
導体膜を堆積することにより、試験用台８′の上面に堆
積された導体膜10aと基板１上に堆積された導体膜10bと
を、上記アンダーカット部９により電気的に分離させ、
これにより試験用台８′の上面に堆積された導体膜10a
によって、基板１上に堆積された導体膜10bから電気的
に分離された配線パターン４を形成するのである。
例えばスパッタリング法等によりアルミニウム合金等の
導体膜を堆積することにより、試験用台８′の上面に堆
積された導体膜10aと基板１上に堆積された導体膜10bと
を、上記アンダーカット部９により電気的に分離させ、
これにより試験用台８′の上面に堆積された導体膜10a
によって、基板１上に堆積された導体膜10bから電気的
に分離された配線パターン４を形成するのである。
この実施例２の場合、シリコン酸化膜からなる傘部７′
の高さh2を0.2μｍ、配線部３の幅W2を２μｍ、基板１
のエッチング深さD2を0.8μｍ、アンダーカット部９の
長さL2を0.5μｍとして試験用台８′をパターニング
し、その上に0.8μｍの厚さｔの導体膜としてのアルミ
ニウム膜をスパッタリング法により堆積した時に、配線
パターン４（10a）が基板１上の導体膜10bから電気的に
独立していることが確認されている。
の高さh2を0.2μｍ、配線部３の幅W2を２μｍ、基板１
のエッチング深さD2を0.8μｍ、アンダーカット部９の
長さL2を0.5μｍとして試験用台８′をパターニング
し、その上に0.8μｍの厚さｔの導体膜としてのアルミ
ニウム膜をスパッタリング法により堆積した時に、配線
パターン４（10a）が基板１上の導体膜10bから電気的に
独立していることが確認されている。
また、この実施例２の場合、熱伝導が良く、電流を多量
に流すようにすることができる。
に流すようにすることができる。
上記実施例１及び実施例２により形成した配線パターン
と従来法により作成した配線パターンによるエレクトロ
マイグレーションの寿命試験を行った時の結果を次頁に
示す。
と従来法により作成した配線パターンによるエレクトロ
マイグレーションの寿命試験を行った時の結果を次頁に
示す。
なお、導電膜としてアルミニウム合金膜を使用するとと
もに、この堆積をスパッタリング法により行った。ま
た、この時、スパッタリング終了時から試験開始までに
要する時間は、従来法では、レジスト塗布、パターンの
露光と現像、エッチングによる加工、レジストの塗布及
び結晶安定化のための熱処理まで約８時間であった。一
方、実施例１及び２においては、結晶安定化のための熱
処理を行うのみで、従来法と電気的に同一の配線構造
で、かつ同等の結晶性を有する試料が得られ、所要時間
は１時間以内であった。
もに、この堆積をスパッタリング法により行った。ま
た、この時、スパッタリング終了時から試験開始までに
要する時間は、従来法では、レジスト塗布、パターンの
露光と現像、エッチングによる加工、レジストの塗布及
び結晶安定化のための熱処理まで約８時間であった。一
方、実施例１及び２においては、結晶安定化のための熱
処理を行うのみで、従来法と電気的に同一の配線構造
で、かつ同等の結晶性を有する試料が得られ、所要時間
は１時間以内であった。
この試験において、スパッタリングによる堆積条件をし
て、通常用いられる高純度のアルゴンガスを使用したも
のと、膜質を低下させるために低純度のアルゴンガスを
使用したものについて評価した。電流の印加方法として
は、基板上に探針を当てつつ行っており、同一基板上の
複数の配線パターンを一組の探針を操作して順次試験し
ている。
て、通常用いられる高純度のアルゴンガスを使用したも
のと、膜質を低下させるために低純度のアルゴンガスを
使用したものについて評価した。電流の印加方法として
は、基板上に探針を当てつつ行っており、同一基板上の
複数の配線パターンを一組の探針を操作して順次試験し
ている。
通電時には、配線から自己発熱によって加熱され、電流
密度に応じて配線温度が決まるので、ここでは、配線温
度を300℃と規定して、電流を制御する方式とした。
密度に応じて配線温度が決まるので、ここでは、配線温
度を300℃と規定して、電流を制御する方式とした。
その結果、上表に示すように、実施例によって電流密度
が異なっているが、これは構造の違いによる加熱効率の
差に起因するもので、放熱経路にシリコン窒化膜のある
実施例１よりも、熱伝導率の高いシリコンがある実施例
２の方が、大きな電流を流すことができ、従来例と実施
例２とでは、ほぼ近い値となっている。
が異なっているが、これは構造の違いによる加熱効率の
差に起因するもので、放熱経路にシリコン窒化膜のある
実施例１よりも、熱伝導率の高いシリコンがある実施例
２の方が、大きな電流を流すことができ、従来例と実施
例２とでは、ほぼ近い値となっている。
エレクトロマイグレーションの寿命の結果は、ほぼ電流
密度に応じた傾向を示し、通電試験の所要時間のみで比
べれば従来例が最も早く、実施例１が最も遅いが、前述
のように、アルミニウムスパッタリングからの試料作成
時間の差に比べれば全く問題がない。また、アルミニウ
ム等の導電膜の膜質の変化に対しては、いずれも寿命低
下することで検知している。
密度に応じた傾向を示し、通電試験の所要時間のみで比
べれば従来例が最も早く、実施例１が最も遅いが、前述
のように、アルミニウムスパッタリングからの試料作成
時間の差に比べれば全く問題がない。また、アルミニウ
ム等の導電膜の膜質の変化に対しては、いずれも寿命低
下することで検知している。
以上の結果より、本実施例１及び２によれば、いずれの
場合も従来の試験方法よりも非常に短い作業時間で、従
来とほぼ同じ精度の試験結果が得られることが解る。
場合も従来の試験方法よりも非常に短い作業時間で、従
来とほぼ同じ精度の試験結果が得られることが解る。
本発明は上記のような構成であるので、アルミニウムま
たはアルミニウム合金等の導体膜のスパッタリング等に
よる堆積後、例えばエレクトロマイグレーションによる
配線の寿命等の膜質の試験試験を直ちに行うことができ
る。
たはアルミニウム合金等の導体膜のスパッタリング等に
よる堆積後、例えばエレクトロマイグレーションによる
配線の寿命等の膜質の試験試験を直ちに行うことができ
る。
従って、導体膜の膜質の評価結果を得るまでの時間を大
幅に短縮して、稼動率の向上を図ることができるばかり
でなく、試験時点の膜質の状態と現在の生産状況におけ
る膜質の状態をほぼ同じとして導体膜の管理に役立たせ
ることができるといった効果がある。
幅に短縮して、稼動率の向上を図ることができるばかり
でなく、試験時点の膜質の状態と現在の生産状況におけ
る膜質の状態をほぼ同じとして導体膜の管理に役立たせ
ることができるといった効果がある。
第１図は本発明の実施例１における配線パターンの断面
図（第２図のＡ−Ａ線拡大断面図）、第２図は平面図、
第３図は試験用台の作成を工程順に示す断面図、第４図
は実施例２における第１図相当図、第５図は同じく第３
図相当図、第６図及び第７図は夫々異なる従来例を示す
第１図相当図である。 １……基板、２……電極部、３……配線部、４……配線
パターン、５……保護膜、8,8′……試験用台、９……
アンダーカット部、10a,10b……導体膜。
図（第２図のＡ−Ａ線拡大断面図）、第２図は平面図、
第３図は試験用台の作成を工程順に示す断面図、第４図
は実施例２における第１図相当図、第５図は同じく第３
図相当図、第６図及び第７図は夫々異なる従来例を示す
第１図相当図である。 １……基板、２……電極部、３……配線部、４……配線
パターン、５……保護膜、8,8′……試験用台、９……
アンダーカット部、10a,10b……導体膜。
Claims (3)
- 【請求項１】側面の全周囲にアンダーカット部を設けた
横断面略Ｔ字状の試験用台を基板の表面に立設する第１
工程と、 この基板の表面に所定膜厚の導体膜を堆積して、基板の
表面に堆積した導体膜と電気的に分離した導体膜からな
る配線パターンを上記試験用台の上面に形成する第２工
程と、 この配線パターン上の異なる２個所を電極としてこれら
の電極間に電流を流すことによって基板の表面に堆積し
た導体膜の膜質を試験する第３工程とを備えることを特
徴とする導体膜の膜質試験方法。 - 【請求項２】前記第１工程は、 前記基板上に堆積された第１絶縁膜上に第２絶縁膜を堆
積し、前記第１絶縁膜および前記第２絶縁膜を異方性エ
ッチングにより膜厚方向へ侵食して配線パターンの形状
に成形し、前記第１絶縁膜を等方性エッチングにより侵
食して前記アンダーカット部を形成することを特徴とす
る特許請求の範囲第１項に記載の導体膜の膜質試験方
法。 - 【請求項３】前記第１工程は、 前記基板上に絶縁膜を堆積し、前記基板および前記絶縁
膜記を異方性エッチングにより膜厚方向へ侵食して配線
パターンの形状に成形し、前記絶縁膜を等方性エッチン
グにより侵食して前記アンダーカット部を形成すること
を特徴とする特許請求の範囲第１項に記載の導体膜の膜
質試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240499A JPH07105428B2 (ja) | 1988-09-26 | 1988-09-26 | 導体膜の膜質試験方法 |
| US07/336,800 US4990218A (en) | 1988-09-26 | 1989-04-12 | Method of testing conductor film quality |
| DE89106904T DE68907836T2 (de) | 1988-09-26 | 1989-04-18 | Verfahren zum Testen der Leiterfilmqualität. |
| EP89106904A EP0360967B1 (en) | 1988-09-26 | 1989-04-18 | Method of testing conductor film quality |
| KR1019890013816A KR920006849B1 (ko) | 1988-09-26 | 1989-09-26 | 도체막의 막질시험방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240499A JPH07105428B2 (ja) | 1988-09-26 | 1988-09-26 | 導体膜の膜質試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0288976A JPH0288976A (ja) | 1990-03-29 |
| JPH07105428B2 true JPH07105428B2 (ja) | 1995-11-13 |
Family
ID=17060425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240499A Expired - Fee Related JPH07105428B2 (ja) | 1988-09-26 | 1988-09-26 | 導体膜の膜質試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4990218A (ja) |
| EP (1) | EP0360967B1 (ja) |
| JP (1) | JPH07105428B2 (ja) |
| KR (1) | KR920006849B1 (ja) |
| DE (1) | DE68907836T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615523B2 (ja) * | 1992-02-19 | 1997-05-28 | 富士通株式会社 | 薄膜回路基板とその製造方法 |
| KR0150102B1 (ko) * | 1995-08-22 | 1998-12-01 | 김주용 | 테스트 패턴 및 이를 이용한 절연막 두께 측정방법 |
| US6036875A (en) * | 1997-02-20 | 2000-03-14 | Advanced Micro Devices, Inc. | Method for manufacturing a semiconductor device with ultra-fine line geometry |
| US6085962A (en) * | 1997-09-08 | 2000-07-11 | Micron Technology, Inc. | Wire bond monitoring system for layered packages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2432719B2 (de) * | 1974-07-08 | 1977-06-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum erzeugen von feinen strukturen aus aufdampfbaren materialien auf einer unterlage und anwendung des verfahrens |
| JPS5529752A (en) * | 1978-08-25 | 1980-03-03 | Hitachi Ltd | Measuring method for ion implantation amount |
-
1988
- 1988-09-26 JP JP63240499A patent/JPH07105428B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-12 US US07/336,800 patent/US4990218A/en not_active Expired - Lifetime
- 1989-04-18 DE DE89106904T patent/DE68907836T2/de not_active Expired - Fee Related
- 1989-04-18 EP EP89106904A patent/EP0360967B1/en not_active Expired - Lifetime
- 1989-09-26 KR KR1019890013816A patent/KR920006849B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE68907836D1 (de) | 1993-09-02 |
| EP0360967A2 (en) | 1990-04-04 |
| KR900005573A (ko) | 1990-04-14 |
| US4990218A (en) | 1991-02-05 |
| EP0360967B1 (en) | 1993-07-28 |
| DE68907836T2 (de) | 1993-12-23 |
| KR920006849B1 (ko) | 1992-08-20 |
| JPH0288976A (ja) | 1990-03-29 |
| EP0360967A3 (en) | 1991-05-29 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |