JP3648527B2 - プローブカードの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電子素子チップの電気的特性の検査を行なうときに電子素子チップと検査装置とを電気的に接続する複数のプローブを備えるプローブカードの製造方法に関する。
【0002】
【従来の技術】
従来より半導体チップの電気的特性の検査を行なう際に、検査対象の半導体チップの電極パッドとほぼ同じ数のタングステン線からなるプローブを備え、これらプローブを介して検査装置と半導体チップとを電気的に接続するプローブカードが広く用いられている。このようなプローブを用いた検査は、各プローブの一方の先端部を半導体チップの各電極パッドに押し当てると共に他方の端部を検査装置と電気的に接続して行なわれる。各プローブは、互いに接触しないように所定の間隔をもって他方の端部側がプローブ台に取りつけられている。近年、半導体チップの電極パッドの数の増加,サイズの減少,配列間隔の狭ピッチ化が進んでいる。そのため、このような半導体チップに対応するため、先端径の小さいプローブを多数狭ピッチでプローブ台に取りつける必要がある。従来、各プローブをプローブ台に取り付ける方法として、タングステン線をプローブ台に一本ずつ取り付ける方法が行なわれていた。
【0003】
【発明が解決しようとする課題】
しかしながら、従来の方法では、半導体チップの電極パッド数が増加するとプローブ台に取り付けるプローブの数も増加するので、取り付け作業量も増加するという問題があった。
【0004】
また、電極パッドのサイズが減少すると、電極パッドとの接触面積が小さいプローブが必要となる。特に、先端径が20[μm]以下のプローブが必要な場合、そのような先端径のタングステン線を形成することが難しいという問題があった。
【0005】
そして、電極パッド間の配列間隔の狭ピッチ化が進み、特に間隔が50[μm]以下となると、従来の方法では、各プローブを互いに当たらないようにプローブ台に取りつけることが難しいという問題があった。
【0006】
本発明は、上記課題を解決するためになされたものであり、電極パッドとの接触面積が小さい多数のプローブが狭ピッチで配列されたプローブカードを効率良く製造することを目的とする。
【0007】
【課題を解決するための手段】
本発明のプローブカード製造方法は、電子素子チップの電気的特性の検査を行なうときに一方の端部が前記電子素子チップに接触して前記電子素子チップと電気的に接続され他方の端部側が前記検査を行なう検査装置と電気的に接続される導電性材料からなるプローブと、前記プローブの前記他方の端部側を支持するプローブ台と、を備えるプローブカードの製造方法であって、エッチング法により基板をエッチングして、前記プローブに適合する形状の複数の溝をプローブのピッチで基板に形成する溝形成工程と、前記各溝を鋳型として所定の厚さの導電性材料を積層し、少なくとも積層した導電性材料の下側部分が溝に埋め込まれた状態で複数のプローブを形成するプローブ形成工程と、前記プローブの前記一方の端部から所定長さまでの部位が露出するよう前記基板の一部を除去し、前記プローブの前記他方の端部側の下側部分を溝に埋め込んだ状態で支持する残余の前記基板からなるプローブ台を形成するプローブ台形成工程と、を備えることを特徴とする。
【0008】
本発明のプローブカードの製造方法では、基板表面にプローブに適合する形状の複数の溝をエッチング法により形成し、この溝を鋳型にして複数のプローブを形成し、プローブの所定長さまでの部位が露出するように基板を除去し基板をプローブ台とする。こうすれば、必要なプローブの数が増加しても、各プローブを一括してプローブ台に形成することができるので効率よくプローブカードを形成することができる。また、エッチング法を用いると精密な形状の複数の溝を狭ピッチで形成することができるので、電子素子チップとの接触面積の小さいプローブを狭ピッチでプローブ台に配列させることができる。
【0009】
また、本発明のプローブカードの製造方法において、前記基板は、シリコン基板であり、前記溝形成工程は、表面の{100}結晶面に対してアルカリ性の溶液を用いた異方性エッチング法によりエッチングを行い、前記シリコン基板の{100}結晶面に溝の開口を形成し、2つの{111}結晶面を内壁とする断面形状がV字型の複数の溝を形成する工程であることを特徴とする。こうすれば、溝は、内壁面が{111}結晶面からなる精密な形状のV字型の溝として形成される。この結果、断面形状が精密なV字型をしたプローブを形成することができる。
【0010】
また、本発明のプローブカードの製造方法において、前記基板は、シリコン基板であり、前記プローブ台形成工程は、裏面の{100}面に対してアルカリ性の溶液を用いた異方性エッチング法によりエッチングを行い、{111}結晶面を露出させてプローブ台を形成する工程であることを特徴とする。
また、本発明のプローブカードの製造方法において、前記プローブ台形成工程は、基板の一部を所定厚さ切削した後、前記異方性エッチング法によるエッチングを行うことを特徴とする。こうすれば、基板から露出するプローブの長さをより正確に制御することができる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態(以下実施形態という)を、図面に従って説明する。尚、各図において同一又は同一の機能を果たす構成要件には同一の符号を付し説明を省略する。
【0012】
図1は、本実施形態のプローブカードの製造工程のうち、半導体チップと接触するプローブとプローブ台とを形成するプローブ・プローブ台形成工程を示すフローチャートである。本工程は、珪素(Si)からなり表面が{100}結晶面である基板に必要なプローブの個数と同じ数の溝を形成する溝形成工程(工程S100)から始める。
【0013】
図2は、図1に示した溝形成工程の詳細を示すフローチャートである。また、図3は、工程S106を終えたときの基板を示す平面図であり、図4は、図3のAA線での断面図、図5は、図3のBB線での断面図である。そして、図6は、工程S110を終えたときの基板を示す平面図であり、図7は、図6のAA線での断面図、図8は、図6のBB線での断面図である。最初に、珪素(Si)からなる基板10の表面に二酸化珪素(SiO2)からなる絶縁膜12aを形成する(工程S102)。次に、レジスト層14を形成し、フォトリソグラフィ法を用いて、形成するプローブに必要な長さL,幅Wを持つ開口を備えるレジスト層14をパターニングする(工程S104)。そして、レジスト層14をマスクとして絶縁膜12aをエッチングする(工程S106、図3〜図5)。
【0014】
次に、レジスト層14と絶縁膜12aとをマスクとして、水酸化カリウム(KOH)溶液を用いて基板10を異方性エッチングして複数の溝16を形成し(工程S108)、レジスト層14を除去する(S110、図6〜図8)。Siは、その結晶構造からKOH溶液のようなアルカリ溶液でエッチングすると、{100}面が{111}面より早くエッチングされる。そのため、表面が{100}面の基板10をKOH溶液でエッチングすると、内壁が{111}面からなるV字型の溝16を形成することができる。しかも、二つの内壁のなす角度は、結晶面の角度で決まっているので、ほぼ正確に70.5度となる。このようにすることで、溝16は、形成するプローブの長さL,幅Wに適合する長さと幅を備え、しかも内壁の角度がほぼ正確に70.5度に形成される。尚、エッチングに用いる溶液としては、KOH溶液のほかに、ヒドラジン,EPW(エチレンジアミン−ピロカテコール−水),TMAH(水酸化テトラメチルアンモニウム)などを用いてもよい。
【0015】
このようにして溝16を形成したのち、次に、基板10の表面の溝16を鋳型としてプローブを形成する(図1の工程S120)。図9は、プローブ形成工程S120の詳細を示すフローチャートである。また、図10〜図12は、工程S126を終えたときの基板を示す平面図,AA線での断面図、BB線での断面図である。そして、図13〜図15は、工程S128を終えたときの基板を示す平面図、AA線での断面図、BB線での断面図である。また、図16〜図18は、工程S132を終えたときの基板を示す平面図、AA線での断面図、BB線での断面図である。まず、溝16の内壁に基板10とプローブを絶縁するためのSiO2からなる絶縁膜12bを形成し(工程S122)、次に表面にスパッタ法を用いて後の無電解めっきの下地となる金からなる導電層20aを形成する(工程S124、図10〜図12)。このとき、触媒として微少量の鉄を混入させておく。尚、触媒付与の方法は、導電層20aを形成した後にスパッタ又は化学処理を施す方法を用いることもできる。また、下地は、金を材料とするものとしたが、金に限定したものではなく、無電解めっきの下地となる他の導電材料としてもよい。次に、表面にレジストを塗布して、フォトリソグラフィ法を用いて溝16上が開口した厚膜のレジスト層22を形成し(工程S126)、無電解めっき法を用いて溝16内に導電層20aを下地とする所定の厚さのニッケル(Ni)からなる導電体層20bを積層する(工程S128、図13〜図15)。導電体層20bの材料は、Niに限定したものではなく、ニッケル−タングステン(Ni−W)などの他の導電性材料を用いてもよい。尚、工程S128では、無電解めっき法のほかに、電気めっき法など導電性材料を形成する他の方法を用いてもよい。その後、レジスト層22を除去し(工程S130)、導電層20aの不要な部位を除去し(工程S132,図16〜図18)、導電層20aと導電層20bとからなるプローブ20を形成する。プローブ20は、内壁が{111}結晶面のV字型の溝16を鋳型として形成しているので、下面がほぼ正確なV字型に形成される。
【0016】
プローブ20を形成した後、プローブ20を所定の長さL1だけ基板10から突き出し露出するよう基板10の一部を除去し、基板10からなるプローブ台を形成する(図1の工程S140)。図19は、プローブ台形成工程S140の詳細を示すフローチャートである。また、図20は、工程S142を終えたときの基板を示す平面図であり、図21は、図20のBB線での断面図である。そして、図22は、工程S144を終えたときの基板を示す平面図であり、図23は、図22のBB線での断面図である。まず、刃幅40[μm]程度のブレードのダイサーを用いてプローブ20の露出させる部位の下方の基板10の厚さがD1となるように、基板10の一部を削ると共にプローブ20の先端部を削る(工程S142,図20,図21)。このとき、プローブ20の先端部及び基板10を図21のCC線やDD線などで切断すると、プローブ20の先端部をより鋭角にすることができる。次に、KOH溶液を用いて基板10を異方性エッチングして、プローブ20の一方の先端から長さL1分だけ露出させる(工程S144)。そして、基板10の表面に露出した絶縁膜12a上にマスク層を形成し、プローブ20の露出した部分の絶縁膜12bを除去し(図22,図23)、残った基板10からなるプローブ台30を形成する。工程S144では、基板10の裏面の結晶面と工程S142で削り露出した面の結晶面が{100}面であるので、KOH溶液に対して{100}面が{111}面より速くエッチングされる。従って、基板10は、図23に示すように{111}面からなるV字型の形状にエッチングされる。
【0017】
プローブ台形成工程では、工程S142で基板10の切削量を制御することでプローブ20のプローブ台から露出する長さL1を制御することができる。例えば、図24に示すように、基板の厚さD2を図21に示した厚さD1より厚くすると、図24において点線で示すように工程S144を終えたとき露出するプローブ20の長さを図21で示すより短くすることができる。
【0018】
このようにして形成したプローブ20は、検査の際にはプローブ台30を傾斜させ先端部のV字型をした角部26(図23)を半導体チップの電極パッドに接触させるので、面積の小さい電極パッドにも好適に接触することができる。
【0019】
以上説明した方法を用いると、複数のプローブ20を一括して形成することができるので、プローブ台にプローブを一本ずつ取り付ける従来の方法よりも効率良く形成することができる。また、各プローブ20の配列間隔が狭くなっても、互いに接触しないように形成することができる。
【0020】
本実施形態の製造方法では、溝16を形成するのに結晶面によりKOH溶液に対するエッチング速度が異なることを利用した異方性エッチングを行なったが、他のエッチング方法で溝16を形成してもよい。
【0021】
本実施形態の製造方法では、絶縁膜12a,12bを基板10上に形成したが、基板10が水晶などの絶縁性の基板である場合は、絶縁膜12a,12bの形成及び加工工程は省略することができる。
【0022】
本実施形態の製造方法では、プローブを形成する工程(図1の工程S120)は、無電解めっき法を用いるものとしたが、例えば、パラジウム合金などを材料とするガラス金属の圧入によりプローブを溝16に形成してもよい。
【0023】
本実施形態の製造方法では、プローブ台形成工程の工程S142において基板10の一部を予めダイサーで除去したが、工程S142は必ずしも必須ではなく、適宜省略することができる。
【0024】
【発明の効果】
本発明のプローブカードの製造方法では、基板表面にプローブに適合する形状の複数の溝をエッチング法により形成し、この溝を鋳型にして複数のプローブを形成し、プローブの所定長さまでの部位が露出するように基板を除去し基板をプローブ台とする。こうすれば、複数のプローブを一括して形成することができるので、複数のプローブがプローブ台に支持されプローブカードを効率良く形成することができる。また、エッチング法を用いると精密な形状の複数の溝を狭ピッチで形成することができるので、電子素子チップとの接触面積の小さいプローブが狭ピッチでプローブ台に配列されたプローブカードを製造することができる。
【図面の簡単な説明】
【図1】 本実施形態のプローブカードの製造工程のうち、半導体チップと接触するプローブとプローブ台とを形成するプローブ・プローブ台形成工程を示すフローチャートである。
【図2】 図1に示した溝形成工程の詳細を示すフローチャートである。
【図3】 工程S106を終えたときの基板を示す平面図である。
【図4】 図3のAA線での断面図である。
【図5】 図3のBB線での断面図である。
【図6】 工程S110を終えたときの基板を示す平面図である。
【図7】 図6のAA線での断面図である。
【図8】 図6のBB線での断面図である。
【図9】 プローブ形成工程S120の詳細を示すフローチャートである。
【図10】 工程S126を終えたときの基板を示す平面図である。
【図11】 図10のAA線での断面図である。
【図12】 図10のBB線での断面図である。
【図13】 工程S128を終えたときの基板を示す平面図である。
【図14】 図13のAA線での断面図である。
【図15】 図13のBB線での断面図である。
【図16】 工程S132を終えたときの基板を示す平面図である。
【図17】 図16のAA線での断面図である。
【図18】 図16のBB線での断面図である。
【図19】 プローブ台形成工程S140の詳細を示すフローチャートである。
【図20】 工程S142を終えたときの基板を示す平面図である。
【図21】 図20のBB線での断面図である。
【図22】 工程S144を終えたときの基板を示す平面図である。
【図23】 図22のBB線での断面図である。
【図24】 図21において基板の厚さD2としたときの様子を示す断面図である。
【符号の説明】
10 基板、16 溝、20a,20b 導電層、20 プローブ、30 プローブ台。
Claims (4)
- 電子素子チップの電気的特性の検査を行なうときに一方の端部が前記電子素子チップに接触して前記電子素子チップと電気的に接続され他方の端部側が前記検査を行なう検査装置と電気的に接続される導電性材料からなるプローブと、前記プローブの前記他方の端部側を支持するプローブ台と、を備えるプローブカードの製造方法であって、
エッチング法により基板をエッチングして、前記プローブに適合する形状の複数の溝をプローブのピッチで基板に形成する溝形成工程と、
前記各溝を鋳型として所定の厚さの導電性材料を積層し、少なくとも積層した導電性材料の下側部分が溝に埋め込まれた状態で複数のプローブを形成するプローブ形成工程と、
前記プローブの前記一方の端部から所定長さまでの部位が露出するよう前記基板の一部を除去し、前記プローブの前記他方の端部側の下側部分を溝に埋め込んだ状態で支持する残余の前記基板からなるプローブ台を形成するプローブ台形成工程と、
を備えることを特徴とするプローブカードの製造方法。 - 前記基板は、シリコン基板であり、
前記溝形成工程は、表面の{100}結晶面に対してアルカリ性の溶液を用いた異方性エッチング法によりエッチングを行い、前記シリコン基板の{100}結晶面に溝の開口を形成し、2つの{111}結晶面を内壁とする断面形状がV字型の複数の溝を形成する工程であることを特徴とする請求項1に記載のプローブカードの製造方法。 - 前記基板は、シリコン基板であり、
前記プローブ台形成工程は、裏面の{100}面に対してアルカリ性の溶液を用いた異方性エッチング法によりエッチングを行い、{111}結晶面を露出させてプローブ台を形成する工程であることを特徴とする請求項1又は2に記載のプローブカードの製造方法。 - 前記プローブ台形成工程は、基板の一部を所定厚さ切削した後、前記異方性エッチング法によるエッチングを行うことを特徴とする請求項3に記載のプローブカードの製造方法。
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