JP4064925B2 - Beolクローン・テスト・ビヒクル - Google Patents
Beolクローン・テスト・ビヒクル Download PDFInfo
- Publication number
- JP4064925B2 JP4064925B2 JP2003573576A JP2003573576A JP4064925B2 JP 4064925 B2 JP4064925 B2 JP 4064925B2 JP 2003573576 A JP2003573576 A JP 2003573576A JP 2003573576 A JP2003573576 A JP 2003573576A JP 4064925 B2 JP4064925 B2 JP 4064925B2
- Authority
- JP
- Japan
- Prior art keywords
- clone
- layer
- product
- circuit pattern
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims description 115
- 230000007547 defect Effects 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 54
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 17
- 238000013461 design Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 4
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 203
- 239000000047 product Substances 0.000 description 102
- 238000007689 inspection Methods 0.000 description 17
- 235000012431 wafers Nutrition 0.000 description 11
- 239000010949 copper Substances 0.000 description 10
- 230000003993 interaction Effects 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 7
- 238000003672 processing method Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000012876 topography Methods 0.000 description 5
- 230000016571 aggressive behavior Effects 0.000 description 3
- 238000013400 design of experiment Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000270295 Serpentes Species 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000010367 cloning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- CVKBYFCJQSPBOI-UHFFFAOYSA-N methyl 3-[(4-methylphenyl)sulfonylamino]benzoate Chemical compound COC(=O)C1=CC=CC(NS(=O)(=O)C=2C=CC(C)=CC=2)=C1 CVKBYFCJQSPBOI-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明の1つの特徴(側面)であるテスト・ビヒクルは、層上に(on)少なくとも1つの製品回路パターンを有する少なくとも1つの製品層と、その製品層の上に(over)形成された1つ以上のクローン(clone、複製)層とを具えている。その1つ以上のクローン層は、クローン・テスト・ビヒクル回路パターンおよびクローン・テスト・ビヒクル・ヴィア(via、ビア、ヴィア・ホール)からなる群(グループ)の中からの複数の構造を含んでいる。その1つ以上のクローン層における1つ以上の欠陥の存在は、製品回路パターンが、製品において製品回路パターンの上に形成される後続の層(succeeding layer)の歩留りに対して影響を与える傾向を表す指標または標識(indicator)となる。
Claims (32)
- 少なくとも1つの製品回路パターンを有する少なくとも1つの製品層と、
前記製品層の上に形成された1つ以上のクローン層であって、前記製品回路パターンの上に複数のクローン・テスト構造を含む1つ以上のクローン層と、
を具え、
前記1つ以上のクローン・テスト構造における1つ以上の欠陥の存在は、前記製品回路パターンが、製品中の前記製品回路パターンの上にある回路パターンの歩留りに影響を与える傾向の指標となるものである、
テスト・ビヒクル。 - 前記1つ以上のクローン層は複数の領域を有し、前記1つ以上のクローン層の前記領域の各々は、クローン・テスト・ビヒクル回路パターンおよびクローン・テスト・ビヒクル・ヴィアからなる群の中の対応する複数の構造を含むものである、請求項1に記載のテスト・ビヒクル。
- 前記1つ以上のクローン層の中の最上層の各領域は複数の同形のパッドグループを有するものである、請求項2に記載のテスト・ビヒクル。
- 各パッドグループは、複数の被試験装置に関連付けられているものである、請求項3に記載のテスト・ビヒクル。
- 前記1つ以上のクローン層の領域の中の2つの領域は互いに同形のクローン・テスト・ビヒクル回路パターンを有するが相異なる距離だけそれぞれの領域境界から離れており、前記2つの領域の各領域のパッドグループはその領域のそれぞれ異なる部分に配置されていて前記2つの領域の各領域における測定可能な領域のそれぞれ異なる部分の直ぐ下にアーティファクトが形成されるようにするものである、請求項2に記載のテスト・ビヒクル。
- 前記1つ以上のクローン層における前記領域の中の少なくとも2つの領域は、金属密度、ライン幅およびライン間隔のそれぞれ相異なる組み合わせを有するクローン・テスト・ビヒクル回路パターンを含むものである、請求項2に記載のテスト・ビヒクル。
- 前記クローン・テスト・ビヒクル回路パターンはヘビ状かつ櫛状の構造を含むものである、請求項6に記載のテスト・ビヒクル。
- 前記1つ以上のクローン層は少なくとも3つの領域を有し、前記3つの領域は、
中間の金属密度、中間のライン幅および公称のライン間隔を有する第1の領域と、
最大の金属密度、相対的に幅広のラインおよび最小のライン間隔を有する第2の領域と、
最小の金属密度、最小のライン幅および最小のライン間隔を有する第3の領域と、
を含むものである、請求項6に記載のテスト・ビヒクル。 - 前記1つ以上のクローン層における前記領域の中の少なくとも2つの領域は、金属密度およびヴィア密度のそれぞれ相異なる組み合わせを有するクローン・テスト・ビヒクル・ヴィアを含むものである、請求項2に記載のテスト・ビヒクル。
- 前記1つ以上のクローン層は少なくとも3つの領域を有し、前記3つの領域は、
相対的に高い金属密度および相対的に高いヴィア密度を有する第1の領域と、
相対的に疎な金属密度および相対的に疎なヴィア密度を有する第2の領域と、
相対的に高い金属密度および相対的に疎なヴィア密度を有する第3の領域と、
を含むものである、
請求項9に記載のテスト・ビヒクル。 - 前記クローン層はジグザグ状のヴィア・チェーンを含むものである、請求項1に記載のテスト・ビヒクル
- 前記製品回路パターンがFEOL製品回路パターンである、請求項1に記載のテスト・ビヒクル。
- 前記クローン・テスト構造が複数のBEOL回路パターンまたは複数のBEOLヴィアを含む、請求項12に記載のテスト・ビヒクル。
- 回路パターンを解析する方法であって、
(a)少なくとも1つの製品回路パターンを有する少なくとも1つの製品層と、前記製品層の上に形成された1つ以上のクローン層であって、前記製品回路パターンの上に複数のクローン・テスト構造を含む1つ以上のクローン層と、を含むテスト・ビヒクルからデータを収集するステップと、
(b)前記1つ以上のクローン層に1つ以上の欠陥が存在するかどうかを判定するステップと、
(c)ステップ(b)の判定に基づいて、前記製品回路パターンが、製品中の前記製品回路パターンの上にある回路パターンの歩留りに影響を与える傾向を分析するステップと、
を含む、方法。 - ステップ(b)は、前記1つ以上のクローン層における1つ以上の特定のアーティファクトを識別することを含み、
ステップ(c)は、前記1つ以上のアーティファクトを前記1つ以上のクローン層中に伝搬させる前記製品層の特徴または属性を識別することを含むものである、
請求項14に記載の方法。 - さらに、複数の製品の各々についてステップ(a)乃至(c)を実行し、
各製品はそれぞれの製品回路パターンを有し、それぞれの相異なる製品回路パターンについてステップ(a)が実行されるとき同じまたは実質的に同じクローン層が用いられる、請求項15に記載の方法。 - さらに、前記識別された特徴または属性のリストをデータベースに格納する、請求項16に記載の方法。
- さらに、前記データベース中の前記識別された特徴または属性の間の相関性を識別する、請求項17に記載の方法。
- さらに、前記製品回路パターンの中の少なくとも1つの製品回路パターンの設計を変更するために前記相関性に関する情報をフィードバックする、請求項18に記載の方法。
- さらに、前記1つ以上のクローン層の設計を変更するために前記相関性に関する情報をフィードバックする、請求項18に記載の方法。
- 各テスト・ビヒクルがそれぞれの異なる製品層を有し、各製品層が少なくとも1つの製品回路パターンを有する、相異なる複数のテスト・ビヒクルを設計しまたは製造するステップを含む、
相異なる複数のテスト・ビヒクルを設計しまたは製造する方法であって、
前記設計しまたは製造するステップは、前記製品層の上に1つ以上のクローン層を有する各テスト・ビヒクルを設計しまたは製造することを含み、
前記1つ以上のクローン層は、前記製品回路パターンの上に複数のクローン・テスト構造を含み、
前記相異なる複数のテスト・ビヒクルの各々に用いられる前記1つ以上のクローン層は、同じまたは実質的に同じである、
方法。 - さらに、各テスト・ビヒクルの前記1つ以上のクローン層に1つ以上の欠陥が存在するかどうかを判定し、
各テスト・ビヒクルにおける同じまたは実質的に同じクローン層に欠陥が存在するかどうかの前記判定に基づいて、各製品回路パターンが、製品中の前記製品回路パターンの上に形成される後続の層の歩留りに影響を与える傾向を分析する、
請求項21に記載の方法。 - 前記複数のテスト・ビヒクルの各々についてのクローン層は、共通の構造と、それぞれの製品層の長さおよび幅に対応するそれぞれ相異なるクローン層長さおよびクローン層幅と、を有するものである、請求項21に記載の方法。
- 前記複数のテスト・ビヒクルの各々についてのクローン層は、各テスト・ビヒクルによって共有される共通のレイアウトに配置された複数の領域に分割され、各テスト・ビヒクルのクローン層における対応する領域は共通の構造を有するものである、請求項21に記載の方法。
- 複数の回路パターンを分析する方法であって、
(a)製品回路パターンを有する製品層の上に、前記製品回路パターンの上の位置に複数のクローン・テスト構造を含む第1のクローン層を形成するステップと、
(b)前記製品層の前記製品回路パターンにおけるアーティファクトによって生じた1つ以上の欠陥が前記第1のクローン層の前記複数のクローン・テスト構造に存在するかどうかを判定するステップと、
(c)前記第1のクローン層の上に第2のクローン層を形成するステップと、
(d)前記製品層または前記第1のクローン層におけるアーティファクトによって生じた1つ以上の欠陥が前記第2のクローン層に存在するかどうかを判定するステップと、
を含む、方法。 - 前記製品層、および第1および第2のクローン層が、処理ラインで製造されるテスト・ビヒクルに含まれ、
さらに、ステップ(a)の後でテストのために前記処理ラインから前記テスト・ビヒクルを取り除き、
ステップ(b)と(c)の間で前記テスト・ビヒクルを前記処理ラインに戻す、
請求項25に記載の方法。 - 前記製品回路パターンが、FEOL処理によって形成されたFEOL製品回路パターンである、請求項14に記載の方法。
- 前記クローン・テスト構造が複数のBEOL回路パターンまたは複数のBEOLヴィアを含む、請求項27に記載の方法。
- 前記製品回路パターンが、FEOL処理によって形成されたFEOL製品回路パターンである、請求項19に記載の方法。
- 前記クローン・テスト構造が複数のBEOL回路パターンまたは複数のBEOLヴィアを含む、請求項29に記載の方法。
- 前記製品回路パターンが、FEOL処理によって形成されたFEOL製品回路パターンである、請求項23に記載の方法。
- 前記クローン・テスト構造が複数のBEOL回路パターンまたは複数のBEOLヴィアを含む、請求項31に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36030402P | 2002-02-28 | 2002-02-28 | |
PCT/US2003/005959 WO2003075190A1 (en) | 2002-02-28 | 2003-02-27 | Back end of line clone test vehicle |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005527106A JP2005527106A (ja) | 2005-09-08 |
JP2005527106A5 JP2005527106A5 (ja) | 2006-11-24 |
JP4064925B2 true JP4064925B2 (ja) | 2008-03-19 |
Family
ID=27788976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003573576A Expired - Fee Related JP4064925B2 (ja) | 2002-02-28 | 2003-02-27 | Beolクローン・テスト・ビヒクル |
Country Status (6)
Country | Link |
---|---|
US (1) | US7395518B2 (ja) |
JP (1) | JP4064925B2 (ja) |
CN (1) | CN1650296A (ja) |
AU (1) | AU2003216443A1 (ja) |
TW (1) | TWI221014B (ja) |
WO (1) | WO2003075190A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10026743B2 (en) | 2016-08-15 | 2018-07-17 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7346470B2 (en) * | 2003-06-10 | 2008-03-18 | International Business Machines Corporation | System for identification of defects on circuits or other arrayed products |
US7131103B2 (en) * | 2004-03-04 | 2006-10-31 | Lsi Logic Corporation | Conductor stack shifting |
US7240322B2 (en) * | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Method of adding fabrication monitors to integrated circuit chips |
US7318206B2 (en) * | 2005-09-30 | 2008-01-08 | International Business Machines Corporation | Offset determination for measurement system matching |
WO2009090517A2 (en) * | 2008-01-14 | 2009-07-23 | Nxp B.V. | Redundant chain test structure for precise contact/via fail rate measurement |
KR20130053514A (ko) | 2011-11-14 | 2013-05-24 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 테스트 방법 |
US8890084B1 (en) * | 2013-09-03 | 2014-11-18 | United Microelectronics Corp. | Method for analyzing circuit pattern |
US10380305B1 (en) * | 2015-09-22 | 2019-08-13 | Pdf Solutions, Inc. | Direct probing characterization vehicle for transistor, capacitor and resistor testing |
KR102532200B1 (ko) | 2015-12-09 | 2023-05-12 | 삼성전자 주식회사 | 테스트 패턴, 반도체 소자의 테스트 방법, 및 집적 회로의 레이아웃 설계를 위한 컴퓨터 구현 방법 |
KR102661932B1 (ko) * | 2016-12-16 | 2024-04-29 | 삼성전자주식회사 | 멀티플 패터닝 리소그래피를 위한 집적 회로, 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법 |
US11650576B2 (en) | 2017-01-18 | 2023-05-16 | Asml Netherlands B.V. | Knowledge recommendation for defect review |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US433561A (en) * | 1890-08-05 | Erick c | ||
US3983479A (en) | 1975-07-23 | 1976-09-28 | International Business Machines Corporation | Electrical defect monitor structure |
US4835466A (en) | 1987-02-06 | 1989-05-30 | Fairchild Semiconductor Corporation | Apparatus and method for detecting spot defects in integrated circuits |
US4855253A (en) | 1988-01-29 | 1989-08-08 | Hewlett-Packard | Test method for random defects in electronic microstructures |
JP2591799B2 (ja) | 1988-08-12 | 1997-03-19 | 沖電気工業株式会社 | 半導体集積回路の欠陥検出方法及び欠陥検出用回路 |
US5602492A (en) * | 1992-03-13 | 1997-02-11 | The United States Of America As Represented By The Secretary Of Commerce | Electrical test structure and method for measuring the relative locations of conducting features on an insulating substrate |
US5347465A (en) * | 1992-05-12 | 1994-09-13 | International Business Machines Corporation | Method of integrated circuit chips design |
GB9321379D0 (en) * | 1993-10-15 | 1993-12-08 | Atomic Energy Authority Uk | Flow measuement |
US5646870A (en) * | 1995-02-13 | 1997-07-08 | Advanced Micro Devices, Inc. | Method for setting and adjusting process parameters to maintain acceptable critical dimensions across each die of mass-produced semiconductor wafers |
TW331650B (en) * | 1997-05-26 | 1998-05-11 | Taiwan Semiconductor Mfg Co Ltd | Integrated defect yield management system for semiconductor manufacturing |
US6427222B1 (en) * | 1997-09-30 | 2002-07-30 | Jeng-Jye Shau | Inter-dice wafer level signal transfer methods for integrated circuits |
US6518591B1 (en) * | 1998-12-02 | 2003-02-11 | Cypress Semiconductor Corporation | Contact monitor, method of forming same and method of analizing contact-, via- and/or trench-forming processes in an integrated circuit |
JP2000286383A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
JP2000294730A (ja) * | 1999-04-09 | 2000-10-20 | Mitsubishi Electric Corp | システムlsiチップ及びその製造方法 |
US6261956B1 (en) | 1999-09-17 | 2001-07-17 | Advanced Micro Devices, Inc. | Modified product mask for bridging detection |
WO2001037322A2 (en) * | 1999-11-18 | 2001-05-25 | Pdf Solutions, Inc. | System and method for product yield prediction using a logic characterization vehicle |
US6445199B1 (en) | 1999-12-14 | 2002-09-03 | Kla-Tencor Corporation | Methods and apparatus for generating spatially resolved voltage contrast maps of semiconductor test structures |
US6433561B1 (en) * | 1999-12-14 | 2002-08-13 | Kla-Tencor Corporation | Methods and apparatus for optimizing semiconductor inspection tools |
US6509197B1 (en) * | 1999-12-14 | 2003-01-21 | Kla-Tencor Corporation | Inspectable buried test structures and methods for inspecting the same |
US6813572B2 (en) * | 2001-10-25 | 2004-11-02 | Kla-Tencor Technologies Corporation | Apparatus and methods for managing reliability of semiconductor devices |
US7220990B2 (en) * | 2003-08-25 | 2007-05-22 | Tau-Metrix, Inc. | Technique for evaluating a fabrication of a die and wafer |
US20050112474A1 (en) * | 2003-11-20 | 2005-05-26 | Micronic Laser Systems Ab | Method involving a mask or a reticle |
-
2003
- 2003-02-27 AU AU2003216443A patent/AU2003216443A1/en not_active Abandoned
- 2003-02-27 US US10/504,898 patent/US7395518B2/en not_active Expired - Lifetime
- 2003-02-27 WO PCT/US2003/005959 patent/WO2003075190A1/en active Application Filing
- 2003-02-27 JP JP2003573576A patent/JP4064925B2/ja not_active Expired - Fee Related
- 2003-02-27 TW TW092104258A patent/TWI221014B/zh not_active IP Right Cessation
- 2003-02-27 CN CN03809434.7A patent/CN1650296A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10026743B2 (en) | 2016-08-15 | 2018-07-17 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
US20050086617A1 (en) | 2005-04-21 |
CN1650296A (zh) | 2005-08-03 |
TW200304194A (en) | 2003-09-16 |
US7395518B2 (en) | 2008-07-01 |
AU2003216443A1 (en) | 2003-09-16 |
TWI221014B (en) | 2004-09-11 |
WO2003075190A1 (en) | 2003-09-12 |
JP2005527106A (ja) | 2005-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7739065B1 (en) | Inspection plan optimization based on layout attributes and process variance | |
JP5357725B2 (ja) | 欠陥検査方法及び欠陥検査装置 | |
US7760929B2 (en) | Grouping systematic defects with feedback from electrical inspection | |
US7135344B2 (en) | Design-based monitoring | |
JP3998577B2 (ja) | 特徴付けビヒクル及びその設計方法、欠陥を識別する方法並びに欠陥サイズ分布を求める方法 | |
US11669957B2 (en) | Semiconductor wafer measurement method and system | |
JP4064925B2 (ja) | Beolクローン・テスト・ビヒクル | |
US20080148201A1 (en) | Design Structure and System for Identification of Defects on Circuits or Other Arrayed Products | |
US7752581B2 (en) | Design structure and system for identification of defects on circuits or other arrayed products | |
JP2017525160A (ja) | フィラーセル、タップセル、デキャップセル、スクライブライン及び/又はダミーフィル並びにこれらを内包する製品ICチップのために使用されるはずの領域への、IC試験構造体及び/又はeビーム標的パッドの日和見的配置 | |
US8289508B2 (en) | Defect detection recipe definition | |
US7459319B2 (en) | Method and apparatus for characterizing features formed on a substrate | |
JP2004259894A (ja) | 半導体装置の解析方法、解析システム及びプログラム | |
JP2011187836A (ja) | 半導体製造装置の管理方法及び管理システム | |
JP2009206295A (ja) | 半導体欠陥検査装置、および半導体欠陥検査方法 | |
JP2003315415A (ja) | 半導体デバイス解析システム | |
TW201925804A (zh) | 診斷半導體晶圓的方法 | |
Koenemann | Design/process learning from electrical test | |
JP2009302403A (ja) | 半導体装置の不良解析方法及び半導体装置の不良解析システム | |
US8621400B2 (en) | Method of evaluating systematic defect, and apparatus therefor | |
JP2005142187A (ja) | 欠陥解析方法、プログラム及び電子デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061002 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070221 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070521 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071227 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |