TWI221014B - Back end of line clone test vehicle - Google Patents
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Description
1221014 玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明) (一) 發明所屬之技術領域: 本申請書有要求已於2002年2月28日提出申請之美國 臨時專利申請書的利益,基於完整性,在此將其列入參考。 一般而言,本發明係關於積體電路之製造,尤其是描述 會影響晶圓良率之缺陷的方法及其原因。 (二) 先前技術: 在過去的二十年,複雜微妙的系統已在技術上進步到可 以評估出影響積體電路良率之缺陷。這些系統包含與測試 工具(T V)的設計相關所產生之良率模式,其有助於積體電 路製程之良率預測和良率提升。除了接觸式良率的量測之 外,(短流動)TV結構也被用以評估在單層上之缺陷。 在全流動TV之情形下,習知之技術並未揭露如何透過 電性測試之結果,確認在附近的(垂直的)層之缺陷的詳細 相互作用。對於透過光學和/或掃描式電子顯微鏡(SEM)檢 驗技術,確認在單層上的缺陷之情形,很難預測在檢驗層 上發現的製品會在其下一層中會產生什麼致命缺陷。換言 之,此種檢驗方法企圖確認在檢驗的層之中之致命缺陷。 在2 0 0 1年8月3 1日所提出申請之美國臨時專利申請書 第60/3 16,3 17號中,其中基於完整性,在此將其列入參考, 其提出一種跟銅波紋化學機械硏磨(CMP)製程幾何有關,可 以描述引發在附近的(垂直的)層中之缺陷特徵的相互作用 之TV的設計。 1221014 因此本發明希望提出加入考慮在多層次製程層中之結構 性製品的相互作用對良率的影響,具有良率預測能力之次 世代良率模式。 (三)發明內容: 本發明之一方向係測試工具,其包含至少一個在其上至 少具有一個產品電路圖案之產品層,及一個或多個形成在 該產品層上之同本系層。該一個或多個之同本系層包含複 數個根據由同本系測試工具電路圖案和同本系測試工具通 路所構成之群組的結構。存在一個或多個同本系層中之一 個或多個的缺陷,係產品電路圖案的傾向指示器,其影響 要形成在產品電路圖案上之接續層的良率。 本發明之另一方向係用以設計或製造複數個不同的測試 工具之方法,其中改善包含設計或製造複數個測試工具, 使得:每一個測試工具都具有在其上至少有一個產品電路 圖案之各個不同的產品層;每一個測試工具在該產品層上 都具有一個或多個同本系層,該一個或多個之同本系層包 含複數個根據由同本系測試工具電路圖案和同本系測試工 具通路所構成之群組的結構;及用於該複數個不同測試工 具的每一個之一個或多個同本系層都是相同的或實質上相 同的。 本發明之它一方向係分析複數個電路圖案之方法。第一 同本系層形成在產品層之上。第一同本系層包含複數個根 據由同本系測試工具電路圖案和同本系測試工具通路所構 成之群組的結構。然後決定一個或多個缺陷是否有出現在 1221014 由產品層中之製品所造成之第一同本系層中。在第一同本 系層之上,形成第二同本系層。然後決定一個或多個缺陷 是否有出現在由產品層或第一同本系層中之製品所造成之 第二同本系層中。 (四)實施方式: 方法範例係屬於積體電路之製造,尤其是一種描述及量 化透過與多層次積體電路結構中之附近的(垂直的)層相互 作用傳遞缺陷之結構性特徵的種類。該範例在接續沉積的 圖案層中造成致命的缺陷之電路圖案中,提供一個結構的 三維量測之方法。 該方法例使用與緊接在同本系層之下之實際的產品層相 互作用之單層(”同本系層”)的幾個圖案變數。此技術可以 確認產品層之特定結構特徵(”侵略體’’),其可以將缺陷引 入包含在τν同本系層變數中之給定敏感性幾何圖案。在 某些情形下,在產品層中之製品不可在單層測試工具中量 測,但相同的製品可以透過在製品上之同本系層中的引發 缺陷而直接量測。 下面說明一種範例,其中產生一可以提供許多內含在 BEOL(產品)金屬層中結構性特徵之效應的短流動TV,和 可以在許多位在其上之層中的可能幾何案例中產生缺陷之 通路的設計。一般而言,這些和其他的TV也可以使用具 有電性測試能力之TV設計,以評估和量化在下一製程層 上引發缺陷之給定產品層上結構性特徵的種類。對於任何 在給定多層次積體電路結構中之期望的兩層相互連接順序 1221014 ,自τν(伴隨著關於其位置之確認的缺陷之實際檢驗)之測 試所推論的最終資訊,在此種相互作用之情形下,可被用 > 以產生良率模式和良率預測系統。 第1A圖和第1B圖爲部分BEOL同本系TV範例之橫截 面圖。第1A圖圖示具有TV金屬查核點之BEOL同本系100 TV。第1B圖圖示具有TV通路查核點之BEOL同本系TV 150 。:BEOL同本系TV範例被用以評估在後續的BEOL層之開 放/短期良率方面,對Β Ε Ο L產品地形的影響。爲了晶圓產 品,建立一測試晶片覆蓋層。在第1 A圖和第1 B圖之圖式 ® 中,對於實際產品,FEOL(前排端),Ml和Mx-1係在銅(Cu) 波紋製程中所沉積的層(’’產品層”)1〇1、151。表示爲Mx、
Vx和Mx+1之各層作BEOL同本系圖案1〇2、152,此下面 會詳加說明。第一組圖案Μ X、V X和Μ X + 1 1 0 1、1 5 1係使 用相關的半導體產品製程形成。同本系圖案1 〇 2、1 5 2係使 用和相同產品所用之相同Β Ε Ο L製程製造。但是同本系層 圖案1 0 2、1 5 2係設計以致能在Μ 1和Μ X - 1層中之特定產 鲁 品電路圖案的存在,造成沉積在產品圖案上之各層中的製 品如何確認和分析。 覆蓋層可用以診斷Cu相互連接地形的主要問題。例如 ,在通路和金屬結構上,覆蓋層被用以硏究,孤立的/稠密 的和窄的/寬的圖案效應。”孤立的”一詞表示某些圖案係孤 立的(在附近沒有鄰居),而”稠密的”表示有稠密的鄰居圖 案包圍。此技術能在測試工具的製造上,增快周期時間。 產品批次可在任何通路(Vx)製程執行之前作分隔。故障可 1221014 以被局部化。產品層最好在可以製造對應的同本系τν區 域上分隔成獨立的測試單胞區域,以決定在同本系層中之 特定結構上的產品圖案效應。例如,對於4 X 3陣列中之1 2 個晶片,在產品場尺寸約爲1200μιηχ900μιη之同本系層中 ’可以使用約爲3 0 0 μπιχ 3 0 0 μπι的測試單胞區域。爲了最佳 化測試時間對失效局部化,普通技巧的其中之一,可以快 速地確認單胞尺寸對打線架數之間的妥協。 如第1 Α圖所示,測試工具丨〇 〇包含至少一個在其上至 少具有一個產品層(TEOL、Ml、Mx-l)101。在該產品層101 之上,形成一個或多個之同本系層(Mx、Vx、Mx+l)102。 Mx和Mx+1係包含電路圖案之金屬層。vx係包含在Mx和 Mx+1層中的通路連接圖案之通路層。該一個或多個同本系 層Μ X、V X、Μ X + 1包含複數個結構,其來自由同本系測試 工具電路圖案(金屬查核點)和同本系測試工具通路所構成 之群組。 在第1Α圖和第1Β圖中,Ml層可包含第一 Cu波紋層之 接點,其藉由鎢柱連接到位在其下之電路圖案。Μ X - 1層係 內氧化物介電質層(ILD)。在ILD層上方,形成同本系層 Mx、Vx、Mx+1。或者,Ml層可爲第二Cii波紋層,其中 Μ 1係藉由銅塡充通路連接到位在其下之金屬層。在μ 1爲 第二Cu波紋層之情形下,Mx-Ι層也會是介電質層。在第 1Α圖和第1Β圖之範例中,同本系TV層102、152對應Cu 波紋製程之代表層,但是該技術中之普通技巧可以很快地 發展用於其他BEOL製程之同本系TV圖案。 -10- 1221014 當製造的測試工具包含下(產品)層ιοί、151加上上(同本 系TV)層102、152時,存在在一個或多個同本系層中之一 個或多個的缺陷,係產品電路圖案的傾向指示器,其影響 要形成在”真正”產品之產品電路圖案上之接續層的良率。 因此,當正常的BEOL層被沉積在其上,當作使用同本系 TV層檢測之製品時,具有相同的FEOL,Ml和Mx-1產品 層之產品可期望具有相同型式之製品。 用以分析電路圖案之方法範例,包含:自測試工具1 〇 〇 、:I 5 0收集資料(透過電性測試)之步驟,其中測試工具包含 至少一個在其上至少具有一個產品電路圖案之產品層1 〇 1 、151,及一個或多個形成在該產品層上之同本系層102、 1 5 2,而該一個或多個的同本系層包含複數個結構,其來自 由同本系測試工具電路圖案和同本系測試工具通路所構成 之群組。然後決定一個或多個缺陷是否有出現在一個或多 個同本系層之中。此可以包含確認在該一個或多個同本系 層中之一個或多個的特定製品。 然後根據該決定,可以分析產品電路圖案的傾向,其影 響要形成在產品之產品電路圖案上之接續層的良率。此分 析可以包含確認造成一個或多個製品傳遞進入一個或多個 同本系層之產品層的特徵或屬性。例如,因爲在產品層本 身中造成故障,所以在產品層中之製品在短流動測試工具 中不可量測。雖然如此,在產品層中之製品可以在同本系 TV層中造成可檢測的缺陷。 同本系TV層最好是可再使用的。對於要用於複數個各 -11- 1221014 自不同的每一個產品層之相同的或實質上相同的同本系層 ,可以針對複數個產品的每一個,執行一個或多個產品圖 案層之製造,然後形成一個或多個同本系τν層之方法, 其中各產品都具有個別的產品層。 正如此處所使用的,當同本系層每個產品場都包含相同 數量的區域或晶片時,同本系層1 0 2、1 5 2實質上可視爲相 同的,而且在每一組同本系層中之區域都具有相同型式之 圖案。例如,若兩個同本系TV層面200都具有每個產品 場12個晶片,其中包含MDA、MDB、MSA、MSB、M WA ^ 、MWB、VDA、VDB、VSA、VWA,和兩個產品圖案,貝[] 兩者實質上可視爲相同的,如第2圖所示,且其將說明於 後。即使兩個TV之間的區域長度和寬度不同,該兩個TV 之同本系層實質上可視爲是相同的。 在具有實質上相同的佈局之同本系TV層中,用於複數 個測試工具的每一個之同本系層都具有行結構(如,蛇形和 梳子形,z字形通路鏈),但對應個別的產品層之長度和寬 φ 度,其可以具有各自不同的同本系層長度和同本系層寬度。 在具有實質上相同的佈局之同本系TV層中,用於複數 個測試工具的每一個之同本系層,對於在具有共同結構之 各測試工具的同本系層中之對應區域,其可分成複數個排 列在由各測試工具共用的共同佈局中之區域。因此,各同 本系TV的左上區域可以爲MDA區域,而各同本系TV的 右下區域則可以爲產品區域,如第2圖所示。 若使用相同的次晶片,則兩個TV之同本系層實質上也 -12- 1221014 可視爲是相同的,但是次晶片的特定排列使每一個同本系 TV都不同。因此,在第2圖之範例中,MDA和MDB單胞 (區域)的位置可以相互交換,而不會使源自TV之資訊退化 。其他的區域也可以相互交換。 各製造之BEOL同本系TV已確認過的特徵或屬性之表 列最好儲存在資料庫之中。此可以允許確認在資料庫中已 確認過的特徵或屬性之間的相互關係。當資料庫存放表示 具有同本系TV量測之製品的資料時,可以回饋相關資訊 ,以變更至少一個之產品的產品電路圖案設計。此外,也 可以回饋製造Β Ε Ο L同本系T V s的結果,以變更一個或更 多同本系層的設計。 因爲對於複數個不同的產品佈局,能夠使用相同或實質 上相同的同本系TV層面,所以可能可以使TV設計者的技 巧非常有效的使用,而且也可以建立在同本系TV中特殊 缺陷的發生,如何可以回追到位在下面之產品層中的製品 之大型知識庫。 _ 第2圖爲同本系TV層面範例之佈局。例如,該一個或 多個同本系層Mx、Vx、Mx+1具有複數個區域。該一個或 多個同本系層的每一個區域都包含個別的複數個結構,其 中該結構係由同本系測試工具電路圖案和同本系測試工具 通路所構成之群組建構。若在TV中沒有要查核的通路, 則對某TV電路圖案同本系層的瞭解就會很少。但若有通 路,則在通路下就有金屬層Mx,而在通路層之上就會有另 一金屬層Mx + 1。 -13- 1221014 在範例中,每個在網線中的場’都有12個晶片,在其上 有1 2個彼此完全相同的產品圖案。但是,每個場之任何數 量的一個或多個晶片都可出現在產品網線中。例如,每個 場可以有4、8、16或20個晶片。在第2圖之特定範例中 ,1 2個場如下: MDA和MDB係具有稠密金屬之同本系層圖案區域。如 下面之進一步的說明,一個或多個同本系層之MDA和MDB Μ域,具有除了自各區域邊界偏移不同距離之外,彼此完 全相同之同本系測試工具電路圖案,而且用於這兩個區域 $ 的每一個區域之焊墊群都位在區域的各自不同之部分,使 得各自位在不同區域部分之下之製品,可以在該兩個區域 的每一個區域中量測。參照第9 Α圖和第1 3 Α圖,此特徵 可用以描述所有區域之產品次晶片都可藉由TV量測,如 下面之進一步的說明。 M W A和M W B係具有寬金屬線之同本系圖案區域,而且 其也包含除了自各區域邊界偏移不同距離之外,彼此完全 φ 相同之同本系TV電路圖案。MSA和MSB係具有稀疏金屬 密度之同本系圖案區域,而且其也包含除了自各區域邊界 偏移不同距離之外’彼此完全相同之同本系TV電路圖案。 VDA和VDB係具有高通路密度和高金屬密度之同本系 圖案區域,而且其也包含除了自各區域邊界偏移不同距離 之外,彼此完全相同之同本系TV電路圖案。VSA係具有稀 疏通路密度和稀疏金屬密度之同本系圖案區域。VWA係具有 稀疏通路密度和高金屬密度之同本系圖案區域(使用寬金 -14- 1221014 屬線完成)° 最後,將兩個單胞標示爲’’PRODUCT”。在PRODUCT單胞 中,形成實際產品圖案之B E 0 L層。此允許在其餘的10個 區域中所觀察到的缺陷和在實際產品中所觀察到的(或沒有 觀察到的)缺陷,其間有關連。 第3A圖到第3C圖爲在同本系TV之金屬層上所形成的三 個圖案範例。在該一個或多個同本系層中,至少有二個區域 包含各自具有不同的金屬密度、線寬和線距組合之同本系測 試工具電路圖案。 該一個或多個同本系層至少具有三個區域,其中包含:具 有中間金屬密度,最小線寬和少許線距之第一區域MD A、 MDB ;具有最大金屬密度,相當寬的線寬和最小線寬之第二 區域MWA、MWB ;及具有最小金屬密度、最小線寬和最小 線距之第三區域M S A、M S B。 同本系TV金屬圖案探測所有具有可能位在上金屬層上 之少許的和極度的圖案之產品下位層圖案的相互作用。在 第3 A圖中,蛇形圖案提供少許的金屬密度。該密度爲〇 · 5 0 ,而L/S比爲0.28/0.28。第3B圖圖示具有用於高密密度 之寬的線寬之梳子形金屬圖案。該密度爲98%,而L/S比 爲14.0/0.28。第3C圖包含具有稀疏密度之蛇形圖案。該 密度爲〇·20,而L/S1/S2比爲0.28/0.28/2.0。雖然同本系 測試工具電路圖案範例包含蛇形結構,但是其他的圖案也 可以用在同本系金屬層中,以硏究由圖案所造成之三維效 應。例如,爲了確認在由FEOL圖案層所造成之BEOL層 1221014 中線寬的變化,期望在同本系TV層之中使用Kelvin和Van der P a u w糸吉構。 同本系TV通路圖案探測所有具有可能位在上通路層上 之少許的和極度的圖案之產品下位層圖案的相互作用。第 4A圖到第4C圖圖示可以用在一個或多個同本系層中至少 二個區域之額外的同本系圖案,其中包含各自具有不同的 金屬密度和通路密度組合之同本系測試工具通路。 在範例中,該一個或多個同本系層至少具有三個區域 (也示於第2圖之層面200),其中包含:具有相當高的金屬 密度和相當高的通路密度之第一區域VDA、VDB (第4A圖) ;具有相當稀疏的金屬密度和相當稀疏的通路密度之第二 區域VS A(第4B圖);及具有相當高的金屬密度和相當稀疏 的通路密度之第三區域VWA(第4C圖)。 在第4A圖到第4C圖之範例中,同本系層包含z字形通 路鏈,其中垂直線係在一層,而水平線則在另一層。z字 形鏈說明在美國臨時專利申請書第6 0 / 3 0 7,3 9 8號,在此因 基於完整性而將其列入參考。雖然z字形鏈已被說明,但 是另外的金屬層也可用於在同本系TV通路查核區域中之 金屬層。例如,如第5 A圖到第5 C圖所示,位在通路層 Vx之上和之下之金屬層Mx+1和Mx,所有的線都具有相 同的方向(和z字形相反)。第5 A圖圖示具有稠密的通路和 稠密的金屬之區域VA。第5B圖圖示具有稀疏的通路和稀 疏的金屬之區域V B。第5 C圖圖示具有稀疏的通路和稠密 的金屬區域V C。 -16- 1221014 第6圖爲對應示於第2圖層面之同本系TV網線佈局影 像圖。第7圖、第8A圖、第8B圖、第10圖至第12圖和 第1 4圖至第1 6圖爲該網線佈局影像的細部圖。 第7圖圖示根據第2圖所示之M D A區域的(8個)焊墊群 (PG)之2。如第7圖所示,一個或多個同本系層之頂端同 本系層的每一個區域都具有複數個完全相同的焊墊群P G 。在頂層上之焊墊群被用於跟隨TV製造之實際的電性測 試。在第7圖中之焊墊群P G範例在2 X 1 6個焊墊架的每一 側上,都具有5-8個在測試下裝置(DUT)。此區域具有2x 1 6個1 0 0 μ m X 1 0 0 μ m焊墊而間距1 2 0 μ m之陣列。在焊墊陣 列之上和之下大部分都是具有到達D U T之通路線的空空 間。所有在焊墊群範例(及次晶片)中之DUT都是完全相同 的。 第8A圖、第8B圖和第9B圖圖示A和B型次晶片有如 何的關連。第8 A圖圖示一部分包含A型次晶片之網線, 而第8 B圖則圖示包含B型次晶片之網線的對應部分。第 9 A圖和第9 B圖分別圖示A型和B型區域。除了彼此向左 /向右偏移之外,在A型和B型次晶片中的圖案是完全相 同的。A型晶片(如第8A圖)在次晶片的左側具有空空間”E” 。B型晶片(如第8B圖)在次晶片的右側具有空空間”E”。 因爲位在焊墊下之產品圖案中的製品不能在電性測試時量 測,所以在A和B型晶片中之焊墊,相對於位在其下之產 品圖案,係位在不同的位置。在圖案之某些特徵中的缺陷 只可在A型晶片中被量測(因爲它們位在B型晶片之焊墊 -17- 1221014 下)。在圖案之其他特徵中的缺陷只可在B型晶片中被量測 (因爲它們位在A型晶片之焊墊下)。因爲在層面中有包含 兩種型式之晶片,所以在全部之產品圖案中的缺陷都可以 被量測到。第1 3 A圖和第1 3 B圖圖示在A和B區域中之通 路次晶片佈局的關係如何,其中金屬層的型式相同。 第10圖爲用於第2圖和第6圖之MDA和MDB型單胞的 網線影像。此單胞包含具有稠密金屬之蛇形結構。第1 1 圖爲用於第2圖和第6圖之M S A和M S B型單胞的網線影 像。此單胞包含在蛇形結構中之稀疏金屬。第1 2圖爲第2 圖和第6圖之MWA和M WB型單胞。此單胞包含寬金屬結 構。第14圖爲用於第2圖和第6圖之VDA和VDB型單胞 的網線影像。此單胞包含稠密的通路結構。第1 5圖爲用於 第2圖和第6圖之V S Α單胞的網線影像。此單胞包含稀疏 的通路結構。第1 6圖爲用於第2圖和第6圖之V W A單胞 的網線影像。此單胞包含寬通路結構。 雖然同本系TV範例具有本身具有1 2個在1 2個完全相 同的產品圖案之上之次晶片的網線,但是在其他範例中, 也可以像單一圖案或在產品圖案之分割一樣少。雖然該範 例在產品層中包含1 2個完全相同的產品圖案,但是對於同 本系TV的每一個單胞,在相同的或不同的垂直層,可能 可以位在各個不同的產品圖案之上。 下面所作之觀察係有關於同本系TV的檢驗。對於SEM 或光學檢驗工具而言,可以觀察在同本系TV群中之基準 線缺陷性。此能確保沒有新的或意料外的隨機缺陷模式毀 -18- 1221014 了該TV群。接著執行觀察到的缺陷對電性同本系TV結構 失效的覆蓋分析。若假設所有觀察到的缺陷(藉由SEM或 光學裝置)都是隨機缺陷,則可以使用覆蓋分析,根據用以 增加分析靈敏度之地形相關分析,排除隨機缺陷驅動失效 ~ 。若某些缺陷被發現係地形相關,則可以使用缺陷位置, 以局部化缺陷,並且確認地形相互作用。藉由與電性測試 無關之S EM或光學檢驗所發現之缺陷,假設是隨機缺陷。 藉由與電性測試π侵略體-犧牲體”對相關之S E Μ或光學檢 驗所發現之缺陷,假設是各層之間相互作用的三維缺陷。 ® 對於使用具有雷射散射之暗場檢驗工具,以檢驗在晶圓 表面上之塵粒或對比差的暗場檢驗而言,可以跟隨著正常 的程序,以檢驗總地形相關失效,或靈敏的程序,對於邊 緣的地形相關失效,局部化在同本系TV中殘留的TaN。 用以檢驗晶圓之”典型的或’’正常的")程序係以相當低的 妨礙率捕捉主要的缺陷模式。妨礙缺陷係假缺陷(即,檢驗 ”發現’’到的缺陷,但是實際上不是)或與良率無關且對檢驗 φ 無用之缺陷(如非常輕微的膜厚差)。’’靈敏的”程序係調整 以發現敏感的,難以檢測的缺陷模式,但是具有很高的妨 礙率。因爲覆蓋分析可用以使成序資訊與電性失效資訊互 相有關係,所以根據訊號/雜訊(S/N)比,過多的假缺陷未 必是一個問題。 使用與軟體相關之靈敏的程序通常是可接受的,其使在 暗場檢驗所所發現之缺陷與電性測試時所發現之電性失效 相匹配。對於缺陷源分析而言,此稱爲’’覆蓋分析”或D S A。 -19- 1221014 若假缺陷的比率’’夠低’’(即量不是很大),則發生在下列相 同結構中所有的三種缺陷未必可信:在該結構中之假缺陷 ,在該結構中未被觀察到之真缺陷,及在該結構之電性失 效。 至少有三個檢驗選擇。例如,整個製程區可以在隨機模 式下檢驗。’’製程區’’係微影製程步進器的一個曝光區域, 所以也稱爲’’曝光區域’’或只簡稱爲”區域’’。藉由橫越過晶 圓作圖案倍數的曝光(以列/行圖案),將晶圓製作圖案。通 常區域要比單一產品晶粒設計尺寸大,所以可以將倍數的 ® 產品晶粒設計在單一個區域之中,而且可以同時曝光。檢 驗整個製程區係最不靈敏且僅可能快速的選擇。 爲了均勻的/稠密的間隔,可以製作三組”不考慮的”區域 ,選擇性均勻的,稠密的和稍許的製程區部分。’’不考慮的 "區域係一種方式,在特殊檢驗期間,告知檢驗工具忽略各 受檢晶粒的某些區域。因此,若期望具有用於稀疏的(即均 勻的)晶粒區域對稠密的晶粒區域之個別的檢驗程式,則可 φ 以建立稀疏的程式,以放置’’不考慮’’的區域在稠密的區域 之上,且建立稠密的程式,以放置π不考慮的’’區域在晶粒 之稀疏的區域之上。然後將這兩種檢驗程式應用到位在晶 圓上之晶粒,並且後面再將結果在軟體中合倂。此種方法 對所有的檢驗造成較高的品質。此允許從頭到尾有較佳的 靈敏度,但是比檢驗整個製程區緩慢。 另一種選擇係在個別的檢驗中檢驗1 2個次晶粒的每一 個。此允許對所有的圖案變化時有最佳的靈敏度。其可能 -20- 1221014 意味著最花時間的安裝和最緩慢的全產量。因爲網線層面 和晶圓製程區圖案都和產品一樣,所以在置入晶圓之前, 可能可以先執行某些程式的安裝。 除了上述之方法外,該方法範例還可擴大到幾個方面: ^ 1 .可以使用複數個產品當作下位基底,設計同本系層。圖 案密度引出可以根據複數個產品設計確認”邊緣情況”。邊 緣情況係知道什麼是能夠生產具有功能晶片之製程邊界的 情況。例如,藉由產品的規格說明書所允許之最低的和最 高的圖案密度,說明了兩種可能的邊緣情況。然後將用以 ® 引出複數個產品之邊緣情況圖案(例如,根據產品說明書) ,複製在一起,成爲一個新的晶片設計,其中同本系層被 應用在這些特別選擇的產品製品之上。 2 .同本系層可以與產品層混合。如上所述,同本系層對下 位層的地形很敏感。基於引出,各同本系層可以和不同數 量之下位侵略體(產品層)一起成長。第17A圖爲圖示此槪 念之各層的橫截面圖(側視)。在第1 7 A圖中,橫列表示各 φ 層。字母”A”表示侵體圖案(g卩,會影響同本系層之產品圖 案)。字母” V”表示在同本系層中之犧牲圖案,其可能會受 到下位的侵略體圖案影響。 藉由切割產品的某些區域,且將其放在犧牲同本系層之 內,此設計是可行的,如示於第1 7 A圖之第2層到第4層 。此允許只用一組同本系層遮罩組,在所有產品層中之三 維就有最佳之邊緣情況的硏究。 部分已完的TV可以自要被測試和描述特徵之各A、V組 -2 1- 1221014 合的製程拉回。(否則,對於所有層次之總連續製程,不同 的次晶片,焊墊可以在不同的層次。)然後在次晶片上之其 他層次可以使用適當的遮罩”攤開”。或者,在相同的次晶 片上,可以使用不同的焊墊層次。 焊墊宜可用於所有的犧牲層且彼此堆疊在上方。所以不 管期望是怎樣的層,晶圓都可以拉回(從生產製程),而且 在可量測的點,不管怎樣的焊墊都是可用的。無論是在所 有的層建立之後,或是在某些(或至少一個)犧牲層已製作 完成之後,沒有限制何時要完成測試,其中具有最大的彈 性。 第17A圖之TV可以使用在頂層上之犧牲圖案的焊墊作 電性測試。製程可以任意地在任何幾個中間製程操作,和 測試執行之後停止。 例如,如第1 7 B圖所示,在第4層形成之後,可以任意 地自製程線移開TV,並且可以使用在第4層中之犧牲圖案 的焊墊,執行第4層之電性測試。然後TV可以回到製程 線,以完成第5層之製程。 或者,如第1 7 C圖所示,在第3層形成之後,可以任意 地自製程線移開TV,並且可以使用在第3層中之犧牲圖案 的焊墊,執行第3層之電性測試。然後TV可以回到製程 線,以完成製程(第4層和第5層)。 再者,如第1 7 D圖所示,在第2層形成之後,可以任意 地自製程線移開TV,並且可以使用在第2層中之犧牲圖案 的焊墊,執行第2層之電性測試。然後TV可以回到製程 -22- 1221014 線,以完成製程(第3層到第5層)。 雖然第17A圖到第17D圖提供了具有四層同本系層之 TV的範例,但是可以使用任何數量之同本系層,其中同本 系層具有用以對同本系層的任何子集合作電性測試之焊墊。 這些中間測試步驟可以組合執行。例如,在第2、3和5 層之後,可以執行電性測試,但第4層不用。在第2、4 和5層之後,可以執行測試,但第3層不用。其他的測試 組合也是可以預期的。 3.習慣化侵略體/犧牲DOE(實驗設計)。爲了探究製程窗, 即使在第一產品可用於量產之前,也要期望能探究3 - D (三 維)層的良率影響。爲了這樣作,可以藉由”同本成長”該產 品設計屬性,例如,圖案形狀和密度,將可以被用在未來 產品中之侵略體層設計成同本系TV的一部分。 然後將此種DOE與同本系TV組合,如第1 8圖所示。在 第18圖中,字母” A”表示侵略體3D-DOE層,而字母” V” 則表示在同本系層中之犧牲圖案。可以混合侵略體和犧牲 層之層的數量沒有限制。 第1 9圖爲方法範例之流程圖。 在步驟1 9 0 0,對複數個產品的每一個執行包含步驟1 9 0 2 到1 9 1 0之迴路。 在步驟1 9 0 2,自具有用於每一個產品之同本系層共同組 合的測試工具收集資料。 在步驟1 9 0 4,決定在測試工具的同本系層中是否有缺陷 。若發現沒有缺陷,則對此特殊產品略過步驟1 9 06到1 9 1 0。 1221014 在步驟1 9 0 6,確認在同本系層之製品。 在步驟1 9 0 8,確認造成在同本系層中缺陷,在產品層中 之特徵。 在步驟1 9 1 0,分析產品電路圖案的傾向對形成在電路圖 案上之層的良率影響。 在步驟1 9 1 2,將對形成在那些特徵上之層的良率影響傾 向之特徵表列儲存在資料庫中。 在步驟1 9 1 4,確認在特徵中的任何相關性。 在步驟1 9 1 6,將相關性回饋到共同同本系層的設計,用 Φ 以增強Β Ε 0 L同本系測試工具。 雖然本發明已根據實施範例說明,但是並非要限制其範 圍。反而是所附之申請專利範圍應該要廣泛建構,以包含 本發明之變化例和實施例,那些技術中的技巧並不會脫離 本發明等效之範圍。 (五)圖式簡單說明: 第1Α圖爲部分包含金屬查核點之後排端(BEOL)同本系 τν的橫截面圖。 · 第1 B圖爲部分包含通路查核點之後排端(Β E 0 L )同本系 TV的橫截面圖。 第2圖爲具有每場12個不同晶片之BEOL同本系TV範 例的層面圖。 第3 A圖到第3 C圖爲具有不同金屬密度和線寬之金屬圖 案的三種組合。 第4 A圖到第4 C圖爲分別具有z字形圖案之金屬密度和 通路密度的不同組合之三種通路測試單胞。 -24- 1221014 第5 A圖到第5 C圖爲分別具有直線連接圖案之金屬密度 和通路密度的不同組合之三種通路測試單胞。 第6圖爲對應第2圖之層面的網線佈局。 第7圖、第8 A圖和第8 B圖爲第2圖之網線佈局的特徵。 第9A圖和第9B圖爲同本系TV金屬電路的佈局如何在 次晶片1和次晶片2之間偏移。 第9 C圖爲第9 B圖之細部放大圖。 弟1 0圖到弟1 2圖爲第2圖之網線佈局的細部放大圖。 第1 3 A圖爲同本系TV通路層電路的佈局如何在次晶片 1和次晶片2之間偏移。 第1 3 B圖爲第丨3 a圖之細部放大部。 第1 4 A圖到第丨6圖爲第2圖之網線佈局的細部放大圖。 第17A圖爲具有複數個上層,而每一個上層都具有侵略 體和犧牲圖案之另一個BEOL同本系TV範例的橫截面圖。 第17B圖到第17D圖爲在製造第17A圖的TV時之中間 步驟,其中在每一個中間步驟之最近沉積層具有侵略體和 犧牲圖案。 第丨8圖爲另一種在實驗階段,用以影響三維良率設計之 BEOL同本系TV的橫截面圖。 第1 9圖爲根據本發明之某一實施例的方法範例。 主要部分之代表符號說明: 1 00 BEOL同本系層 10 1 產品層 1 02 同本系層圖案 -25- 1221014 15 0 15 1 15 2 200 BEOL同本系TV 產品層 同本系層圖案 同本系TV層面
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Claims (1)
1221014 拾、申請專利範圍 1 . 一種測試工具,包含: 一在其上至少具有一產品電路圖案之產品層; 一或多個形成在該產品層上之同本系層,該一或多個之 同本系層包含複數個根據由同本系測試工具電路圖案和 同本系測試工具通路所構成之群組的結構, 其中存在一或多個同本系層中之一或多個的缺陷,係 該產品電路圖案的一傾向之一指示器,以影響要形成在 產品電路圖案上之接續層的良率。 2 .如申請專利範圍第1項之測試工具,其中該一或多個同 本系層具有複數個區域,該一或多個同本系層的每一個 區域,都包含複數個根據同本系測試工具電路圖案和同 本系測試工具通路所構成之群組的結構。 3 .如申請專利範圍第2項之測試工具,其中該一或多個同 本系層之一頂層的每一個區域都具有複數個完全相同的 焊墊群。 φ 4 .如申請專利範圍第3項之測試工具,其中每一個焊墊群 在測試時都與複數個裝置相關。 5 .如申請專利範圍第2項之測試工具,其中該一或多個同 本系層的其中兩個區域,具有除了自各區域邊界偏移不 同距離之外,彼此完全相同之同本系測試工具電路圖案 ,而且用於這兩個區域的每一個區域之焊墊群都位在區 域的各自不同之部分,使得各自位在不同區域部分之下 之製品,可以在該兩個區域的每一個區域中量測。 -27- 1221014 6 .如申請專利範圍第2項之測試工具,其中該一或多個同 本系層中,至少有兩個區域包含各自具有不同的金屬密 度、線寬和線距組合之同本系測試工具電路圖案。 7 .如申請專利範圍第6項之測試工具,其中該同本系測試 工具電路圖案包含蛇梳形結構。 8 .如申請專利範圍第6項之測試工具,其中該一或多個同 本系層至少具有三個區域,其包含: 一具有一中間金屬密度,一最小線寬和一稍許線距之 第一區域; 一具有最大金屬密度,相當寬的線寬和最小線距之第 二區域;及 一具有最小金屬密度,最小線寬和最小線距之第三區 域。 9 .如申請專利範圍第2項之測試工具,其中在該一或多個 同本系層中,至少有兩個區域包含各自具有不同的金屬 密度和通路密度組合之同本系測試工具通路。 1 0 .如申請專利範圍第9項之測試工具,其中該一或多個同 本系層至少具有三個區域,其包含: 一具有相當高的金屬密度和相當高的通路密度之第 一區域; 一具有相當稀疏的金屬密度和相當稀疏的通路密度 之第二區域;及 一具有相當高的金屬密度和相當稀疏的通路密度之 第三區域。 -28- 1221014 1 1 .如申請專利範圍第1項之測試工具,其中該同本系層包 含Z字形通路鏈。 1 2 . —種用以分析電路圖案之方法,包含下列步驟: (a) 自測試工具收集資料,其包含: 一在其上至少具有一個產品電路圖案之產品層,及 一或多個形成在該產品層上之同本系層,該一或多個 同本系層包含複數個根據由同本系測試工具電路圖案 和同本系測試工具通路所構成之群組的結構; (b) 決定一或多個缺陷是否有出現在該一或多個同本系 層之中; (c) 根據步驟(b)所做之決定,分析該產品電路圖案的一 傾向對要形成在產品的產品電路圖案上之一接續層的 良率影響。 1 3 .如申請專利範圍第1 2項之方法,其中: 步驟(b)包含確認在該一或多個同本系層中之一或多 個特定的製品;及 步驟(c)包含確認造成該一或多個製品傳遞進入該一 或多個同本系層中之產品層的一特徵或屬性。 1 4 .如申請專利範圍第1 3項之方法,又包含: 對每一個各自具有個別的產品層之複數個產品,執行 步驟(a)到步驟(c),其中當對各自不同的產品層執行步 驟(a)時,使用相同或實質上相同的同本系層。 1 5 .如申請專利範圍第1 4項之方法,又包含將已確認之特 徵或屬性的表列儲存在資料庫中。 -29- 1221014 1 6 .如申請專利範圍第1 5項之方法,又包含: 確認在資料庫中已確認之特徵或屬性,當中的相關性。 1 7 .如申請專利範圍第1 6項之方法,又包含回饋相關性的 資訊,以變更至少一個產品之該產品電路圖案的設計。 1 8 .如申請專利範圍第1 6項之方法,又包含回饋相關性的 資訊,以變更該一或多個同本系層之設計。 1 9 . 一種用以設計或製造複數個不同的測試工具之方法,其 包含該複數個測試工具之設計或製造的改善,所以: 每一個測試工具都具有各不相同之至少具有一個產 品電路圖案在其上的產品層; 每一個測試工具在產品層上都具有一或多個同本系 層,該一或多個同本系層包含複數個根據由同本系測試 工具電路圖案和同本系測試工具通路所構成之群組的 結構;及 用於複數個不同測試工具的每一個之該一或多個同 本系層,都是相同的或實質上相同的。 2 0 .如申請專利範圍第1 9項之方法,又包含: 決定一或多個缺陷是否有出現在各測試工具的一或 多個同本系層之中;及 根據出現在各測試工具之相同的或實質上相同的同 本系層中的缺陷所做之決定,分析各產品電路圖案的一 傾向對要形成在產品的產品電路圖案上之接續層的良 率影響。 2 1 .如申請專利範圍第1 9項之方法,其中用於複數個測試 -30- 1221014 工具的每一個之同本系層具有共同的結構,而且對應個 別的產品層之長度和寬度,其具有各不相同的同本系層 長度和同本系層寬度。 2 2 .如申請專利範圍第1 9項之方法,其中用於複數個測試 工具的每一個之同本系層分割成複數個區域,排列成由 各測試工具共用之共同佈局,在各測試工具之同本系層 中的對應區域具共同的結構。 2 3 . —種用以分析複數個電路圖案之方法,包含下列步驟: (a) 在產品層上形成第一同本系層,該同本系層包含複 數個根據由同本系測試工具電路圖案和同本系測試工 具通路所構成之群組的結構; (b) 決定一或多個缺陷是否有出現在由產品層中之製品 所造成之第一同本系層之中.; (〇在該第一同本系層之上形成一第二同本系層;及 (d)決定一或多個缺陷是否有出現在由產品層或第一同 本系層中之製品所造成之該第二同本系層之中。 24 .如申請專利範圍第23項之方法,其中該產品層和該第 一與第二同本系層係包含在製程線所製造之測試工具 中,該方法又包含: 在步驟(a)之後,爲了測試,自製程線移開該測試工 具;及 在步驟(b)和步驟(〇之間,使該測試工具回到製程線。
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