JP2004501505A - 改良された試験構造および検査方法並びに利用方法 - Google Patents

Abstract

【課題】
【解決手段】サンプルを検査するための方法が開示されている。第１の方法は、第１のグループの試験構造に関連する第１のフィールドに移動する工程を備える。第１のグループの試験構造の一部は、第１のフィールド内に存在する。この方法は、さらに、第１のグループの試験構造内に欠陥が存在するか否かを決定するために第１のフィールドを走査する工程を備える。第１のグループの試験構造内に欠陥があると決定された場合、その方法は、さらに、第１のグループの試験構造内における特定の欠陥の位置を決定するために、領域の移動を繰り返してその領域を走査する工程を備える。この第１の方法の実施に適した試験構造も開示されている。
【選択図】図３２

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、試料の検査および分析の分野に関し、特に、半導体集積回路の欠陥の検査および分析に関する。
【０００２】
【従来の技術】
半導体集積回路（ＩＣ）業界においては、回路のパッキング密度を高めることが常に要求されている。パッキング密度を増大させる要求は、サブミクロンの素子寸法を実現するための新しい材料および工程を開発するよう、半導体業界を導いてきた。そのような極めて小さい寸法でＩＣを製造すると回路が複雑になるため、製造の様々な段階で集積回路を検査するための改良方法への要求が、常に存在する。
【０００３】
製造の様々な段階でのそのような製品の検査は、非常に重要であり、歩留まりと製品の信頼性を大きく改善する可能性があるのだが、ＩＣの複雑性が増すと、そのような検査のコストが、費用と時間の両方の面で増大する。しかしながら、製造における早い段階で欠陥が検出されれば、欠陥ＩＣを数多く製造する前に、欠陥の原因を突き止めて直すことができる。
【０００４】
欠陥ＩＣによって引き起こされる問題を解決するために、ＩＣの製造業者は、半導体の欠陥試験構造を加工することがある。そのような欠陥試験構造は、欠陥分析のためのものである。欠陥試験構造は、ＩＣの製品に生じる欠陥に敏感であるように加工されるが、欠陥の存在がより容易に確認されるように設計される。そのような欠陥試験構造は、ＩＣ製品と同一の半導体基板上に形成されることが多い。
【０００５】
欠陥試験構造の１つの例は、ＭＩＴで設計された銅ＣＭＰ試験マスクセットにおいて見られる。この試験マスクセットは、結果の銅線形状が、線のピッチ、線の幅、先のアスペクト比のようなパラメータに依存する程度を定量化するよう設計されている。しかしながら、ＭＩＴマスクセットは、電子ビームを用いるのではなく、電気プローブを広い領域（およそ１００×１００μｍ２）の所定のパッドに接触させることにより、電流が素子に通されるという従来の電気的な試験を用いて試験されるよう設計されている。その分野で周知のように、欠陥検出システムは、荷電粒子ビームを頻繁に用いる。そのようなシステムでは、電子ビームのような荷電粒子ビームが、欠陥試験構造に照射される。電子ビームと回路の形状との相互作用は、二次電子、後方散乱電子、Ｘ線など、様々な強さの数多くの信号を発する。通例、電子ビーム法は、回路欠陥検出のためのよく知られた「電圧コントラスト」技術に対して二次電子信号を用いる。
【０００６】
電圧コントラスト技術は、試験中の試験構造の様々な位置における電位差が、二次電子の放射の強さの差を引き起こすことに基づく。そのため、走査される領域の電位の状態は、例えば配線パターンなどの低電位な部分を明るく表示し（二次電子の放射の強さが大きい）、高電位な部分を暗く表示する（二次電子の放出の強さが比較的小さい）ような電圧コントラストの画像として取得される。あるいは、システムは、低電位な部分を暗く表示し、高電位な部分を明るく表示するよう構成されてもよい。
【０００７】
二次電子検出器は、走査電子ビームによって走査される経路でのみ起こる二次電子の放出の強さを測定するために用いられる。欠陥部分は、検査されている部分の電位の状態から確認できる。ある形式の検査では、欠陥のある電圧コントラスト画像と欠陥のない画像との間の不一致の部分から、欠陥の位置が明らかになる。
【０００８】
そのため、そのようなシステムでは、電圧コントラストは、製造される回路各々について、欠陥のある回路と欠陥のない回路両方に対して同時に観察される。しかしながら、現在製造されているＩＣの密度を考えると、比較を実行するための電圧コントラストのデータを走査するために必要な時間はかなりのものである。そのような回路の検査と分析には、数日掛かることもある。したがって、より効率的な電圧コントラスト検査システムが求められている。
【０００９】
【発明の概要】
本発明は、試験構造における欠陥を検出するためのシステムを備える。そのシステムは、効率的かつ効果的な欠陥試験を実行するよう動作する。そのシステムは、さらに、以下に詳述するように、改良欠陥試験のための新しい試験構造を備える。
【００１０】
一実施形態では、本発明は、サンプルを検査する方法に関する。その方法は、第１のグループの試験構造に関連する第１のフィールドに移動する工程を備える。第１のグループの試験構造は、部分的に第１のフィールド内に存在する。その方法は、さらに、第１のグループの試験構造に欠陥が存在するか否かを決定するために第１のフィールドを走査する工程を備える。第１のグループの試験構造に欠陥があると決定された場合、その方法は、さらに、第１のグループの試験構造における特定の欠陥の位置を決定するために、領域の移動を繰り返してその領域を走査する工程を備える。一実施例においては、欠陥は、検査される第１のフィールドの外に位置する。
【００１１】
別の実施形態では、試験構造が開示されている。試験構造は、それぞれが第１の端部と第２の端部とを有する複数の導電線を備える。導電線の第１の端部は、走査可能な領域内に存在し、導電線の第２の端部は、走査可能な領域から離れて伸びている。導電線の少なくとも１つは、浮遊しているか、もしくは、所定の電位に接続されている。
【００１２】
別の実施形態では、走査領域を有する半導体ダイが開示されている。半導体ダイは、第１の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、完全に走査領域内に配置されている。半導体ダイは、さらに、第２の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、部分的にのみ走査領域内に配置されている。試験構造は、走査領域の走査の結果、走査領域外の欠陥が検出されるように配置される。好ましい実施形態では、第２の複数の試験構造は、主に走査領域の外に配置された試験構造を含む。別の態様において、第２の複数の試験構造は、走査領域内に配置された第２の複数の試験構造の一部に対して電圧コントラストを実行することにより、走査領域外に配置された第２の複数の試験構造の一部に関連するショートを検出できるように配置される。特定の実施例では、第１の複数の試験構造は、複数種類の試験構造を含んでおり、これらの試験構造は、第１種の試験構造と第２種の試験構造とを含む。第１種の試験構造は第２種の試験構造と異なっており、第１種および第２種の試験構造は、ビアチェーン試験構造、化学機械研磨（ＣＭＰ）試験構造、コンタクトアレイ試験構造、配列のズレを測定するための試験構造、またはＣＭＰダミー金属充填物試験構造であってよい。
【００１３】
別の実施形態において、半導体ダイは、少なくとも１つの電気的に非絶縁の導電試験構造に隣接して配置された少なくとも１つの電気的に絶縁された導電試験構造を有する。電気的に絶縁された試験構造の第１の部分が、走査領域内に配置され、電気的に絶縁された試験構造の第２の部分が、走査領域外に配置されていることにより、少なくとも１つの電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に絶縁された試験構造の第２の部分と電気的に非絶縁の試験構造との間のショートを検出することができる。好ましい実施形態では、電気的に非絶縁の試験構造の第１の部分の幅は、電気的に非絶縁の試験構造の第２の部分の幅以下である。
【００１４】
別の態様では、本発明は、検査を行う方法に関する。サンプルは、少なくとも１つの粒子ビームで第１の方向に走査される。サンプルは、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。サンプルの面積あたりの欠陥数が、第１の走査の結果として検出され、１または複数の検出された欠陥の位置が、第２の走査から決定される。特定の実施形態において、サンプルは、複数の試験要素を有する試験構造を備える。試験要素の第１の部分は、欠陥を持つ試験構造を確認するために第１の走査中にビームに暴露される。試験要素の第２の部分は、欠陥を分離して特徴付けるために第２の走査中にビームに暴露される。
【００１５】
別の方法の実施形態において、サンプルの第１の部分は、少なくとも１つの粒子ビームで第１の方向に走査され、サンプルの第２の部分は、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。第２の部分内の各欠陥の大体の位置は、第１の方向の走査から決定され、第２の部分内の各欠陥の詳細な位置は、第２の方向の走査から決定される。別の方法の態様では、サンプルの第１の部分は、少なくとも１つの粒子ビームで第１の方向に走査され、サンプルの第２の部分は、少なくとも１つの粒子ビームで第２の方向に走査される。第２の方向は、第１の方向に対して、ある角度をなしている。第２の部分内の欠陥の目録は、第１の方向の走査から決定され、第２の部分内の欠陥の特徴は、第２の方向の走査から決定される。さらに別の実施形態において、真空内に存在する半導体ダイの電気的な欠陥を検出し位置を特定するための方法が開示されている。半導体ダイ内の欠陥が検出される。真空状態を損なわずに、集束イオンビームを用いて、欠陥を露出させるために半導体ダイから構造を除去し、次いで、欠陥を特徴付ける。
【００１６】
他の実施形態では、半導体ダイの試験構造上の電気的な欠陥を検出するための方法が開示されている。半導体ダイは、複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを備える。複数の電気的に絶縁された試験構造に対して、電圧が確立される。これらの電圧は、複数の電気的に非絶縁の試験構造の電圧とは異なっている。半導体ダイの領域は、第１の方向に連続的に検査され、それによって、欠陥のある試験構造が存在するか否かを示す電圧コントラストデータが取得される。電圧コントラストデータは、１以上の欠陥試験構造が存在するか否かを決定するために分析される。
【００１７】
別の実施形態では、半導体ダイの下位の金属層に形成された下層試験構造を有する半導体ダイが開示されている。下層導電試験構造は、第１の端部と第２の端部とを有する。第１の端部は、所定の電圧レベルに接続されている。半導体ダイは、さらに、下位の金属層の上方に形成された絶縁層を備える。ダイは、さらに、半導体ダイの上位の金属層に形成された上層試験構造を備える。上層導電試験構造は、下層導電試験構造の第２の端部と接続されている。上位の金属層は、絶縁層の上方に形成される。特定の実施例では、下層試験構造の第１の端部は、接地されている。別の実施形態において、半導体ダイは、さらに、基板と、下層試験構造の第１の端部と基板との間に接続された第１のビアとを備える。さらに別の態様では、下層試験構造は、延長された金属線であり、上層試験構造は、電圧コントラスト要素である。
【００１８】
別の態様において、本発明は、半導体ダイを試験する方法に関する。半導体ダイは、基板と、第１の金属層と、第１の金属層の上方に形成された第２の金属層とを備える。第１の金属試験構造は、第１の金属試験構造が第１の電気接続を有するように、半導体ダイの第１の金属層に形成される。第２の金属試験構造は、第２の金属試験構造が第１の金属試験構造への第２の電気接続を有するように、半導体ダイの第２の金属層に形成される。第２の電気接続は、第１の電気接続から、ある距離を隔てて形成される。電流が第２の金属試験構造から第１の接続へ流れることができる程度を評価することにより、第１の金属試験構造が、第１の電気接続と第２の電気接続との間で無傷であるか否かが決定される。
【００１９】
別の態様では、試験構造を加工する方法が開示されている。電圧コントラスト試験構造要素が形成され、少なくとも１つの非導電層が、試験構造要素の少なくとも一部分に形成される。非導電層内には、少なくとも１つの導電要素が形成される。導電要素は、電圧コントラスト試験構造と電気的に接続されている。別の実施形態において、製品の品質を検査する方法が開示されている。製品上方に存在する電圧コントラスト試験構造に対して、製品の製造中に電圧コントラスト試験を行うことによって生成された製品品質に関するデータが取得される。製品上の存在する電圧コントラスト構造の少なくとも一部は、製品の受け入れに先立って再検査され、それによって、製品品質を示す追加のデータが生成される。
【００２０】
別の態様では、半導体ダイが開示されている。ダイは、下層試験構造要素と、下層試験構造要素の少なくとも一部を覆う非導電層と、下層試験構造要素の少なくとも一部よりも上方にある上層試験構造要素と、非導電層内の導電要素とを備える。導電要素は、下層試験構造要素および上層試験構造要素と電気的に接続されている。半導体ダイは、さらに、複数の下層試験構造要素と複数の上層試験構造要素とを備えることが好ましい。複数の下層試験構造要素は、同一の第１の導電層内に形成され、複数の上層試験構造要素は、同一の第２の導電層内に形成される。上層および下層試験構造要素は、非導電層内の複数の導電要素によって互いにつながれている。そのような構造を加工および検査するための方法も開示されている。
【００２１】
他の実施形態において、複数の化学機械研磨の際の欠陥を最小限に抑えるように、配置されサイズを決められた複数のダミー充填物を有する半導体ダイが開示されている。少なくとも１つのダミー充填物は、下層にある試験構造に接続されている。好ましい実施形態において、半導体ダイは、さらに、複数の導電層と基板とを備える。下層にある試験構造は、複数の導電層の第１の層から形成される第１の層の一部と、第１の層の一部を少なくとも１つのダミー充填物に接続するビアとを備える。別の態様において、下層にある試験構造は、さらに、第１の層の一部を基板に接続するビアを有し、下層にある試験構造は、複数の層の一部とビアとを有することで、多層試験構造を形成している。別の実施形態において、本発明は、半導体ダイを加工する方法に関する。複数の導電層が形成され、複数の導電層の少なくとも１つから試験構造が形成される。ＣＭＰによる欠陥を最小限に抑えるために、複数の導電層の内の最上部の導電層内にダミー充填物が加えられる。少なくとも１つのダミー充填物は、試験構造の上方に形成される。
【００２２】
別の態様において、本発明は、半導体ダイの試験構造上の電気的な欠陥を検出する方法に関する。試験構造は、複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを含む。試験構造は各々、部分的に走査領域内に配置された部分を有する。走査領域内に配置された試験構造の部分が走査されることにより、試験構造のその部分の電圧コントラスト画像が得られる。マルチピクセルプロセッサにおいて、取得された電圧コントラスト画像は、試験構造内に欠陥が存在するか否かを決定するために分析される。好ましい実施形態では、マルチピクセルプロセッサは、約２５ｎｍ〜２０００ｎｍの範囲のピクセル解像度サイズで動作する。別の態様において、プロセッサは、最適な信号対ノイズ感度でスループットを最大にするために、試験構造の線幅の２倍の幅に名目上は等しいピクセルサイズで動作する。上述の方法を実行するためのプログラム命令コンピュータを含む読取り可能な媒体も開示されている。
【００２３】
別の実施形態では、サンプルを検査する方法が開示されている。サンプルの少なくとも一部は、照明される。照明された部分からの信号が検出され、検出された信号は、サンプル上方に存在する欠陥を見つけるために処理される。検出された信号の処理は、少なくとも部分的には、電圧コントラスト試験から得られた結果に基づいて最適化される。一実施例において、照明は、光学的な照明である。別の実施形態において、処理は、自動欠陥分類を備え、自動欠陥分類の設定は、電圧コントラスト試験から得られた結果を用いて最適化される。別の実施例においては、その結果は、サンプル上方に存在する形状が電気的欠陥である可能性に関する。別の態様では、光学的測定ツールを最適化する方法が開示されている。工程ａにおいて、試験構造は、１または複数の致命的な欠陥の大体の位置を決定し、そのような致命的な欠陥の第１のマップを生成するために、電圧コントラストによって検査される。工程ｂにおいて、試験構造は、複数の光学画像と光学的欠陥の第２のマップを生成するために、光学的に検査される。工程ｃにおいて、第１のマップおよび第２のマップは、光学的欠陥と少なくとも一部の致命的な欠陥とを関連付けると共に、光学的手段が致命的な欠陥の検出に最適化されているか否かを決定するために重ね合わされる。工程（ｂ）および（ｃ）は、光学的手段が最適化されるまで様々な光学的手段の元で繰り返されることが好ましい。さらに別の態様において、光学的検査は、電圧コントラスト検査が実行される試験構造の第２の層と異なる試験構造の第１の層に対して実行される。別の実施例において、どの製造工程が、致命的な欠陥の検出に最適かが決定される。別の態様において、ａないしｂの工程は、さらに、最適な手段を定期的に抽出検査またはキャリブレーションするために用いられる。
【００２４】
別の態様では、サンプルを検査する方法が開示されている。サンプルが入射ビームによって照明されることにより、サンプル上方に存在する構造内に電圧コントラストを引き起こす。電圧コントラストは、構造内で検出される。検出された電圧コントラストからの情報が保存され、保存された電圧コントラスト情報の少なくとも一部に対応する形状の位置に関する位置データも保存される。特定の実施形態において、形状は、サンプル上方に存在する電気的欠陥を表す。別の実施形態では、保存された位置データは、二次元マップの形態である。別の態様では、サンプルは再検査され、保存された位置データは、再検査からのデータを分析する際に用いられる。
【００２５】
別の実施例において、上層と下層とを有する半導体ダイが開示されている。ダイは、半導体ダイの下位の金属層に形成された下層試験構造を備える。下層導電試験構造は、第１の端部と第２の端部とを有し、第１の端部は、所定の電圧レベルに接続されている。ダイは、さらに、下位の金属層の上方に形成された絶縁層と、半導体ダイの上位の金属層に形成された上層試験構造とを備える。上層導電試験構造は、下層導電試験構造の第２の端部と接続されており、上位の金属層は、絶縁層の上方に形成されている。ダイは、さらに、上層試験構造と接続された少なくとも１つのプローブパッドを備える。下層試験構造の第１の端部は、公称のグラウンド電位に接続されることが好ましい。別の実施例では、上層試験構造は、電圧コントラスト要素である。別の実施形態において、走査領域を有する半導体ダイが開示されている。半導体ダイは、第１の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、完全に走査領域内に配置されている。ダイは、さらに、第２の複数の試験構造を備える。第１の複数の試験構造内の各試験構造は、部分的にのみ走査領域内に配置されている。第１の複数の試験構造または第２の複数の試験構造は、少なくとも１つの試験構造に接続されたプローブパッドを有する。さらに別の半導体ダイの実施形態において、半導体ダイは、少なくとも１つの電気的に絶縁された導電試験構造と、少なくとも１つの電気的に絶縁された導電試験構造に隣接して配置された少なくとも１つの電気的に非絶縁の導電試験構造とを有する。電気的に絶縁された試験構造の第１の部分が、走査領域内に配置され、電気的に絶縁された試験構造の第２の部分が、走査領域外に配置されていることにより、電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に絶縁された試験構造の第２の部分と電気的に非絶縁の試験構造との間のショートを検出することができる。ダイは、さらに、少なくとも１つの電気的に絶縁された試験構造に接続された第１のプローブパッドを備える。別のダイの実施形態において、半導体ダイは、少なくとも１つの電気的に非絶縁の導電試験構造を備え、少なくとも１つの電気的に非絶縁の試験構造の第１の部分は、走査領域内に配置されている。ダイは、さらに、電気的に非絶縁の試験構造の第１の部分と接続されたプローブパッドを備える。電気的に非絶縁の試験構造の第２の部分は、走査領域外に配置されている。それにより、電気的に絶縁された試験構造の第１の部分の電圧コントラストを通して、電気的に非絶縁の試験構造内のオープン型の欠陥を検出することができる。電気的に非絶縁の試験構造の第１の部分の幅は、第２の部分の幅とほぼ等しいか、それよりも小さい。
【００２６】
本発明の原理を例示した添付図面との関連で行う以下の詳細な説明から、本発明の上述したおよびその他の特徴および利点がさらに詳しく示される。
【００２７】
【発明の実施の形態】
以下に記述するように、本発明の好ましい実施形態は、集積回路に影響を与える欠陥を検出、分離、および特徴付けするために、自動、急速、非接触なウエハ検査を実現するものである。
【００２８】
本発明のいくつかの実施形態は、半導体構造とその上のメタライゼーションまたはその他の相互接続を含むと共に、誘電体層によって他の導体および基板から分離された様々なレベルの導体を用いる多層の集積回路構造を例として説明されている。しかしながら、他の半導体加工方法を用いて形成された構造も、本発明の範囲内に含まれる。
【００２９】
本発明の１つの用途は、連続的に移動するステージを備えた走査型電子顕微鏡（ＳＥＭ）の動作を含む。しかしながら、本明細書に記載した試験構造と方法の多くは、ステップアンドリピートモードで動作されるＳＥＭを含めた他の試験装置にも有用である。ビームに対してステージを移動させる代わりに、電磁レンズで視野を偏向させることによってビームを移動してもよい。あるいは、ステージに対してビーム列を移動してもよい。
【００３０】
Ａ．一次領域を走査するために連続的に移動するステージを備えた走査型電子顕微鏡の利用。
本発明は、一実施形態において、連続的に移動するステージを備えるＳＥＭを用いる。そのようなＳＥＭを用いると、以下で詳細に説明するように、半導体素子における欠陥の検出に関して、かなりの利点がある。
【００３１】
ＳＥＭシステムは、ウエハやその他の基板の自動検査を実行するために用いてもよい。そのようなＳＥＭシステムは、当業者にとって周知である。例えば、１９９６年１１月２６日にＭｅｉｓｂｕｒｇｅｒ　ｅｔ　ａｌ．に対して発行された米国特許第５，５７８，８２１号「ＥＬＥＣＴＲＯＮ　ＢＥＡＭ　ＩＮＳＰＥＣＴＩＯＮ　ＳＹＳＴＥＭ　ＡＮＤ　ＭＥＴＨＯＤ」は、集積回路の製造に用いられるウエハを含めて、荷電粒子走査システムと自動検査システムのための装置を記載している。この特許の全体を、引例として本明細書に組み込むこととする。Ｍｅｉｓｂｕｒｇｅｒの装置では、基板を走査するために基板の表面に対して荷電粒子ビームが向けられ、基板からの二次荷電粒子、後方散乱荷電粒子、透過荷電粒子の内の少なくとも１つを検出するために、検出器が選択される。
【００３２】
基板は、ｘ‐ｙステージに取り付けられる。基板が荷電粒子ビームによって走査されている際に、少なくとも１の運動の自由度が与えられる。基板は、二次荷電粒子を加速させるために、基板の表面上または表面近くの電界にさらされてもよい。そのシステムは、電荷に敏感な絶縁基板に対して低いビームエネルギで検査することを容易にすると共に、荷電粒子ビームに対する基板の位置を正確に測定する能力を持つ。
【００３３】
さらに、荷電粒子ビームの下方の基板の位置を合わせるための光学的位置決めシステムが備えられている。最も効率的に機能するよう、基板を含むチャンバを真空にして再加圧するための真空システムがさらに備えられている。真空システムは、第２の基板が積み降ろし、真空化または再加圧されている際に、第１の基板を真空状態に保つために用いることができる。検査の構成には、さらに、基板上のパターンを第２のパターンと比較するための比較システムが備えられている。
【００３４】
’８２１特許は、さらに、実質的に非導電の基板の自動検査のための自動システムを記載している。システムは、電子ビームを供給するための電界放射電子源と、電界放射電子源から基板の表面に電子ビームを送って走査するための荷電粒子ビーム列と、基板の上下の表面から放射する３種類の荷電粒子（すなわち、二次荷電粒子、後方散乱荷電粒子、透過荷電粒子）のうち１以上を検出するための１つ以上の荷電粒子検出器とを備える。システムは、さらに、基板を受けると共に、基板が荷電粒子ビームによって走査されている際に基板に少なくとも自由度１の動作を提供するように配置された連続的に移動するｘ‐ｙステージと、基板上の欠陥を確認するために荷電粒子検出器に接続されたマルチプロセッサ画像欠陥検査用コンピュータとを備える。そのようなシステムは、本発明の好ましい実施形態を実施するのに適している。
【００３５】
同様に、１９９６年３月２６日にＭｅｉｓｂｕｒｇｅｒ　ｅｔ　ａｌ．に対して発行された米国特許第５，５０２，３０６号「ＥＬＥＣＴＲＯＮ　ＢＥＡＭ　ＩＮＳＰＥＣＴＩＯＮ　ＳＹＳＴＥＭ　ＡＮＤ　ＭＥＴＨＯＤ」は、本発明の実施に適した検査システムを記載している。’３０６では、本発明の好ましい実施形態の実施に適した粒子走査システムおよび自動検査システムのための方法および装置の数々の実施形態が開示されている。出願人は、この引例、米国特許第５，５０２，３０６全体を本明細書に組み込む。
【００３６】
本発明の実施に用いられる検査システムは、いくつかのモード（例えば、アレイ、ダイトゥーイ、ダイトゥータベース）で動作することができる。これらのモードの各々では、欠陥は、基板の走査から得られる電子ビーム画像を標準の画像と比較することにより検出される。アレイモードでは、実質的に同一の回路要素のアレイの第１の部分からの信号が、そのようなアレイの第２の部分からの信号と比較される。この技術の変形例では、アレイの画像を、同じ画像を電子的に修正したものと比較することが可能であり、繰り返しの内容を差し引くことができる。比較の結果として生じる差異の画像が、欠陥を示すこととなる。そのようなシステムの例は、１９９６年７月１６日にＥｖａｎｓ　ｅｔ　ａｌ．に対して発行された同一出願人による米国特許第５，５３７，６６９号「ＩＮＳＰＥＣＴＩＯＮ　ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲ　ＴＨＥ　ＩＮＳＰＥＣＴＩＯＮ　ＯＦ　ＥＩＴＨＥＲ　ＲＡＮＤＯＭ　ＯＲ　ＲＥＰＥＡＴＩＮＧ　ＰＡＴＴＥＲＮＳ」に示されている。この特許の全体を、引例として本明細書に組み込むことにする。
【００３７】
ダイ‐ダイ検査では、同一基板の２つのダイからの信号が互いに比較される。ダイ‐データベース検査では、電子顕微鏡から得られた１つのダイからの信号が、データベースから得られた信号と比較される。データベースは、ダイを作るため、および、ダイに欠陥がなかった場合の複数の完全な画像を生成するために用いられる設計データを備えることができる。例えば、各画像は、対応する試験画像の欠陥のない場合の見え方を表す電圧コントラスト署名を含む。完全な画像は、ダイから得られた対応する画像と比較される。あるいは、データベースは、複数の完全な画像自体を含んでもよい。ダイ‐ダイ検査の場合、欠陥検査用プロセッサの機能は、第１のダイから得られた画像データを第２のダイから得られた画像データと比較することであり、ダイ‐データベース検査の場合には、ダイから得られた画像データをデータベースアダプタから得られたデータと比較することである。欠陥検査用プロセッサは、効率的な比較の実行を可能とするマルチピクセル画像コンピュータであることが好ましい。特定の実施形態において、プロセッサは、約２５ｎｍ〜２０００ｎｍの範囲のピクセル解像度サイズで動作する。より一般には、プロセッサは、最適な信号対ノイズ感度でスループットを最大にするために、試験構造の線幅の２倍の幅に名目上は等しいピクセルサイズで動作する。欠陥検査用プロセッサのルーチンと基本的な実施例は、１９８７年２月１７日にＳａｎｄｌａｎｄ　ｅｔ　ａｌ．に対して発行された米国特許第４，６４４，１７２号「ＥＬＥＣＴＲＯＮＩＣ　ＣＯＮＴＲＯＬ　ＯＦ　ＡＮ　ＡＵＴＯＭＡＴＩＣ　ＷＡＦＥＲ　ＩＮＳＰＥＣＴＩＯＮ　ＳＹＳＴＥＭ」に記載されている。この特許の全体を、引例として本明細書に組み込むことにする。また、他の発明の検査技術（例えば、ダイ‐真理値表、および、ダイ‐完全画像）については、以下で述べる。
【００３８】
検査すべきサンプルは、ｘ‐ｙステージ上の電子ビーム列の下に配置されたホルダによって保持することができる。サンプルは、ステージのｘ方向の動きがサンプルパターンの中心領域（すなわち、検査対象となる領域）のｘ軸に実質的に垂直になるように、ステージ状に配置する必要がある。サンプルが適切に配置されると、検査プロセスが開始される。
【００３９】
ビーム列とアナログ偏向回路は、サンプルの表面に向かって電子ビームを方向付け、検出器が、二次電子、後方散乱電子、透過電子のうちの少なくとも１つを検出する。サンプル検査中のステージの位置と動きは、ステージサーボによって制御される。
【００４０】
図１は、本発明の一実施形態の実施に適した検査システム１０の全体的なブロック図を示す。システム１０には、Ｘ線マスク、ウエハ、その他のサンプル用の自動検査装置が示されており、その装置は、走査型電子顕微鏡をセンサとして用いている。
【００４１】
検査すべきサンプル５７は、ハンドラ３４によってｘ‐ｙステージ２４上の電子ビーム列２０の下に配置されたホルダに保持される。これは、対象となるサンプル５７をカセットから移動させるよう、システムコンピュータ３６がサンプルハンドラ３４に命令することによって実現される。この際、サンプル５７の平面または切り欠き（図４ａ参照）が自動的に検出され、サンプル５７はハンドラ３４に対して適切な方向に置かれる。サンプルは、次に、ビーム列２０の下に装着される。次いで、オペレータは、光学的位置決めシステム２２を通してマスクを視覚的に観察し、ステージのｘ方向の動きがサンプルパターンの中心領域（すなわち、検査対象となる領域）のｘ軸に実質的に垂直になるように、サンプル上の位置決めポイント（オペレータが選択したサンプル上の任意の形状であってよい）を配置する。これにより、位置の粗調整が完了する。
【００４２】
次いで、オペレータが電子ビームでサンプルを走査し、画像ディスプレイ４６上の画像を観察することによって、位置の微調整が実行される。次に、すべての位置決めデータは、ダイをそのｘ軸およびｙ軸に沿って走査するために必要な実際の組み合わせのｘおよびｙの動きを計算するために、システムコンピュータ３６と共同して動作する位置決めコンピュータ２１に保存される。これにより、同じ種類のサンプルに対しては、オペレータの位置決め動作を行う必要がなくなる。サンプルが適切に配置されると、検査プロセスが開始される。
【００４３】
次に、ビーム列２０と、その光学的位置決めシステム２２と、アナログ偏向回路３０（以下で詳しく説明する）は、サンプル表面５７に向かって電子ビームを方向付け、検出器３２が、二次電子、後方散乱電子、および、サンプル５７を通過する電子を検出する。その動作と、その照射からのデータの収集は、ビーム列制御コンピュータ４２と、ビデオフレームバッファ４４と、取得用プリプロセッサ４８と、偏向コントローラ５０と、メモリブロック５２によって実行される。バス（ＶＭＥ１）２９は、サブシステム間の通信リンクとして機能する。
【００４４】
サンプル５７の検査中のステージ２４の位置および動きは、偏向コントローラ５０と位置決めコンピュータ２１の制御の下でステージサーボ２６と干渉計２８によって制御される。
【００４５】
比較モードがダイ‐データベースである場合、メモリブロック５２と通信するデータベースアダプタ５４が、期待されるダイの形式に相当する信号の源として用いられる。
【００４６】
実際の欠陥の処理は、ポストプロセッサ５８と共に欠陥検査用プロセッサ５６によってメモリブロック５２のデータに関して実行される。この際、これらのブロック間の通信は、バス（ＶＭＥ２）３１を介して行われる。
【００４７】
システムの全体的な動作は、データバス２３を介して他のブロックと通信するシステムコンピュータ３６と、ユーザキーボード４０と、コンピュータディスプレイ３８によって実行される。データバス２３は、イーサネットバス（イーサネットは、Ｘｅｒｏｘ　Ｃｏｒｐ．の登録商標）と類似のものでよい。
【００４８】
本発明の一実施形態では、連続的に移動するステージで走査することにより、かなりの利点が得られる。すなわち、ステージ（または、ビーム）が移動している間に、サンプルの測定値が得られる。逆に、ステップ型のシステムは、移動とサンプル測定のサイクルを交互に行う。さらに、ステップ型のシステムは、各移動の後にサンプルの測定値を取得できるまで静止している時間を必要とする。図に示された実施形態は、静止時間を必要とせずにサンプルが移動している間に測定値を取得するためのより効率的な機構を提供する。
【００４９】
図に示された実施形態では、ステージは、ｘ方向に連続的に移動する。ステージは、ｘ方向に一定の速度で連続的に移動することがさらに好ましい。ステージの連続的な移動の典型的な速度は、毎秒約１．０〜２００ｍｍである。ｘ方向の移動は、ステージではなく電子ビームの移動によって実現することも可能であることに注意されたい。ただし、その移動は、実際の電子ビーム列の移動によってもよいし、ビームの偏向によってもよい。さらに、ステージ自体は、ｘおよびｙの両方向またはそれらを組み合わせた方向に移動するよう動作可能である。
【００５０】
ステージがｘ方向に連続的に移動すると同時に、電子ビームは、ｙ方向に往復するよう繰り返し偏向される。本発明の典型的な応用例では、電子ビームは、約１００ｋＨｚで往復することができる。偏向は、概ね歪みがなく、表面に対して実質的に垂直であることが好ましい。そうすれば、画像化の特性が、走査フィールド全体で均一となる。
【００５１】
図２は、走査パターンを示している。この図には、１つの試験チップ１００が基板上方に示されている。試験チップ内には、検査されるべき走査スワース（または、「有意な領域」または「一次走査領域」）１０１が含まれる。ダイの検査中、移動するステージによってｘ方向の有効な走査の動きが実現され、電子ビームの偏向によってｙ方向の有効な動きが実現される。
【００５２】
ステージと電子ビームの移動を組み合わせた結果、基板に対するビームの経路は、図２に示したような走査パターン１０２を形成する。この走査パターン１０２は、正弦波のパターンとして示されているが、他にも、三角のパターンやその他の形状が可能であり、データは、ビームがいずれかの方向または両方向に走査された際に結果として生じる二次電子またはその他の放射から収集できる。図に示された実施形態では、走査スワースの長さは、試験チップの幅（例えば、７ｍｍ×７ｍｍ試験チップでは７ｍｍ、１０ｍｍ×１０ｍｍ試験チップでは１０ｍｍ）である。しかしながら、走査スワースは、試験チップの幅よりも小さく、本発明の範囲に含まれる長さであればよい。走査スワースの幅は、できる限り大きいほうがよい。現在市販されているシステムでは、走査スワースの幅は、５０μｍと５００μｍの間である。走査スワースは、約２００μｍであることがさらに好ましい。
【００５３】
一実施形態では、走査スワースは、試験チップ上の各試験構造の少なくとも一部を含む。そのため、１回の走査ですべての試験構造を試験することができる。走査スワースは、様々な異なる種類の試験構造を含むことができる。これにより、システムが、１つの走査スワースを１回走査することによって、異なる種類の欠陥を検出することが可能となる。しかしながら、各スワースが１種類の試験構造を全体的または部分的に有する複数のスワースを備える構造を作ることも可能である。走査スワースに備えることができる様々な種類の試験構造については、以下で詳しく説明する。
【００５４】
図３は、本発明の一実施形態に従ったプロセスおよび試験手順を示すフローチャートである。まず、動作１において、基板上方に導電線などの試験構造を形成するために、一連の最初の製造プロセス工程が実行される。動作２において、電子ビーム検査システムによって構造が検査される。動作３において、電子ビーム検査から検出された信号は、導電線におけるオープンまたはショートなどの潜在的な欠陥が検出されたか否かを決定するために処理される。製造の終了に値するほどの重大な潜在的な欠陥が検出されなかった場合、次に、動作４において、続きの製造プロセス工程が実行される。多数の潜在的な欠陥が検査で見つかることは、珍しいことではない。しかしながら、製品のウエハに対してさえ、製造プロセスの終了につながるほど数は多くないが重大な欠陥が検出されることが多い。プロセスがまだ特徴付けを受けていて、ウエハが製品ウエハではない場合には、数多くの深刻な欠陥があったとしても、そのようなウエハと試験構造の処理を続けることができる。
【００５５】
ウエハのロットに存在する試験構造の数と、試験構造に必要な相対的な面積は、様々に変更することができる。一例として、試験構造のための様々な面積を持ち、製造プロセスで用いることのできるいくつかのレチクルを備えることができる。試験構造のための比較的大きい面積を有するレチクルを、ロットの特定のウエハに用いる（または、そのようなウエハの所定の部分にまたがせる）と共に、比較的少ない試験構造を有するレチクルを、ロットの他のウエハに用いる（または、そのようなウエハの残りの部分にまたがせる）ことができる。各種類のレチクルの相対的な利用の程度が、ロット内の試験構造の数を決定するため、この部分は、各ロットが製造される際のプロセスの試験条件に応じて、ロットによって変更することができる。あるいは、試験構造を含むレチクルの一部は、所望の所定数の試験構造を形成するために十分な程度まで「切り取る」ことが可能であり、各ウエハの残り部分は、製品構造で覆われる。
【００５６】
次の製造プロセス工程がない場合には、製造プロセスは５において終了する。次の製造プロセス工程がある場合には、次の製造プロセス工程は、６において開始される。
【００５７】
しかしながら、動作３において潜在的な欠陥が検出された場合には、動作７において潜在的な欠陥の位置を記録できる。動作８においては、潜在的な欠陥の位置を再び確認し、走査型電子顕微鏡、光学顕微鏡、エネルギ分散型Ｘ線分光法（ＥＤＳ）、および／または、集束イオンビーム（ＦＩＢ）技術、または、これらを組み合わせた技術などの様々な特徴付けの技術を用いて特徴付けを行うことができる。最後に、動作９および１０において、特徴付けのプロセスからの情報が分析され、結果のデータは、欠陥を引き起こすプロセスの条件を排除するために用いることができる。もちろん、試験の欠陥特徴付けプロセスが非破壊的である場合には、基板をプロセスラインに戻して、さらなる処理を施すことが可能である。
【００５８】
Ｃ．試験チップの設計
移動するステージを備える装置を用いて試験チップを走査することにより、半導体素子の欠陥を試験するための高速かつ効率的な方法が提供される。以下に詳しく説明するとおり、試験されるために、試験構造が、走査スワース内に完全に納まる必要はないことに注意すべきである。多くの構造に対しては、試験構造のほんの一部のみを走査することにより、電圧コントラスト試験を成し遂げることができる。そのような場合、電圧コントラスト技術によって欠陥が検出されると、その欠陥が走査スワースの外に位置していたとしても、次の動作において欠陥の正確な位置を決定することができる。
【００５９】
以下で詳しく説明するように、無数の異なる種類の試験構造を、走査スワース内に加工することができる。これらの試験構造の一部については、以下で詳しく説明する。そのような構造は、ビアチェーンと、導電線とを備えることが可能であり、それらは、一部のみが走査スワース内に存在することが好ましい（しかし、必須ではない）。ビアチェーンおよび導電線の好ましい構造を、詳しく説明する。そのような構造は、さらに、化学機械研磨などの特定のプロセス工程によって引き起こされる欠陥を検出するよう設計されたコンタクトアレイまたは要素などのさらに小型な試験要素を備えることができる。これらのより小型な要素は、完全に走査スワース内に存在することが好ましい（しかし、必須ではない）。
【００６０】
さらに、ここで説明している試験構造は、好ましい実施形態として説明している技術以外の技術によって試験することもできることに注意すべきである。例えば、そのような試験構造は、連続的に移動するステージを備えない粒子ビームによって検査されてもよい。そのような技術では、例えば、ステップアンドリピート型のステージが備えられており、ステージが静止している間に電子ビーム走査が実行され、次いで、ステージは、移動されて、次の電子ビーム走査工程が実行される前に静止するようになっている。ステップ型の試験構造の一実施形態については、図３３を参照して詳しく説明する。また、粒子ビームによる走査を行わない電圧コントラスト技術を、ここに説明した試験構造の多くと共に用いることも可能である。例えば、電圧コントラストを引き起こすために、（入射電子ビームではなく）光子ビームを用いることができる。光子ビームは、光電子顕微鏡（「ＰＥＥＭ」）に適した条件下で用いることができる。
【００６１】
Ｄ．代表的な試験チップ
この節では、本発明の利点を完全に実現するよう特別に設計された代表的な試験チップについて説明する。しかしながら、ここで説明する特定の設計は、例示にすぎず、本発明の範囲内で多くの他の設計および構成が可能であることを認識すべきである。
【００６２】
本発明のいくつかの実施形態は、半導体構造とその上の金属配線またはその他の相互接続を含むと共に、誘電体層によって他の導体および基板から分離された様々なレベルの導体を用いる多層の集積回路構造を例として説明されている。当業者に周知のように、そのような多層の構造において、第１の導体（Ｍ１）と、第２の導体（Ｍ２）とは、層間誘電体（ＩＬＤ）を貫通して形成されたビアによって接続することができる。同様に、導体と基板との間には、コンタクトを形成できる。本発明の欠陥検出システムは、製造プロセス中に系統的または不規則に生じるエラーによって引き起こされたオープン、層内（Ｍ１またはＭ２内）のショートまたは層間（Ｍ１およびＭ２間）のショートを検出できる利点がある。
【００６３】
さらに、本発明の特定の実施形態は、リソグラフィ工程、ドライエッチング工程、蒸着工程、化学機械研磨（ＣＭＰ）など、特定のプロセス工程によって引き起こされる欠陥を検出することができる。当業者に周知のように、ＣＭＰプロセスは、多層の蒸着プロセス中に形成された構造を平坦化するために用いられることが多い。これらの構造は、ダマシン相互配線、導電プラグ、または、その他の目的に用いることができる。ＣＭＰプロセスは、半導体工業が銅配線に移行するにつれて、さらに重要なものになると予期されている。何故なら、銅は、簡単にはドライエッチング（エッチング生成物が不揮発性）できないが、ＣＭＰを用いれば容易に処理できるからである。しかしながら、ＣＭＰプロセスは、回路のレイアウトが、密度、ピッチ、および／または、水平方向のアスペクト比（高さ：幅）について大幅に変化する場合には、ディッシング（オープンの原因となる）または銅のスミアリング（ショートの原因となる）によって機能する回路部品を研磨によって取り去ることがある。ＣＭＰプロセスによって引き起こされた欠陥は、検査プロセス中に検出されることが好ましい。
【００６４】
図４Ａおよび４Ｂは、本発明の一実施形態の原理に従って準備されたダイアレイ２０２を備える半導体ウエハ２００を示す。図４Ｂに示すように、アレイ２０２は、複数の試験ダイ２０４と、意図された集積回路を含む複数の実際の製品ダイ２０６からなる。以下で説明するように、試験ダイ２０４は、集積回路の実際の製造プロセス中にインライン検査によって、欠陥の位置特定、欠陥の識別、欠陥の種類の特定、欠陥の密度の特定を行うことを可能とする。
【００６５】
インラインで（すなわち、製造プロセス中に）欠陥を検出できる能力は、本発明の大きな利点である。ウエハ検査法によって完成したウエハに対して実行される半導体素子の機能試験と違って、本発明は、インラインで試験を実行することができる。これは、製造プロセスを管理するエンジニアにとって、より良好かつ適時の情報となり、多くの素子がスクラップとして失われる前に、歩留まりを改善するよう装置を修理したりプロセスの条件を変更したりする機会を与える。それに対して、エンジニアが、素子の処理の完了を待つ必要がある場合には、手遅れから歩留まりが悪くなり、何百万ドルもの損失が生じることもある。さらに、本発明の試験方法は、高度プロセス制御（「ＡＰＣ」）システムの一部として用いることもできる。そのシステムでは、試験プロセスからのデータは、製造プロセスで用いられる設備やプロセスの技術を考慮したソフトウェアアルゴリズムに基づいて、ほとんどまたは全く人間の介入なしにプロセスの歩留まりを改善する自動制御システムに送られる。例えば、ＣＭＰの過剰研磨を検出するよう設計された試験構造は、ＣＭＰプロセスに自動的にフィードバックし、研磨時間の短縮や研磨パッドへの圧力の低減など、プロセスの変更を引き起こすデータを提供できる。
【００６６】
試験ダイ２０４は、図４Ｂに示すように、規則的に行と列の交点に配置されてよい。そのような規則的な配置は、最終の試験データを評価するため、および、製造プロセス中にウエハの様々な位置で生じる特定の種類の欠陥を位置特定するためのマップとして用いることもできる。一実施形態では、試験ダイ２０４は、統計的に有意な試験データのデータセットを提供し、検査コストを最小限に抑え、製品歩留まりに悪影響を与えないように、ウエハ２００上の所定の領域を占めている。そのような試験ダイは、その範囲（１０ｍｍ×１０ｍｍまたは７ｍｍ×７ｍｍ）で製品のダイとほぼ同じ寸法を有する。あるいは、新しいプロセスを開発する場合には、ウエハ全体を試験ダイで構成することもできる。
【００６７】
図４Ｃに示すように、個々の試験ダイ２０４は、第１、第２、第３および第４の縁部２０４Ａないし２０４Ｄによって規定される四角形もしくは三角形の形状であって、多くの部分、すなわち、中間部分２１０によって分断された第１の部分２０６および第２の部分２０８を有するよう構成されていてよい。部分２０６ないし２１０は、試験構造が形成される試験サイトを規定する。試験ダイ２０４の部分２０６、２０８、２１０は、四角形の形状であることが好ましい。
【００６８】
図４Ｃに示すように、第１の部分２０６は、近位縁部２０６Ａ、遠位縁部２０６Ｂ、第１の縁部２０７Ａおよび第２の縁部２０７Ｂによって規定することができる。第２の部分２０８は、近位縁部２０８Ａ、遠位縁部２０８Ｂ、第１の縁部２０９Ａおよび第２の縁部２０９Ｂによって規定することができる。最後に、中間部分２１０は、遠位縁部２０６Ａおよび２０８Ａ、第１の縁部２１０Ａおよび第２の縁部２１０Ｂによって規定することができる。
【００６９】
以下で詳しく説明するように、試験構造は、半導体ＩＣの製造プロセスの様々な段階で形成された構造である。部分２０６ないし２１０が試験ダイ２０４上方に規定されると、部分２０６ないし２１０は、図４Ｃに示すように、さらに複数の部分（三角形が好ましい）に分割されてもよい。その複数の部分には、試験の種類に従って試験構造を配置することができる。
【００７０】
特定の実施形態では、第１の部分は、第１の区分２１２、第２の区分２１４および第３の区分２１６を含んでよい。同様に、第２の部分２０８は、３つの区分、すなわち、第４の区分２１８、第５の区分２２０および第６の区分２２２に分割されてよい。以下で詳しく説明するように、部分２１０だけでなく区分２１２ないし２２２も、試験構造の設計（すなわち、試験構造が対応する機能的な構造の種類、または、試験構造の設計によって発見の対象となっている欠陥の種類）に従って所定の方法で配置された１または複数の試験構造のグループを含んでよい。所定の部分、試験構造、またはウエハ全体における各種類の試験構造の個数は、そのような試験構造の統計的に有意なサンプルを提供することで、統計的に有意な数の欠陥領域がそこで発見される可能性があるように選択される。この個数は、ウエハにおけるチップの期待歩留まりに応じて変化する。例えば、低歩留まりのプロセス（開発中であって生産を行っていないプロセスにおいて発見を期待される場合）では、妥当なサンプルサイズを得るために必要な試験構造の数は、比較的小さいだろう。逆に、高歩留まりのプロセスでは、より大きなサンプルサイズ（したがって、より多くの試験構造）が必要とされるだろう。試験構造の個数は、チップ製造業者の目標に従って変更してもよい。例えば、チップ製造業者が試験構造のためにウエハ上の空間をあまり割きたくない場合には、そのような構造の数を比較的少なくしてもよい。プロセスの問題が起きた場合、問題の種類が特定され解決されるまで、（プロセスに関するより多くの試験データを製造業者に提供するために）各ウエハに存在する試験構造の個数を増やすこともできる。
【００７１】
そのような試験からのデータは、工場を持たない回路メーカや、その製造を請け負う製造会社が用いることもできる。例えば、試験構造は、製造会社によって製造プロセス中に検査されてもよい。次に、工場を持たないＩＣ会社は、受け取りの前に、同じ試験構造を再検査して、ウエハのロットが許容可能な歩留まりを有するか否か、信頼性の試験において許容可能な結果を出すか否か、許容可能な品質を有するか否かを決定してもよい。データは、工場のないＩＣ会社が、高歩留まりおよび／または高品質で、より簡単に集積回路を製造できるように設計を改良するために用いることもできる。このデータは、工場のない会社が、予測歩留まりなどの試験プロセスから計算される統計値を少なくともある程度の基礎として、製造会社への支払いを行うことができるように、購入プロセスの一部として用いてもよい。例えば、支払いが、良品であると予測されるダイに基づいて行われる場合には、５００のダイを有し、電圧コントラスト試験に基づいた８０％の予測歩留まりを持つロットでは、良品であると予測される４００のダイに対する代金をＩＣ製造業者に支払うこととなる。工場を持たない会社による試験は、以下で詳しく説明するように、最も低い試験構造にタップダウンする垂直の導電パスを形成するために、積み重ね導電プラグを含む積み重ねビアを用いることによって容易にすることができる。そのような試験構造は、そうでなければ、次のプロセスの際に絶縁体の下に埋められて、電子ビームシステムで観察することができなくなるため、アクセスしにくくなる。しかしながら、１または複数の導電タップを追加すれば、これらの埋まった形状は、ウエハ全体のすべての層が加工された後であっても再試験可能である。これにより、工場を持たない半導体会社は、ウエハを試験して、製造会社によって供給された試験データを検証できるようになる。以下で説明するように、例えば、高価なＳＥＭ装置を必要とせずに標準的なウエハ検査技術をさらに実装できるように、上述の電圧コントラスト試験構造に、検査可能なパッドを追加してもよい。
【００７２】
そのような試験のデータは、他の種類の試験の必要性を決定するために用いることもできる。例えば、信頼性の試験は、比較的時間と費用が掛かる試験である。本発明の試験構造から得られたデータを処理することにより、信頼性の試験が必要か否か、および、各ロットからどれだけの数のチップを試験すればよいかについて、よりよく予測することができる。例えば、本発明の少なくとも特定の種類の試験構造からの試験データから、素子の機能に影響する重大な量または水準に近いのだが達してはいない欠陥が存在することが示される場合、特定の信頼性の欠如の機構が起こりうることが示唆される。そのような状況下では、信頼性試験の条件が、そのような素子の許容不可能なレベルでの故障を引き起こすと予測できる。これを検証するために、信頼性試験を行うことが可能であり、信頼性試験が実際に実行される前であっても、そのような予測された信頼性の欠如の程度を低減するために、（望ましい場合には）プロセスを変更することができる。
【００７３】
前述したように、例えば、第１の区分は、Ｍ１相互接続レベルを含む試験構造を備えてもよい。第１の区分２１２に形成された試験構造は、集積回路のＭ１処理ステージであって、製造のこのステージでの試験と評価を可能とするものであってよい。このステージにおいて、製造プロセス中にインラインで、オープンや、Ｍ１相互接続配線における層内ショートを検出するために検査を実行してもよい。同様に、Ｍ２およびＭ３相互接続線に関する試験構造が、第３および第５の区分２１６、２２０にそれぞれ形成される。Ｍ２およびＭ３の試験構造も、オープンおよびショート、Ｍ１およびＭ２相互接続試験構造の間のショートなどの層間ショートの検出を可能とする。ビアチェーン試験構造が、第２、第４および第６の区分２１４、２１８、２２２に形成されてもよい。第２の区分２１４は、例えば、Ｍ１およびＭ２相互接続線の間に形成されたビアチェーンであってもよい。この点で、第４および第６の区分２１８、２２２は、それぞれＭ２およびＭ３相互接続線、Ｍ３およびＭ４相互接続線の間のビアであるビアチェーン試験構造を有してもよい。
【００７４】
以下で説明するように、ビアチェーン試験構造は、２つの種類の試験、すなわち、ビアチェーン内のオープンを検出するオープンのみの試験と、チェーンにおけるオープン、および、隣接した導体または金属形状の間のショートの両方を検出するオープンおよびショートの試験と、を可能とする。
【００７５】
この実施形態では、様々な他のグループの試験構造が、ダイ２０４の中間部分２１０に沿って形成される。以下で詳しく説明するように、そのような試験構造グループは、ダミーＣＭＰ充填物はもちろん、ＣＭＰ試験構造、オーバーレイまたはズレの構造、個別のコンタクトを備えてよい。この実施形態では、ダミーＣＭＰ充填物は、ダイの角に沿った利用可能な領域、または、隣接した回路配置部分の間に見られる占有されていない領域など、製品ダイ上の利用可能な占有されていない領域に形成することもできる。
【００７６】
図４Ｄに示したように、区分２１２ないし２２２は、さらに、複数の小区分すなわちモジュールに分割され、そのようなモジュールにわたって、異なる臨界寸法を持つ試験構造を有してもよい。ただし、臨界寸法とは、形状の所定の試験サイズ、または、形状の間の距離を示すことが多い。異なる臨界寸法を有する試験構造を用いることにより、高品質のＩＣ形状を形成することができる。換言すれば、特定の許容可能な臨界寸法が、特定の設計形状に関して最良の結果を生む場合には、その臨界寸法を採用し、それに従って、プロセスまたは製品群のための設計ルールを変更することができる。さらに重要なことに、様々な構造および臨界寸法で実装された試験構造は、素子の構造および寸法のどれが、ある特定の欠陥を引き起こす傾向にあるかを決定することの役に立ち、２つの素子の間の距離によってそれらの間に生じる欠陥を予測することができる。
【００７７】
この点で、例えば、区分２１２のＭ１相互接続線は、第１、第２、第３、第４および第５のモジュール２１２Ａないし２１２Ｅに形成されてよい。ただし、各モジュールは、他のモジュールで用いられる臨界寸法と異なる臨界寸法を有するよう形成された１種類の試験構造グループを有する。モジュール２１２Ａないし２１２Ｅは、Ｍ１相互接続に対するどの臨界寸法が、オープン、ショートおよび層間ショート型の欠陥を、より受けやすいかを決定するために役立つ。同様に、区分２１６の第１、第２、第３、第４および第５のモジュール２１６Ａないし２１６Ｅと、区分２２０の第１、第２、第３、第４および第５のモジュール２２０Ａないし２２０Ｅは、それぞれＭ２およびＭ３プロセス工程に対して、オープン、ショートおよび層間ショート型の欠陥のために、異なる臨界寸法を持つ相互接続線を提供する。
【００７８】
図４Ｄによると、区分２１４は、２つのモジュール、すなわち、第１および第２のモジュール２１４Ａ、２１４Ｂからなっていてよい。各モジュールは、Ｍ１およびＭ２相互接続レベルの間に形成されたビアチェーン試験構造を備える。この実施形態では、第１のモジュール２１４Ａは、オープン型の欠陥を検出するために形成されたビアチェーンを備え、第２のモジュール２１４Ｂは、オープンおよびショートの両方の型の欠陥を検出するためのビアチェーンを備える。以下で詳しく説明するように、第２のモジュール２１４Ｂでは、個々のビアチェーンの線は、ビアチェーンおよび隣接した金属線の間で生じるショートと、個々のチェーンでのオープンとの両方を検出および観察するために、隣接した金属線の間に配置されていてよい。同様に、区分２１８の第１および第２のモジュール２１８Ａ、２１８Ｂと、区分２２２の第１および第２のモジュール２２２Ａ、２２２Ｂは、モジュール２１４Ａおよび２１４Ｂについて説明したように、オープンおよびショートの両方の型の欠陥に加えて、オープンを検出および観察するためのビアチェーン試験構造を提供する。
【００７９】
上述の試験チップは、例示に過ぎないことに注意すべきである。例えば、そのようなチップの他の場所に試験構造を配置してもよいし、ここで説明した特定の試験構造を備えていなくてもよい。本発明の範囲内で、多くの様々な構成が可能である。
【００８０】
Ｅ．代表的な試験チップの試験
上述したように、ＳＥＭなどの電子ビーム検査システムを用いることができる。電子プローブがダイの表面にわたって所定の地点で衝突する際、この作用により、信号が生じる。その信号は、その地点についての情報を与えるために検出器によって収集できる。電子ビームシステムは、ウエハを移動させることにより、第１の試験チップを低倍率（６０〜５００×）の位置に配置し、例えば、オープン／ショート試験パターンのような形状の第１のラインを線形に配列し、ラスタモードでそれらを通して電子ビーム走査線を引くようプログラムされている。
【００８１】
一実施形態では、一次信号源は電子を含む。入射（一次）電子ビームがウエハの表面に衝突した結果として、二次電子が生成される。二次電子は、ウエハから放射され、画像を生成するために検出器によって収集される。画像では、例えば、強さの大きい二次電子の放射特性は、強さの小さい二次電子の放射特性よりも視覚的に明るく見える。二次電子の放射の強さにおける変動が、電子ビームが走査するスワースの長さ方向に沿って、距離に関してプロットされると、走査された試験構造の強さの分布が得られる。
【００８２】
ダイ‐ダイまたはダイ‐完全画像の検査モードでは、システムは、データベースに示されたような欠陥のない試験構造の強さの分布を、電子ビーム部によって提供された試験チップ上の対応する構造の強さのプロットに対して一致させるよう動作する。一実施形態では、試験中のダイは、欠陥がなかった場合の試験中のダイの見え方を示す画像と比較される。例えば、相互接続線のアレイは、交互に接地および浮動していてよい。この場合、交互の暗い相互接続線および明るい相互接続線を有する完全な画像が生成される。この比較動作は、欠損および／または突出したピークという形で、試験構造のすべての欠陥の検出を可能とする。あるいは、試験構造の強さのピークは、例えば、真理値表に準備されたような、所定のセットの期待値と比較してもよい。例えば、試験中の試験構造の相互接続線のセットは、高低が交互である強さの値を有すると期待される。一実施形態では、各々の線は、導電線が接地されているか浮動しているかを決定するために、所定の閾値と比較される。これらの高低の値は、次に、期待される高低の値と比較される。試験構造自体は、ダイ‐完全ダイ検査およびダイ‐真理値表検査を容易にするよう構成されてもよい。一実施形態では、試験パターンの近位端（すなわち、スタブ）の長さは、様々な長さを有しており、この長さを、対応する完全なダイの部分または真理値表の値と一致させてもよい。例えば、一列の２つのスタブは、比較手順を開始するための開始または参照ポイントを示すために、同じ長さを有してよい（他のスタブは、様々な同じ長さを有する）。第２の例では、プログラムされた欠陥が、走査経路に沿って一定の間隔で組み込まれ、次の分析の間の欠陥の位置特定に役立つよう固定のグリッドが形成される。
【００８３】
対応する試験構造を簡単に検査できるように、生成された完全な画像および／または所定の強さの値のセットまたは真理値表は、対応する試験構造と共に、顧客に提供されてもよい。もちろん、標準的なダイ‐ダイおよびアレイ検査の技術をさらに用いてもよい。しかしながら、ダイ‐データベース、ダイ‐完全画像、およびダイ‐真理値表の技術は、試験中のダイとの比較のために完全なダイまたはダイの部分を発見する必要がないので、より効率的な検査手順といえる。
【００８４】
走査型電子顕微鏡は、電圧コントラストモードでは、荷電した浮動導体形状と、電荷を流出するために接地された形状とを、視覚的または強さのコントラストの形で区別することを可能とする。これらの形状は、ＣＲＴスクリーンで視覚的に監視され、好ましくは、電子的に保存、分析される。この原理は、以前、接地に対する意図しない断絶や、製品チップの中の隣接する接地された形状への意図しないショートを引き起こす欠陥について、手動によって位置特定、識別、原位置での特徴付けを行うために用いられていた。しかしながら、そのような手動の製品検査プロセスは、製品の設計が複雑になったことと、高倍率の情報源をＳＥＭのコントラストが貧弱なＣＲＴに表示する必要があることから、極度に単調で遅い技術となっている。
【００８５】
図５には、試験ダイ２０４の代表的な部分４００が、平面図で詳細に示されている。部分４００は、（例えば、図４Ｃの）試験ダイ２０４の第１の部分２０６、第２の部分２０８および中間部分２１０の部品を詳細に示したものである。本発明の１つの技術を、第１の部分の第１の試験構造４０２、試験ダイ２０４の第２の部分の第２の試験構造４０４および試験ダイ２０４の中間部分の第３の試験構造４０６を用いて例示する。試験ダイ２０４の電子ビーム検査の際に、電子ビームは、ラスタモードで矢印Ａの方向に中間部分を横切って走査されることがわかる。電子ビームは、第１および第２の部分の近位端に隣接して配置されていない第１および第２の部分の試験構造の近位端（「スタブ」と呼ぶ）だけでなく、中間部分の試験構造とも相互作用する。以下では、第１、第２および第３の試験構造について、さらに詳しく説明する。
【００８６】
以下で詳しく説明し、図５、６Ａ、６Ｂ、６Ｃに示すように、第１の試験構造４０２は、第１の導体４０８および第２の導体４０９の列を備える。それらの列は、縁部２０４Ｂおよび２０４Ｄと平行に伸びており、試験ダイ２０４の近位および遠位の縁部２０６Ａ、２０６Ｂの間に配置されている（図４Ｃ参照）。第２の導体４０９は、図５に示すように、第１のコネクタ４０８の列の間に配置されている。特定の実施形態では、第１のコネクタ４０８（以降、相互接続線と呼ぶこととする）の近位スタブ端４１０は、試験ダイ２０４の部分２０６の近位縁部２０６Ａ（図４Ｃ参照）に配置されており、相互接続線４０８の遠位端４１２は、ダイの部分２０６の遠位縁部２０６Ｂに配置されている。図５に例示された第１の試験構造４０２は、Ｍ１、Ｍ２、Ｍ３またはＭ４など、任意の金属の相互接続層の平面図を示しうることがわかる。以下で説明するように、相互接続線４０８の遠位端４１２は、ダイ２０４の基板に接地されており、近位スタブ端４１０は、接続されておらず、基板に接地されていない。以下で説明するように、第２のコネクタ４０９（アイランド部材と呼ぶこととする）は、接地されておらず、電圧コントラストモードで、接地された相互接続線４０８に生じる欠陥を区別するのに役立つ。４０８および４０９のこれらの近位端は、前述のように、一次走査領域にさらすために様々な長さに延長されてもよい。また、４０８および４０９の形状は、図３２に示すように、角やアイランドを備えない直線でもよいことがわかるだろう。
【００８７】
好ましい実施形態では、各スタブ４１０は、相互接続線４０８の残り部分と同じ、または、それよりも小さい幅を有する。すなわち、拡張されたフラグ領域は用いられない。スタブの幅が、相互接続線の残り部分以下の幅であるため、複数の相互接続線を単純なアレイの中に高密度でパッキングすることができる。換言すれば、一次走査領域内に「存在するかのように」、試験構造の近位端自体を走査することができる。この実施形態では、検査ＳＥＭのスポットサイズは、一般的に、スタブの寸法に対して構成される。
【００８８】
図４Ａ〜Ｄに示した試験チップの例によると、試験チップは、１回のパスで走査されることが好ましい。走査スワースは、中間部分２１０全体を含むことが好ましい。さらに、部分２１０は、試験チップのほぼ中央に配置されることが好ましい。さらに、一実施形態では、複数の試験チップの中間部分２１０は、複数の試験チップ上の複数の中間部分２１０に対して１回の走査を実行できるように並べられる。
【００８９】
しかしながら、走査スワースは、部分２１０よりも大きい領域を含むことが好ましい。特定の実施形態においては、試験チップ上の試験構造すべてが、１回のパスで走査される。したがって、走査スワースの幅が２００μｍである場合には、例えば、部分２１０の幅は、１９０μｍであってよい。そのような場合、走査スワースは、部分２１０の上下に最大で５μｍずつ伸びた範囲を含んでよい。
【００９０】
そのような場合、走査スワース（例えば、一次走査領域）を１回走査するだけで、試験チップの試験構造すべてを検査することが可能であるため好ましい。その際、走査スワースの走査は、部分２１０に存在する試験構造すべてを走査する。そのような走査は、さらに、部分２１２、２１４、２１６、２１８、２２０および２２２の試験構造の一部を走査する。走査スワースの走査によって、部分２１２、２１４、２１６、２１８、２２０および２２２の試験構造のうちの１つにおける欠陥（通例は、走査スワースの外（例えば、潜在的な二次走査領域）に位置する）が明らかになると、特定の実施形態に従うシステムは、次に、欠陥の位置特定と特徴付けを行う工程を実行する。
【００９１】
走査スワースを、試験チップの中央に配置する必要はなく、チップの他の場所に配置してもよいことに注意すべきである。例えば、走査スワースは、チップの下部または上部に配置してもよい。例えば、走査スワースが、チップの下部に配置された場合には、走査スワースは、走査スワースから上方に伸びる試験構造の一部と共に、走査スワース内に全体が存在する試験構造を含んでよい。
【００９２】
さらに、試験チップは、２以上の走査スワースを有するよう設計されてもよい。他の実施形態では、各試験構造のアスペクト比が最適化されるように、１つの試験ダイの中に複数の中間部分２１０が備えられている。例えば、相互接続線４０８は、抵抗値、静電容量および／またはそのような線の欠陥を位置特定するために必要な時間を低減するために短くしてもよい。別の実施形態では、中間部分（例えば、２１０）と、それらに対応する第１および第２の部分（例えば、２０６および２０８）は、アレイモードで中間部分の走査を実行できるように配列するよう構成される。さらに、走査スワースは、試験チップの幅と同一の幅でなくてよく、完全に試験チップの内部に配置されてもよい。実際、１つの試験チップ内に、いくつかの走査スワースを備え、すべてを完全にチップの内部に配置することが可能である。しかしながら、走査スワースは、走査スワースの中に全体が納まる特定の試験構造と、走査スワースの中に一部のみが納まる他の特定の試験構造とを含むことが好ましいと認識すべきである。
【００９３】
Ｆ．導電線の試験構造
試験チップ上方に設けることができる、ある種類の試験構造は、一次走査スワース内に突出する先端部を有してよい。好ましい実施形態では、そのような試験構造は、一部分のみが、走査スワース内に存在する。導電線のごく一部のみを最初に走査することが好ましい。欠陥が検出されると、次に、欠陥の位置をさらに正確に特定して欠陥を特徴付けるために、さらなる試験と分析を実行することができる。
【００９４】
図６Ａ〜６Ｃは、試験構造４０２、すなわち、Ｍ１配線試験構造の一部の詳細な平面図、断面図および側面図である。図６Ａ〜６Ｃによると、Ｍ１相互接続４０８と浮動部材４０９が、化学気相蒸着（ＣＶＤ）、パターニングおよびエッチング技術などの従来の半導体ＩＣプロセス技術を用いて、基板４２０全体に形成される。酸化物層のような絶縁層４２１が、基板４２０とＭ１相互接続４０８との間に挿入され、Ｍ１相互接続４０８と基板４２０とを絶縁する。アイランド部材４０９は、誘電体層４２２によってＭ１相互接続から隔てられており、アイランド部材４０９が、図６Ｃの側面図に示すように、高くなるように構成される。相互接続線４０８は、酸化物層４２１を貫通してエッチング形成されたコンタクトを介して基板４２０に接続されている。コンタクト４２４を介して、相互接続線４０８は、基板４２０に電気的に接地されている。
【００９５】
電子ビームは、例えば、オープン、ショートおよびＭ１配線内の層内ショートなどの欠陥を検出するために、相互接続４０８および浮動部材４０９の露出した金属の遠位端４１０を横切って走査してよい。この好ましい実施形態は、一次走査中に、接地されたまたは浮動している形状の走査の程度を即座にキャリブレーションすることができる。層内ショートおよびオープンを検出する試験は、遠位端４１０を横切って電子ビームを走査することにより実行される。
【００９６】
電子ビーム検査中、アイランド部材４０９は接地されていないため、入ってくる入射電子ビームの電子は、アイランド部材４０９を荷電させる。接地された相互接続線４０８とは逆に、電子は、接地への経路を見つけることができず、二次電子の放射は起こらない。その結果、ビームによって荷電されたアイランド部材４０９は、名目上は暗いままとなる。しかしながら、欠陥がないと仮定すると、接地への接続のために、相互接続線４０８は、電荷が流出されたままとなり、かなりの量の二次電子の放射を引き起こす。その二次電子の放射は、電子ビームシステムの検出器によって検出される。接地された相互接続線４０８については、そのような相互接続線４０８が故障していない場合には、ビームからの電子は接地への経路を見つけ、二次電子が特定の相互接続線４０８から放射される。その結果として、その相互接続線４０８は、より明るくまたは輝いて見えるため、対応する相互接続線がオープンを持たない（すなわち、欠陥がない）ことが示される。この二次電子の放射から起こる強さのピークは、この特定の試験構造に関する対応データと一致させるためにシステムによって記録される。しかしながら、試験中の線が故障している（すなわち、オープンである）場合、二次電子の放射は少なくなるため、相互接続４０８は暗いままとなる。前述のように、欠損したピークは、システムによって記録され、以後は、さらなる分析のために、潜在的に欠陥のある相互接続を指し示す。相互接続線が、同一のＭ１配線のための別の相互接続線とショートしているという別の場合においては、相互接続線４０８、４０９が輝き、それらの間の電気的なショートを示唆する。
【００９７】
集中的な試験ダイを用いると、製造プロセスを通して、Ｍ１配線またはその他のレベルの配線の品質を監視できる。多層の金属構造の製造中に、温度が上昇すると、潜在的な欠陥を持つ既に形成された相互接続パターン内に、ショートやオープンが生じることがある。この問題は、図７Ａおよび７Ｂに示す試験構造を用いて監視することができる。以下では、明瞭にするために、断面を提供する図面には、アイランド部材４０９を示さないこととする。
【００９８】
図７Ａおよび７Ｂは、上部にＭ２相互接続配線４３０とアイランド要素４３２とを有する試験構造４０２の一部を示す。すなわち、Ｍ１相互接続配線は、覆い隠されている。図７Ｂの断面図に示すように、Ｍ１相互接続線４０８は、図６Ｂにも示したように、コンタクト４２４を通して基板４２０に接続されている。層間誘電体層４３３が、Ｍ２相互接続層４３０とＭ１相互接続層４０８との間に挿入されている。ビア４３４は、誘電体４３３を貫通して、相互接続４３０の近位端４１０をＭ１相互接続に接続している。
【００９９】
しかしながら、この実施形態では、Ｍ２プロセス工程の後に、Ｍ１相互接続層の品質を監視するために、Ｍ２相互接続４３０は、相互接続４０８と４３０との間にビア４３４に隣接する開口部４３６を形成し、遠位部分４３８をＭ２相互接続の残り部分から分離することにより、不連続に形成される。開口部４３２は、当業者に周知の技術を用いてダマシン酸化物などの絶縁材料を充填してもよい。遠位部分４３８は、以後、第１の走査要素と呼ぶこととする（さらに、それ以降では、「タップ」とも呼ぶ）。
【０１００】
プロセスのこの工程では、電子ビームプローブは、例えば、オープン、ショートおよびＭ１配線内の層内ショートなどの欠陥を検出するために、Ｍ２相互接続の第１の走査要素４３８およびアイランド部材４３０を横切って走査されてよい。層内ショートおよびオープンを検出する試験は、走査要素４３８を横切って電子ビームを走査することにより実行される。Ｍ１相互接続線４０８が故障していない場合には、ビームからの電子は、走査要素からＭ１相互接続４０８を通って基板へと到る接地への経路を見つける。その結果として、二次電子が走査要素４３８から放射され、Ｍ１相互接続線４０８が、Ｍ２配線プロセス工程の後でも良好な状態であると示される。一方、Ｍ２配線工程がＭ１相互接続４０８におけるオープンを引き起こした場合、第１の走査要素４３８は二次電子を放射しないため、第１の走査要素４３８は、暗いままとなる。Ｍ２相互接続４３０の残り部分が、下層のＭ１相互接続線とショートしている場合には、電子ビームの電子は、接地への経路を見つけるので、ショートしたＭ２相互接続と、それに対応する走査要素が輝き、その相互接続におけるＭ１およびＭ２配線の間のショートが示唆される。
【０１０１】
図７Ｂによって例示される原理に従った構成において、積み重ねビア（複数の層を貫通して上方に伸びるビア）を用いることも可能である。このように、例えば、１以上の積み重ねビアが、Ｍ１からＭ３へ伸びることにより、Ｍ３の加工の後にＭ１の完全性を試験することを可能にしてもよい。さらに、任意の単一のビア（例えば、２３４、４２４）の場所に、冗長ビア（すなわち、複数のビア）を設けてもよい。冗長ビアは、単一のビアよりも欠陥が少なくなる傾向にあるが、冗長ビアには、やや複雑な設計の条件がある。
【０１０２】
図８〜１０に示すように、Ｍ１相互接続４０８の完全性は、さらに、第３、第４、さらにそれ以上の金属相互接続層の加工の後に検出することもできる。例えば、図８では、Ｍ２相互接続４３０の第１の走査要素４３８に接続された第１の走査要素４４２を有するＭ３相互接続４４０を、層間誘電体４４４の上方に形成することができる。換言すれば、積み重ねプラグ（第１の走査要素４４２、４３８）は、埋もれた金属層Ｍ１の内部のオープンを監視するために形成される。図９に示すように、Ｍ３およびＭ２相互接続の間に多数のビア４４６を形成することにより、Ｍ１およびＭ２相互接続の間で起こりうるショートを監視するために、第２の走査要素４４８を形成することができる。走査スワースの電子ビーム検査中に、Ｍ３相互接続の近位端を走査してもよい。同様に、図１０に示すように、Ｍ４相互接続４５６の第１および第２の走査要素４５２、４５４を形成した後に、Ｍ１およびＭ２相互接続の間のショートだけでなく、（積み重ねプラグ４５２を通して）Ｍ１層におけるオープンも、走査要素４５４を通じて検査できる。
【０１０３】
図１１〜１３に示すように、Ｍ２相互接続の試験には、同じ態様を適用することができる。図１０に示すように、Ｍ２相互接続は、Ｍ１相互接続の切断部分４５０を通して接地されている。図１２に示すように、Ｍ２層の完全性は、Ｍ３相互接続４４０の第１の走査要素４５２を用いて試験することができる。図１３に示すように、Ｍ３およびＭ２相互接続の間で起こりうるショートは、Ｍ４相互接続を形成した後に、Ｍ４相互接続の第２の走査要素４５４を用いて検出することができる。
【０１０４】
上述の積み重ね試験構造は、埋もれた構造の検査に用いてもよい。単一の試験構造が、異なるレベルの各々で２以上の埋もれた構造を検査するための機構を備えていてもよい。例えば、第２のタップが、遠位端において接地されているＭ２導電線に接続されている際に、第１のタップは、遠位端において接地されているＭ１導電線に接続されていてよい。あるいは、（例えば、図４Ｄを参照して説明したように）特定の埋もれた層を検査するための専用の領域を備えてもよい。例えば、第１の領域は、第１の埋もれた層へのタップを有する試験構造を備えてよく、第２の領域は、第２の埋もれた層へのタップを有する試験構造を備えてよい。
【０１０５】
さらに、上述のタップは各々、検査可能なパッドに接続されてよい。このようにして、埋もれた層に関するパラメータ情報を取得することができる。すなわち、完成または部分的に完成したウエハに関して、埋もれた構造（例えば、導電相互接続線）を検査するために、標準的なウエハ検査技術を用いることができる。例えば、ショートを有する、埋もれた相互接続構造において、漏れ電流を測定してもよい。さらに、検査可能なパッドを介し、埋もれた構造に対して、混信の試験を実行してもよい。この実施形態では、パラメータ情報と電圧コントラスト情報を、埋もれた構造から取得することができる。以下で、図３１を参照して、そのような検査可能な試験構造について説明する。
【０１０６】
Ｇ．ビアチェーン
以下で詳しく説明するように、第２の試験構造４０４は、１つの特定のモジュール（図１４Ａ〜１４Ｂ参照）に形成できる第１のビアチェーン５００の列と、試験ダイ２０４の部分２０８に存在する他のモジュール（図４Ｃ参照）に形成される第２のチェーン５０１とを備えることが好ましい。ビアチェーン５００、５０１は、（例えば、図４Ｃの）２０４の近位端および遠位端２０８Ａ、２０８Ｂの間に位置し、試験構造縁部２０４Ｂ、２０４Ｄに平行に伸びている。特定の実施形態では、ビアチェーン５００、５０１の近位端５０２は、（例えば、図４Ｃの）試験ダイ２０４の部分２０８の近位縁部２０８Ａに配置されており、ビア５００、５０１の遠位端５０４は、ダイの部分２０６の遠位縁部２０８Ｂに配置されている。図５に例示された第２の試験構造４０４は、Ｍ１およびＭ２、Ｍ２およびＭ３、Ｍ３およびＭ４など、任意の金属の間に形成された任意のビアチェーンの平面図を示しうることがわかる。
【０１０７】
図１４Ａおよび１４Ｂは、Ｍ１相互接続とＭ２相互接続との間に形成され、近位端５０２と遠位端５０４とを有するビアチェーン５００の列を備える試験構造４０４の一部を例示する。図１４Ｂの断面図によると、ビアチェーン５００は、酸化物層５１０によってＭ１相互接続線５０８から絶縁されている基板５０６全体に形成されてよい。酸化物５１０を貫通して形成されたコンタクト５１２は、Ｍ１相互接続５０８を基板５０６に接地しており、したがって、ビアチェーン５００を基板５０６に接地している。層間誘電体５１６を貫通して形成された一連のビア５１４は、Ｍ１およびＭ２相互接続５０８、５１８を接続する。
【０１０８】
以下で説明するように、ビアチェーン試験構造５００は、ビアチェーン内のオープンを検出するオープンのみの試験を可能にする。プロセスのこの工程では、電子ビームプローブは、例えば、オープンなどの試験構造４０４における欠陥を検出するために、近位端５０２において、Ｍ２相互接続の露出した金属を横切って走査されてよい。ビアチェーンがオープンを有しない場合には、ビームからの電子は接地への経路を見つけ、二次電子が最上層のＭ２相互接続から放射され、ビアチェーンが良好であることを示唆する。しかしながら、チェーンが故障している場合には、Ｍ２相互接続は暗いままとなり、さらなるプロセスのために、潜在的に欠陥のあるチェーンとしてシステムによって記録される。
【０１０９】
図１４Ｃに示すビアチェーン５０１は、個々のチェーンにおけるオープンだけでなく、隣接したチェーンの間のショートも、有利に観察できるように構成されている。そのために、ビアチェーン５０１は、１つおきに基板に接地されないことを除いては、図１４Ｂに示すように、ビアチェーン５００が形成されたように形成される。例えば、図１４Ｃでは、ビアチェーン５０１の第１の列５２０および第３の列５２４は、遠位端５０４において接地されているが、第２の列５２２は接地されていない。列５２２のビアチェーンは、基板に接地されておらず、二次電子を生成することができないので、隣接する接地されたビアチェーンとショートしない限りは暗いままである。列５２２のビアチェーンが、隣の列（例えば５２０）とショートした場合には、隣接するチェーン５２０が、電子のための接地への経路を提供することで、列５２２および５２０の両方のビアチェーンにおいて二次電子が発生し、それにより、ショート型の欠陥が示唆される。さらに、第１および第２の列５２０、５２４の接地されたビアチェーンは、図１４Ａ〜１４Ｂでビアチェーン５００について説明したように、ビアチェーンにおけるオープンを観察するために用いられる。
【０１１０】
Ｈ．化学機械研磨によって生じる欠陥のための試験構造
以下で詳しく説明するように、第３の試験構造４０６は、例示した試験ダイ２０４の中間部分に配置され、図５に示した走査方向「Ａ」に沿って分布される。前述したように、第３の試験構造は、例えば、絶縁されたコンタクト試験構造と、ＣＭＰ試験構造と、オーバーレイ試験構造と、ＣＭＰダミー金属試験構造のアレイを備えてよい。これらの構造の各々は、複数のモジュールに含まれてよい。
【０１１１】
本発明の一態様は、化学機械研磨（ＣＭＰ）プロセスによって生じた欠陥を検出することができる。当業者に周知のように、ＣＭＰプロセスは、多層の蒸着プロセス中に形成されたプロフィルを平坦化するために用いられることが多い。プロセスの間に、様々な層がエッチングによってパターニングされると共に、表面が平坦でなくなる。次の光露光プロセス工程を実行するために、そのような起伏はＣＭＰプロセスによって平坦化される。しかしながら、ＣＭＰプロセスは、機能を持つ回路部品を研磨したり、望ましくない密度、ピッチ、および／または、水平方向のアスペクト比（高さ：幅）の増加を引き起こしたりすることがある。そのため、ＣＭＰプロセスによって形成された欠陥を検出することが望まれる。
【０１１２】
一実施形態では、ＣＭＰプロセスによって生じた欠陥を検出するためのいくつかの試験構造が提供されている。ＣＭＰプロセス由来の欠陥を検出するためのいくつかの異なる構造については、以下で説明する。通例、これらの試験構造は、全体もしくは部分的に、試験チップの走査スワース内に存在する。
【０１１３】
１．ピッチＣＭＰ欠陥を検出するための試験構造
図１６Ａ〜Ｃに示されている試験構造は、ＣＭＰピッチ試験パターン７００を例示する。このパターン７００では、Ｍ１相互接続線を表す金属線などの試験要素７０２は、実質的に同じ線幅７０４を有する。各金属線７０２は、試験線の線幅と実質的に等しいスペース７０６によって互いに隔てられている。したがって、試験パターン７００は、約５０％の線の面積という一定の密度を有している。試験パターン７００は、パターン内の金属線が１つおきに接地されるように構成される（図６Ｃ参照）。図６Ｂは、絶縁層７０８を貫通して形成されたコンタクト７１０によって基板７０４に接地される金属線７０２の１つを示す。そのような試験パターンは、複数のモジュールに、試験ダイに関する様々な臨界寸法で、形成することができる。
【０１１４】
電子ビーム検査中に、プローブが、ピッチ試験パターン７００の金属線７０２を横切って走査されると、欠陥がない場合には、接地された金属線は、二次電子を放射し、すべての線が良好であることを示唆する。接地された線の１つがオープンである場合には、その線は、暗いままとなり、欠陥があることを示唆する。接地されていない線が、隣接する接地された線の１つとショートしている場合には、両方の線が、二次電子を放射し、それによって、それらの間のショートを示唆する。
【０１１５】
上述のように、本発明の好ましい実施形態では、ＣＭＰピッチ試験パターンは、一般に、全体または部分的に、試験チップの走査スワース内に配置される。このように、走査スワースの走査中に、試験パターンの欠陥を試験することができる。
【０１１６】
ＣＭＰピッチ試験構造は、２０μｍ未満の長さの金属線を備えることが好ましい。そのような試験構造は、約１０μｍ以下の長さの金属線を備えることがさらに好ましい。そのような試験構造は、５μｍ以下の長さの金属線を備えることがまたさらに好ましい。
【０１１７】
試験チップは、各々が異なるピッチを持つ様々なＣＭＰピッチ試験構造を有してよい。最も広い線幅を有する試験構造の金属線の幅は、通例、約２μｍから３μｍの幅である。試験チップ上の他のＣＭＰピッチ試験構造は、例えば、０．０５μｍの線など、かなり細い金属線を備えてもよい。試験チップ上のＣＭＰピッチ試験構造の大半は、一般に、０．５μｍ未満の幅の金属線を備えることが好ましい。試験チップ上のＣＭＰピッチ試験構造の大半は、０．２μｍ未満の幅の金属線を備えることがさらに好ましい。
【０１１８】
通例、試験チップ上のＣＭＰピッチ試験構造は各々、ＣＭＰピッチ試験構造すべてが実質的に同一の長さの線を有するように、同一の面積（例えば、１０μｍ×１０μｍまたは５μｍ×５μｍ）を占有する。しかしながら、ＣＭＰピッチ試験構造内の線の数は、試験構造内の線の幅と反比例する。例えば、線の幅が１μｍである場合には、１０μｍのＣＭＰピッチ試験構造は、５本の線を備え、線の幅が０．５μｍである場合には、１０μｍのＣＭＰピッチ試験構造は、１０本の線を備える。
【０１１９】
試験チップのスペースを節約するために、複数のＣＭＰピッチ試験構造を、１つの列に一緒に配置してもよい。一般に、そのような場合、複数の試験構造の間の金属線の幅は、様々な幅となる。例えば、ｙ方向に伸びる各々の金属線を試験構造内に備えて、ｘ方向の１つの列に、６つのＣＭＰピッチ試験構造を配置してもよい。第１および第６の試験構造は、幅の広い線を有し、第２および第５の試験構造は、それよりも狭い線を有し、第３および第４の試験構造は、さらに狭い線を有してよい。しかしながら、この例では、「広い線」は、１．２５ミクロンの幅を超えないことが好ましいことに注意すべきである。
【０１２０】
２．密度ＣＭＰ欠陥を検出するための試験構造
図１７は、様々な線幅と、隣接する金属線の間の様々なスペースとを有する金属線を備えるパターンに関してＣＭＰプロセスの影響を監視するためのＣＭＰ密度試験パターン３５０の断面を示す。図１７に示したＣＭＰ密度試験パターン３５０は、４つの区分（３５１、３５２、３５３および３５４）を有する。各区分は、４本の金属線を有する。区分３５１では、金属線は、スペースの約５０％を占める。区分３５２では、金属線は、スペースの約３７％を占める。区分３５３では、金属線は、スペースの約２５％を占める。そして、区分３５４では、金属線は、スペースの約１２％を占める。各区分の線は、図１７に示すように、ほぼ等しい長さと幅を有することが好ましい。
【０１２１】
ＣＭＰピッチ試験に関して上述した試験パターンと同様に、図１７に示した密度試験パターンは、金属線が１つおきに接地されるよう構成される。したがって、密度試験パターンは、ＣＭＰピッチ試験パターンに関して説明したのと同じように、電圧コントラストを用いて試験することができる。
【０１２２】
図１７に示した例の各区分の寸法は、５μｍ×５μｍである。したがって、区分３５１の各金属線の幅は、例えば、金属線の間の各スペースの幅と同じ０．６２５μｍである。パターン内の各金属線の長さは、５μｍである。
【０１２３】
図１７に示した例では、各区分の線の幅は、長さと幅の両方において実質的に等しい。さらに、各区分におけるスペースも、長さと幅の両方において実質的に等しい。さらに、各区分は、試験チップ上の同じスペース（土地）を占める。加えて、そのパターンでは、線の幅と、その右手のスペースの幅とを併せた幅は、一定である（この例では、１．２５μｍ）。
【０１２４】
図１７に示したパターンは、左右両方向に伸びる追加の線を有してもよいことに注意すべきである。例えば、区分３５１の左側に、４本の金属線の幅が金属線を隔てるスペースよりも広い１以上の区分を設けてもよい。左側に、４本の金属線の幅が、区分３５４の金属線よりも狭い１以上の区分を設けてもよい。
【０１２５】
金属線は、本発明の範囲内で５μｍよりかなり長くてもよいことにも注意すべきである。しかしながら、各金属線は、１０μｍ以下であることが好ましい。各金属線は、約５μｍか、それ未満の長さであることがさらに好ましい。同時に、特定の区分においては、金属線は、金属線と、それに隣接したスペースとに割り当てられた土地に納まる任意の幅であってよいことに注意すべきである。例えば、金属線は、割り当てられた土地の１００％を占めていてもよい。または、例えば、４％近く、または、それ未満を占めていてもよい。
【０１２６】
さらに、区分あたりの金属線の数は、様々であってよい。好ましい実施形態では、各区分は、偶数の金属線を有しており、８本であることがさらに好ましい。しかしながら、区分は、奇数の金属線からなっていてもよい。さらに、１つのパターン内に、様々な数の金属線を有する区分を設けることも可能である。
【０１２７】
特定の実施形態では、密度試験パターンは、パターンを走査し、電圧コントラスト分析を用いることができるように、全体または部分的に、試験チップの走査スワース内に存在する。密度試験パターンの各金属線は、その走査を可能とするように、走査スワース内に全体が存在することが好ましい。しかしながら、パターン内の金属線は、電圧コントラスト法を用いることができるよう走査される限りは、走査スワース内に一部分のみが存在する構成であってもよい。
【０１２８】
図１８は、ＣＭＰ欠陥試験のための密度ピッチパターン３８０の他の例を提供する。そのパターンは、接地への複数のコンタクト３８２を備えた複数の金属線３８１を備える。図１８に示したパターンは、３つの異なる密度パターンを示す。ここで示した実施形態では、試験パターンの金属線は、５ミクロン以下の長さであり、最も広い線（密度＃３）は、０．２ミクロン以下の幅である。複数の金属線３８１の金属線は、交互に電気的に絶縁されている。
【０１２９】
３．水平のアスペクト比を試験するための試験構造
図２０は、試験ダイ上の土地の合理的な利用を実現するために、異なる幅と長さとを有する金属線７４２を備えるＣＭＰアスペクト比試験パターン７４０の断面を示す。図２０からわかるように、パターン７４０の線は、左から右に向かって水平のアスペクト比が大きくなっている。また、長さは、左から右に向かって、幅は、右から左に向かって大きくなっている。前述したＣＭＰ試験構造と同様に、この構成では、金属線は、１つおきに基板に接地されており、試験構造７４０は、異なる臨界寸法を持つ様々なモジュール内で繰り返されている。図２０からわかるように、一実施形態では、線は、同一の水平アスペクト比（さらに、好ましくは、同一の寸法）を有する線のペアになっている。各々のそのようなペア（例えば、ペア７４３、７４４）では、２つの線の一方は、電気的に絶縁されており（浮動しており）、他方の線は、電気的に非絶縁の（接地されていることが好ましい）。
【０１３０】
パターン７４０は、線の間のスペースを増減させて、試験ダイ上方に繰り返すことができることに注意すべきである。これは、すべての水平アスペクト比試験パターンに当てはまる。そのような繰り返し（線の間のスペースを増減して繰り返された試験パターン）は、基板上方に試験パターンの列を形成するために用いることができる。
【０１３１】
図１９は、別の水平アスペクト比試験パターン７２０を示す。このパターンにおいては、水平アスペクト比は、左から右に向かって大きくなっているが、線の長さは同一のままである。長さは、１０ミクロン以下であることが好ましく、５ミクロン以下であることがさらに好ましい。このパターンは、図２０の試験パターンと同様に試験ダイ上で繰り返されてもよい。ここでも、試験パターン７２０の線は、寸法の同じ線のペアになっており、そのペアの２つの線は交互に電気的に絶縁されている。試験パターン７２０、７４０は、ＣＭＰピッチ試験構造７００と同じ方法で検査される。
【０１３２】
図２１は、さらなる水平アスペクト比試験パターン７５０を示す。そのパターンは、左から右に向かって水辺アスペクト比が増大する金属線を備える。線は、交互に接地へのコンタクト７５２を有する。各線の下部には、パターン７５０の全体にわたって均一のサイズを有する走査構造が設けられている。本発明の一実施形態では、金属線は、走査構造に沿って走査される（より良い均一性を確保するため）。しかしながら、そのような走査構造は、本発明の実施には必要ない。しかしながら、そのような走査構造を、上述の他のＣＭＰパターン（ピッチおよび密度）において用いることもできるに注意すべきである。
【０１３３】
Ｉ．コンタクトアレイ
図１５Ａは、中間部分２１０に配置された絶縁コンタクト試験構造６０２のアレイの例６００である。そのような構造は、集積回路の欠陥コンタクトの監視を可能とする。
【０１３４】
アレイ６００の列は、試験ダイ２０４の第１および第２の部分２０６、２０８の近位縁部２０６Ａ、２０８Ａの平行に伸びることが好ましい（図４Ｃ参照）。図１５Ｂは、従来の半導体処理技術を用いて基板６０４上方に形成された絶縁コンタクト試験構造６０２の多層構造を例示している。酸化物層などの絶縁層６０６は、Ｍ１層の部分６０８（Ｍ１パッド）を基板６０４から絶縁する。絶縁層６０６を貫通して形成されたコンタクト６１０は、Ｍ１層を基板６０４に接続する。層間誘電体６１２は、Ｍ１層の部分をＭ２層の部分６１４（Ｍ２パッド）から絶縁することが好ましい。Ｍ２層の部分は、層間誘電体６１２を貫通して形成されたビア６１６によってＭ２層の部分に接続されており、それによって、Ｍ２パッド６１４の接地への接続が確立されている。図に示された実施形態では、Ｍ１およびＭ２層の部分６０８、６１４は、４つのビアで接続されており、それらのビアを、冗長ビアと呼ぶこととする。この実施形態では、冗長ビア６１６によると、ビアの欠陥を考慮することなく、欠陥コンタクトを監視することが可能であるため、欠陥の機構をコンタクト６１０に限定することができる。図１５Ａおよび１５Ｂに示した構成は、任意のビア６１６における任意の欠陥が、基板６０４への接続を妨げないことを保証するものである。少なくとも１つのビア６１６に欠陥がなければ、Ｍ２パッドと基板との間の接地のための接続は確立される。
【０１３５】
電子ビーム検査中に、Ｍ２パッド６１４の露出した金属の列に沿ってプローブが走査されると、コンタクト６１０がオープンではない場合、ビームからの電子は、接地への回路を見つけ、二次電子がパッド６１６から放射されることにより、コンタクトが良好であることが示唆される。コンタクトがオープンである場合には、パッド６１６は暗いままである。
【０１３６】
Ｊ．ズレを監視するための試験構造
半導体工業で周知のように、ＩＣ製造の各工程では、素子の間の望ましくない接触と、素子の寸法の変化を防ぐために、正確に位置合わせを制御する必要がある。図２２Ａ〜２２Ｃは、金属層のパターニング中に起こるズレなど、製造プロセス中に起こるズレの問題を観察するために用いられる６つの種類のオーバーレイ試験構造８００ａ〜８００ｆを示す。試験構造８００ａ、８００ｄは、「Ｍ１‐コンタクト」型の構造であり、コンタクト（８０６ａ、８０６ｄ）の上方に伸びるＭ１金属ストリップ（それぞれ、８０４ａ、８０４ｄ）を有する。試験構造８００ｂ、８００ｅは、「ビア‐Ｍ１」型の構造であり、Ｍ１金属ストリップ（８０４ｂ、８０４ｅ）の上方にＭ２ビア（それぞれ、８０６ｂ、８０６ｅ）を有する。試験構造８００ｃ、８００ｆは、「Ｍ２‐ビア」型の構造であり、ビア（８０６ｃ、８０６ｆ）の上方に伸びるＭ２金属ストリップ（それぞれ、８０２ｃ、８０２ｆ）を有する。各々の型の構造は、ｙ方向（例えば、図２２Ｂ）だけでなく、ｘ方向（例えば、図２２Ａ）のズレを測定するための試験構造を備える。もちろん、任意の他のズレ方向を用いてもよい。
【０１３７】
図２３Ａおよび２３Ｂに例示したように、各試験構造は、ズレが生じたか否かの決定と、そのようなズレの測定に用いられるアレイの一部を形成してよい。「Ｍ１‐コンタクト」型の構造のアレイが、図２３Ａおよび２３Ｂに示されている。構造は、コンタクトの位置（例えば、８１１または８１３）を除いて、互いがほぼ同一の形状となるように加工される。図２３Ａに示すように、中央の試験構造８１０Ｅは、ズレがない場合には完全に中央に位置するコンタクト８１１Ｅを有する。中央の構造の右側に位置する構造が有するコンタクトは、右に向かうほど負のｙ方向のズレが大きくなっている。最も右側のコンタクト８１１ｉは、もはやＭ１層に接触しないようにずれている。逆に、中央の左側に位置する構造が有するコンタクトは、左に向かうほど正のｙ方向のズレが大きくなっている。最も左側のコンタクト８１１ａは、もはやＭ１層に接触しないようにずれている。同様に、図２３Ｂの試験構造は、正負のｘ方向に向かって次第にズレが増大している。
【０１３８】
コンタクト８１１、８１３は、基板に結合され、接地されている。したがって、試験構造が整列されると、特定の試験構造はコンタクトに接触し、その他のコンタクトは接触しない。その結果、電圧コントラスト試験において、接触している試験構造は明るく見えて、接触していない構造は暗く見える。図示された例では、試験構造８１０ａ、８１０ｉ、８１２ａ、および８１２ｉ（これらは、コンタクト８１１または８１３に接触しない）は、暗く見えて、残りの構造は、明るく見える。
【０１３９】
しかしながら、ズレがある場合には、明るく見えることが期待される試験構造の一部が、実際には暗く見えて、暗く見えることが期待される構造の一部が、明るく見える。コンタクト８１１および８１３の相対位置は、ズレを容易に測定できるように選択される。例えば、アレイのコンタクトは、０．０００５μｍの増分ずつＭ１からずれるよう設計される。したがって、ズレの量は、いくつの試験構造が暗く見えるのかに基づいて決定されてよい。例えば、最も右側の試験構造８１０ｇから８１０ｉ（および、左側の構造）のみが暗く見える場合には、負のｙ方向に０．０００５μｍ以下のズレがある。
【０１４０】
欠陥の分析のためにダイ‐ダイ比較モードを用いる場合には、オーバーレイ構造は、１つも接地されていない、対応する構造のセットを有する必要がある。これらの接地されていない構造は、参照として機能し、接地された構造と比較されて、すべての接続されたオーバーレイ構造が検出されることを保証するものである。参照構造が提供されていない場合には、オーバーレイ構造からの結果は矛盾するだろう。
【０１４１】
Ｋ．ＣＭＰダミー金属充填物
試験ダイ２０４の中間部分２１０内に形成できる他の試験構造は、ビアの試験をするための試験パッドとしてＣＭＰダミー金属充填物を用いる試験構造である。当業者に周知のように、ＣＭＰダミー充填物は、ウエハの表面を均一に研磨することを容易にするために、ウエハ上方に配置された補助的な金属構造のＣＭＰプロセス保全である。それらは、表面に配置された比較的軟質の材料が、比較的硬質の材料に隣接している場合に、軟質の材料が急速に腐食されることを防止する。一実施形態では、図２４Ａ〜２４Ｂに示すように、金属充填物は、ビアおよび／またはコンタクトを追加して、ＣＭＰプロセスの完全性を監視するために、多層試験構造に加工されてよい。
【０１４２】
一例の試験構造９０２では、コンタクト９０４は、絶縁層９１０を貫通して、基板９０６と第１の金属層の部分９０８（第１の金属パッド）との間に形成される。第１の金属パッド９０２は、層間誘電体９１４を貫通して形成された少なくとも１つのビア９１２によって金属充填物９００に接続されてよい。この構造９０２は、試験中の金属（ＭＵＴ）の上方にさらに多くの金属層を備えてもよく、それらの金属層の間にさらに冗長なビアを備えてもよい。電子ビーム検査中に、プローブは、金属充填物９００の列に沿って走査される。欠陥なく基板に至る経路が確立されている場合、金属充填物９００は、二次電子を放射し、ビアとコンタクトがオープンではないことを示唆する。それらのうちのいずれかがオープンである場合、金属充填物は、暗いままとなる。
【０１４３】
試験チップ最初に設計された後に、ＣＭＰ研磨によって生じる欠陥を防止するために、空きスペースにダミー充填物が必要であるか否かを決定してもよい。現在の技術では、市販のソフトウェアツールを用いて、この決定を行うことが多い。この決定は、空きスペースのサイズや構成に基づいて行われる。この決定がなされると、本発明に従って、上述のコンタクトアレイのコンタクトと同様に試験することができるコンタクトとして、ダミー充填物を加工することができる。このように、空きスペースは、試験チップを試験するために用いられる。さらに、この方法は、ＶＬＳＩ製品の空きスペースに用いることができる。
【０１４４】
図２６Ａ〜２６Ｃは、欠陥を試験する目的でダミー形状を用いるためのプロセスを示す。図２６Ａは、空きスペース９０１を含む製品チップ９００を示す。図２６Ｂは、製品チップの空きスペースを満たすために用いられる典型的なダミー形状９０２のパターンを示す。図２６Ｃは、コンタクト９０４がダミー形状９０３の一部に追加され、電圧コントラスト試験を可能にしていることを示す（他のダミー形状は、浮動を許されている）。そのような利用可能なダミー形状を、（インライン電圧コントラスト試験のために）専用の試験チップと製品チップの両方に備えることができる。
【０１４５】
Ｌ．欠陥の位置特定と特徴付け
上述のように、電圧コントラスト技術によって欠陥が検出されると、その欠陥の位置を決定し、特徴付けをすることが重要になるだろう。走査スワースの走査がｘ方向に行われた場合、試験構造の検査をｙ方向で行う必要があるだろう。例えば、上述の例示された試験チップに関して、導電線は、一次走査領域の走査の分析に基づいて、欠陥を試験される。上述のように、これらの欠陥は、走査スワース（すなわち、一次走査領域）の外に存在していてもよい。換言すれば、一次走査領域は、試験構造が１以上の欠陥を含むか否かを決定するために、最初に走査される。次いで、欠陥の位置特定と特徴付けを行うために、ｙ方向での試験が実行される。
【０１４６】
欠陥は、ｘ方向の走査が終わった後に位置特定されることが好ましい。すなわち、導電線のスタブはすべて、導電線に欠陥があるか否かを決定するために走査される。次に、各欠陥スタブと、それに対応する導電線との位置が記録される。すべてのスタブが走査されると、各導電線は、次に、効率的なパターンでｙ方向に走査される。例えば、スタブが、ｘ方向の左から右へ走査された場合、各導電線は、次いで、最も左の線を起点としてｙ方向に走査される。要するに、（個々の欠陥の位置特定の前に）ｘ方向全体に沿って試験構造を走査することにより、試験構造内の欠陥の数を迅速に評価することができる。必要であれば、その後に、上述のように、個々の欠陥の位置特定および特徴付けを行ってよい。
【０１４７】
もちろん、任意の他の適切な走査パターンを実装してもよい。例えば、ｘ方向の走査中に、導電線に欠陥があることがわかった場合、ｘ方向の走査が中断され、ｙ方向の導電線に沿って、その欠陥の位置特定が即座に実行される。ｘ方向の走査は、欠陥が位置特定された後に再開してよい。しかしながら、この走査パターンは、欠陥の位置特定の前にｘ方向の走査が完了する走査パターンほど効率的ではない。
【０１４８】
したがって、ダイ上の欠陥構造が、再び位置特定され、識別されると、欠陥の正確な位置と原因を確認することが必要となるだろう。特定の実施形態では、分析ツールを用いて、これを実行できる。図２５は、試験構造を含む欠陥の試験ダイを分析するための分析ツール９５０の基本的な構成を示す。分析システムは、集束イオンビーム（ＦＩＢ）部９５１と電子ビーム（ＳＥＭ）部９５２の両方を備えるデュアルビーム分析ツールを備えることが好ましい。分析ツール９５０は、図１のシステム１０に接続されており、そのシステムの不可欠な部分である。
【０１４９】
１０のシステムは、試験回路の欠陥構造と、オープンまたはショート型の欠陥など欠陥の種類とのために、記録された配置データを提供する。本発明の特定の実施形態で用いられる分析ツール９５０は、集束イオンビーム（ＦＩＢ）と電子ビームとのいずれかで、欠陥を含む位置を走査することにより、２つの異なる種類の走査アクションを提供できる。集束イオンビームは、欠陥を含む位置から材料を局部的に切除または除去して、下層の材料を局所的に露出させることにより、特定の場合に層全体を除去する必要をなくすために用いることができる。電子ビームは、エネルギ分散型Ｘ線（ＥＤＸ）分析を用いる化学分析と、分析中の領域の画像化のために用いることができる。
【０１５０】
図２５に示すように、例示的なＦＩＢ部は、一般に、ガリウム（Ｇａ）を用いてＧａイオンビーム９５６を発生させるための液体金属イオン源９５４を備える。レンズシステム９５８は、ステージ９５９上方に配置されたウエハの試験ダイ上のスポットサイズにイオンビームを集束させる。走査コイル９６０のセットは、レンズシステム９５８の近くに配置されている。走査コイル９６０に電圧が印加されることにより、イオンビーム９５６が、試験ダイを走査することが可能となる。イオン源の出力、レンズシステムの焦点、および走査コイルの動作は、イオンビーム制御部９６２によって制御される。材料の除去中に、制御部９６２は、走査領域、走査頻度、および走査時間に関して、集束ビームによる目標表面の走査を制御する。
【０１５１】
集束イオンビームは、上述のように集束、走査され、欠陥構造の選択された部分に照射される。イオンビーム９５６の加速電圧は、１０〜３０ｋｅｖの範囲が可能である。集束イオンビーム５２の電流は、１０ｐＡ〜１０００ｐＡの間に設定できる。
【０１５２】
走査電子ビーム部９５２は、ビーム５２の近くのダイに電子ビーム９６４を照射する。電子ビーム９６４の加速電圧、電流レベルおよびビーム径は、電子ビーム制御部９６６によって制御される。電子ビーム９６４は、ＥＤＸ化学分析だけでなく、例えば、二次および／または後方散乱電子画像化などの画像化にも用いられる。電子ビーム９６４は、さらに、ダイ上の対象の領域を、その領域が集束イオンビームで照射されているときに照射してもよい。
【０１５３】
前述のように、検査中のウエハは、ステージ９５９に取り付けられ、さらに、ステージは、ウエハステージ９５９をｘ、ｙ、ｚ方向に移動させるためのステージ制御部９６８に関連する。検出部９７０は、集束イオンビームまたは電子ビームによる照射に応答してウエハの表面で生じる様々な信号を検出するために適した位置に配置されてよい。図２５では簡略化されているが、検出部９７０は、二次電子、後方散乱電子、Ｘ線または質量分析装置などの様々な検出器を表していると理解される。検出部９７０からの信号は、増幅された後に、ＦＩＢ／ＳＥＭコンピュータに入力される。また、イオンビーム制御部９６２、ステージ制御部９６８および電子ビーム制御部９６６は、システム１０に接続されたＦＩＢ／ＳＥＭコンピュータシステムに接続されている。
【０１５４】
欠陥の場所が、再び位置特定され、特徴付けされると、その場所において、ＥＤＸ（エネルギ分散型Ｘ線）として知られる化学分析が実行される。ＥＤＸ分析は、電子ビーム部９５２を用いて、電子ビームを欠陥構造に集束させることにより実行される。ビームの電子と材料の原子との相互作用から、集束されている位置の化学的特性を示すＸ線スペクトルが生成される。材料からのＸ線スペクトルが決定されると、その位置に存在する要素のほとんどを定性的に識別することが可能となり、それによって、欠陥の原因を決定してもよい。例えば、その位置にタングステンが存在しない場合には、ＥＤＸスペクトルは、その位置にタングステンを示すはずがない。この段階で、欠陥の原因が決定および確認されると、そのプロセスは終了するので、新しい試験ダイを試験することができる。最初の検査が欠陥の原因を明らかにしなかったとすると、ＦＩＢは、層を除去したり、対象の領域の断面構造を明らかにするために集束イオンビームを用いて断面を生成したりするために用いることができる。
【０１５５】
ＦＩＢによる剥ぎ取りが実行された後、その位置は、走査電子ビーム画像化および／または別のＥＤＸ分析を用いて再び検査され、欠陥の原因を確認できるか否かが再び決定される。このプロセスは、欠陥の原因が確認されるまで繰り返される。このプロセスによると、試験構造における欠陥の原因が発見されるとすぐに、ウエハの歩留まりを改善するためにウエハの製造プロセスを修正することができるので、製造環境においてリアルタイムで迅速な修正の動作を行うことが可能になることがわかるだろう。
【０１５６】
検出された欠陥の位置に関して、欠陥の位置特定をするための追加の技術を用いることができる。その技術は、構造の一部のみを荷電するよう設計された照射量で試験中のウエハを事前に走査する工程を含む。短い線は、静電容量が少ないため、より完全に平衡電位に荷電されるだろう。そのため、浮動する線の電位は、線の長さに対しておおよそ線形的に変化する。長い線を荷電させるには、より長い時間が掛かる。次いで、線を走査することができる。
【０１５７】
したがって、例えば、以下の技術を用いて、線の欠陥を認識することができる。
１．線が接地されている場合、線の末端からの信号レベルは、中間レベル（最大値の約５０％）である。
２．線が完全な長さであり浮動している場合、信号レベルは、最大値の約７５％である。
３．線が不完全な長さであり浮動している場合、線の長さが次第に短くなるにつれ、信号レベルは、１００％に近づく。
【０１５８】
位置に対して信号レベルをキャリブレーションすることにより、線の末端の位置を推測し、その情報を用いて、分類のために欠陥を画像化するために欠陥が視野に入るようウエハを迅速に移動させることができる。あるいは、欠陥の位置特定をするために、欠陥のある線の各々をアレイモードで走査してもよい。概して、線の第１の部分から選ばれる第１の視野は、隣接する第２の部分から選ばれる第２の視野と比較される。一実施形態では、第１の視野は、第２の視野から減算される。減算の結果は、欠陥が第１または第２の視野の中に位置するか否かに直接的に関係する。このように、欠陥の位置は、そのような減算の結果に基づいて決定されてよい。
【０１５９】
Ｍ．製品チップの製造における電圧コントラスト試験の利用
電圧コントラスト試験のための技術と様々な試験構造は、試験チップに有効なだけではなく、製品チップにも用いることができる。図２７は、そのような製品チップ１０００を示す。製品チップ１０００は、製品回路部分１００１（製品チップの機能を実行するために必要な回路を含む）と、チップの一方の端部に位置する走査スワース１００２とを有する。そのような走査スワースは、製品チップの端部に位置することが好ましいが、本発明を実施するためにそのような位置が必要なわけではない。
【０１６０】
製品チップ上の走査スワースは、上述の種類の試験構造を任意に組み合わせて備えることができる。実際、試験構造の正確な組み合わせは、製品チップの特定の回路によって決定してよい。また、正確な組み合わせは、製造工場の特定の関心事に基づいてもよい。いずれにせよ、走査スワースは、製造プロセスの１時点もしくは複数の時点で試験することができる。さらに、製造プロセス中に、製造プロセスの任意の時点で新しい試験構造を走査スワースに追加して、試験を行うことも可能である。
【０１６１】
図２８は、試験のための垂直タップ１００４（または、積み重ねプラグ）の断面図である。図に示した垂直タップは、例示した製品チップ１０００の走査スワースに含まれる。製品チップの基板１００３が示されている。図示されているように、垂直タップまたは積み重ねプラグ１００４は、埋もれた層Ｍ１を監視するために用いることができる。そのような垂直タップは、走査スワース内に（所望であれば）加工できる試験素子のほんの１種類に過ぎない。
【０１６２】
図２９は、走査スワース１００２に備えることができる試験構造を示す。コンタクトアレイ１００６と、導電線が、備えられており、導電線については、接地された導電線１００５と浮動したままの導電線１００７とが交互に配置されている。これらの構造はすべて、ここで説明する新規の技術だけでなく、従来の電圧コントラスト技術を用いて試験することもできる。特定の実施形態では、図２９に示した試験構造を走査するために、上述したような型の連続的に移動するステージを備える走査装置が用いられる。連続的な移動の好ましい方向は、矢印１００８で示されているが、他の方向に連続的な移動を行ってもよい。しかしながら、製品チップの狭い部分のみを試験するためには、導電線は、（スペースがそれほどの関心事ではない専用の試験チップでのように）導電線とほぼ垂直というよりも、導電線にほぼ平行な連続的な移動によって走査されることが好ましい。
【０１６３】
検査ステーションにおいて電圧コントラスト技術を用いて、製品チップの走査スワースが検査されると、欠陥の合計欠陥数を算出することができる。サンプルステージが、ショートを検出するために一次走査領域を通過して第１の方向に連続的に移動された際に、例えば、オープン／ショートの数を迅速に定量化することができる。次いで、製品ダイの歩留まりに対して予測される影響を推測するためのアルゴリズムを用いることができる。これは、その層における各々の欠陥種類に対する欠陥管理限界を生成するために用いられてもよい。例えば、ダイ当たりのオープン／ショートに対して臨界面積「Ａ１」を有するオープン試験構造に「ｎ１」のオープンがある場合には、製品ダイの予測欠陥レベルは、（ｎ１）×（Ａ１／Ａ２）によって与えられる。ここで、Ａ２は、与えられたプロセス層のオープン／ショートに対する製品ダイの臨界面積である。与えられたプロセス層の臨界面積は、その臨界寸法においては所与の種類の欠陥のために欠陥素子となるパターンの総面積として定義される。
【０１６４】
この制御が確立されると、次の製品チップの走査スワースの走査を通して次のロットで測定された欠陥レベルが管理限界を超える場合には、製造業者は、製造プロセスが管理できない傾向にあることを知ることになる。さらに、製造業者は、走査スワースの走査から、どの欠陥機構が問題を起こしているかについての直接的なフィードバックを得る。走査スワースの試験構造は、与えられた試験構造における欠陥の位置と署名によって、欠陥の分類を直接的に提供するので、製造業者は、問題を即座に調べて解決することができる。
【０１６５】
Ｎ．他の試験装置を最適化するための電圧コントラスト試験の利用
上述の電圧制御試験装置、構成および技術は、製造プロセスで用いられるほかの検査システムを最適化するためも用いることができる。そのような試験システムとして、例えば、ＫＬＡ‐Ｔｅｎｃｏｒ製品のＡＩＴ　ＩＩ（パターニングされたウエハの検査システム）やＫＬＡ‐２１３８（超広帯域のウエハ検査システム）が挙げられる。そのようなシステムは、半導体チップの多くの欠陥を検出する。しかしながら、これら検出された欠陥の一部は、チップの性能や動作に影響を与えない点で重要ではないこともある。一方、電圧コントラスト試験は、本質的に重大な欠陥（いわゆる、「致命的な欠陥」）のみを検出する。したがって、上述の電圧コントラスト技術および構造は、他のシステムが、「致命的な欠陥」の検出を最大限に実行する、および／または、「迷惑（ニューサンス）な欠陥」の検出を最小限度に抑えるよう、そのような試験システムを最適化するために用いることができる。
【０１６６】
そのような最適化は、以下の動作の実行を含む：
１．重大な欠陥を検出するために、ＳＥＭ検査装置によって製品チップの試験チップまたは試験部分を検査する。
２．欠陥の位置特定を行うと共に種類（例えば、「オープン」、「ショート」または「ビアオープン」）に基づいて欠陥を分類し、種類による重大欠陥のウエハマップを生成するために、欠陥のある試験構造をさらに走査する。
３．最適化される検査ツールによって、製品チップの同一の試験チップまたは試験部分を検査する。
４．好ましくは、異なる構成に設定された検査ツールについて、工程３を数回繰り返す。
５．最適化される検査ツールを用いての検査に基づいて、欠陥マップを生成する。
６．様々な欠陥マップの各々を、電圧コントラスト試験によって生成されたウエハマップに重ね合わせ、検査ツールのどの構成が、重大な欠陥の検出を最大限に行うと共に、重大ではない欠陥の検出を最小限に抑えるかを決定するために分析する。
７．検出ツールを最適な構成に設定する。
検査ツールは、電圧コントラスト欠陥マップが生成された層と異なる層から、欠陥マップを生成してもよい。上述の手順は、検査ツールの定期的なキャリブレーションや抽出検査に用いてもよい。
【０１６７】
このプロセスは、標準的な自動のニューサンスフィルタ技術を用いて自動化され、「致命的な」欠陥をリアルとして、他の欠陥をニューサンスとして指定し、自動のセグメント化オート閾値およびリアルタイム分類のアルゴリズムが、「致命的な」欠陥の検出を最大限に行い、ニューサンスな欠陥の検出を最小限に抑えるようツールを構成することを可能にする。例えば、発明者Ｂａｋｋｅｒ　ｅｔ　ａｌ．によって１９９９年１１月２９日に出願された米国仮特許出願第６０／１６７，９５５号「ＰＯＷＥＲ　ＡＳＳＩＳＴＥＤ　ＡＵＴＯＭＡＴＩＣ　ＳＵＰＥＲＶＩＳＥＤ　ＣＬＡＳＳＩＦＩＥＲ　ＣＲＥＡＴＩＯＮ　ＴＯＯＬ　ＦＯＲ　ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＤＥＶＩＣＥＳ」を参照されたい。これは、引例として本明細書に組み込むことにする。
【０１６８】
このプロセスを自動化するために用いることができるシステムの一例は、ＫＬＡ‐Ｔｅｎｃｏｒの製品Ｋｌａｒｉｔｙである。Ｋｌａｒｉｔｙは、ＫＬＡ‐Ｔｅｎｃｏｒの自動欠陥データ分析手段である。それにより、半導体製造施設は、検査、分類および再検査ツールによって生成された欠陥データの分析を自動化することができる。この歩留まり分析モジュールは、ユーザが、簡単なフローチャートを用いて複雑な工学的手順を実質的に自動化し、専門家の工学の知識と欠陥分析のルーチンを工場のオペレータに送ることを可能とする。そのような自動化は、ユーザが、膨大な量の欠陥データを迅速に分析することを可能とし、最も決定的な歩留まりの障害のみを表すように欠陥データセットを削減するのに役立つ。
【０１６９】
上述の電圧コントラスト技術、構造および装置は、欠陥分類方法と共に用いることもできる。例えば、電圧コントラスト技術などは、上で参照し、本明細書に組み込んだ米国仮出願に記載された方法および装置と共に用いることができる。一実施例では、電気的（すなわち、電圧コントラスト）データおよび光学的データは、欠陥の種類によって、ソートされグループ化される。電気的に取得された欠陥情報は、次いで、光学的検査の設定段階で光学画像を特徴付けする（例えば、致命的欠陥と非致命的欠陥にソートする）ために用いてもよい。さらに、上述した発明の電圧コントラスト技術の結果として生成されるウエハマップは、体系的な欠陥を発見するために研究および分析することができる。例えば、いくつかの試験チップのウエハマップが、試験されたチップの特定の領域で欠陥の頻度が高いことを示す場合には、その特定の位置に体系的な問題があることが示唆される。
【０１７０】
電圧コントラストの測定から生成されるウエハ欠陥マップは、他の検査または再検査ツールに用いてもよい。例えば、欠陥マップは、第１の検査ツールで生成され、次いで、その欠陥マップは、第２の検査または再検査ツールで欠陥の位置特定をするために用いられる。例えば、集束イオンビームツールは、上述のように、欠陥を露出して、観察するために用いてもよい。要するに、欠陥マップは、サンプルが電圧コントラストツールから除去された後に欠陥の位置を決定するために用いることができる。
【０１７１】
さらに、特定の欠陥のある（または、規格外の）製造プロセスを識別するウエハマップにおいて、特定のパターンが現れることがある。すなわち、サンプル上の欠陥の特定の物理的な配置が、欠陥の種類を示しうるということである。縁部型のパターンを形成する欠陥の例が、図３４に示されている。特定の種類の加工プロセスは、通例、特定の欠陥の足跡を有する。例えば、チップの中央から放射状のパターンに配置した欠陥は、ウエハ上方に特定の層を回転形成する装置の問題を示す可能性がある。図３４に示した欠陥は、ウエハの一方の側にガス吸気ポートを備え、ウエハの反対の側にガス排気ポートを備えるエッチングツールにおけるエッチングプロセスから生じた可能性がある。そのため、次に、欠陥の特定の配置を、特定の装置の足跡、およびそれに対応するプロセス工程と比較、適合させることができる。さらに、いくつかのロットにわたるいくつかのウエハからの欠陥データマップをデータベースに保存し、巨大なデータセットにわたって署名分析を行うことができる。これにより、体系的なプロセス歩留まり問題を示唆するデータにおいて、低レベルの署名を検出することが可能となる。検出データマップと署名パターンとを効率的に比較するために、プロセッサを用いてもよい。もちろん、ユーザは、手作業でマップと署名とを比較してもよい。別の例として、電圧コントラストデータは、製造プロセスを決定して、致命的な欠陥の検出を最大化するよう検査するために、光学データと共に用いられてもよい。
【０１７２】
電圧コントラスト検査からの電気的な欠陥のデータは、製造プロセスの様々な工程において得られる他の種類のデータと関連付けられてもよい。例えば、電気的な欠陥のデータと、それに対応する光学画像は、エッチングプロセス工程後の試験構造から生成されてもよい。次に、各々の電気的な欠陥は、特徴付けられ、１または複数の光学画像と関連付けられる。プロセスの情報（例えば、プロセス工程のアイデンティティや処理装置の動作パラメータ）は、電気的欠陥および光学画像の各々関連するペアに関連付けられてよい。次に、欠陥の対応する光学画像を通して、欠陥の進展を追跡してもよい。例えば、特定のプロセスの後に現れる欠陥は、そのようなプロセスに原因がある可能性がある。そうして、そのプロセスを調整することができる（例えば、動作条件を調整する）。さらに、特定の欠陥の種類が、特定の光学画像に関連付けられると、その後に続く画像のうち、前の光学画像と同一であると特徴付けられる任意の光学画像は、前の光学画像と同じ欠陥の種類を有すると認識することができる。
【０１７３】
Ｏ．他の試験構造
上述の試験構造は、例示的なものに過ぎず、本発明の範囲を限定することを意図しない。例えば、効率的な検査機構の実現に適した任意の試験構造を用いてよい。例えば、試験構造は、真直ぐで幅の均一な複数の線を有するだけでもよい。この構成は、図５および６Ａに示した別のアイランドおよび導電線の試験構造とは対照的である。図３０は、そのような製品チップ１１００を示す。この試験構造１１００は、交互に配置された浮動導電線１１０４および接地導電線１１０２を含む。この実施形態では、線は、実質的に直線である。導電線１１０２の一方の端部（１１０５）は、接地されており、両方の導電線１１０２、１１０４の他方の端部は、走査領域１１０１に突き出ている。走査領域に突き出ている線は、２組の導電線（すなわち、１１０４および１１０２）を区別するよう、異なる長さを有してよい。もちろん、２組の線１１０２および１１０４が、同じ長さを有してもよい。
【０１７４】
上述のように、導電線１１０２内のオープンは、走査領域１１０１内の導電線端部に関して電圧コントラストを実行することによって検出できる。同様に、導電線１１０４と、それに隣接する導電線１１０２との間のオープンは、走査領域１１０１内の導電線端部１１０４に関して電圧コントラストを実行することによって検出できる。さらに、図８〜１３を参照して上述した積み重ねプラグを、図３０の構造と共に用いてもよい。上述のように、積み重ねプラグは、埋もれた導電層を監視する（例えば、オープンに関して）ために用いてもよい。
【０１７５】
走査領域１１０１内に一部分が配置された試験構造は、ショートやオープンに加えて、他の特性を測定するために用いてもよい。例えば、その試験構造は、ＣＭＰパラメータなどの様々なプロセスパラメータを測定するために用いてもよい。図３１は、ＣＭＰの線幅を測定するために用いられるＣＭＰ試験構造１１１２を示す。図示したように、ＣＭＰプロセスで形成された導電線１１０６を４つのプローブパッド（図示せず）に接続するために、経路金属層を用いる。具体的には、導電ストリップ１１０６の端部を通り、導電ストリップの反対の端部を通って出るように電流を流すために、第１の経路ストリップ１１１０ａと第２の経路ストリップ１１１０ｂとを用いる。すなわち、電流源は、第１および第２の経路ストリップ１１１０を介して導電ストリップ１１０６に接続された２つのプローブパッドの間に接続されている。そして、第３および第４のストリップは、導電線１１０６の各端部の間の電圧差を測定するために用いられる。次に、測定された電圧差と電流値に基づいて、導電線１１０６の抵抗値が計算されてもよい。次いで、ＣＭＰプロセス中に導電線１１０６で生じた腐食および／またはディッシングの程度を決定するために、抵抗値から導電線１１０６の幅を導き出すことができる。
【０１７６】
プローブパッドは、図３１のＣＭＰ試験構造だけでなく、上述の試験構造のいずれに接続されてもよい。そうすれば、これらのプローブパッドは、試験構造に関するパラメータデータを測定するために用いることができる。パラメータデータは、試験構造に関する様々な特性を決定するために、電圧コントラスト欠陥データと共に用いてもよい。例えば、試験構造の特定の導電線が、隣接する接地された線とショートしている場合に、漏れ電流値を決定するために、その線を検査してもよい。さらに、プローブパッドを介して、様々な混信の試験を実行してもよい。
【０１７７】
図３２は、線の抵抗値を測定するために用いることができる蛇行型の試験構造１２００を示す。図に示したように、試験構造１２００は、複数の第１の走査要素１２０２と、第２の複数の第２の走査要素１２０４とを備える。第１の走査要素の各々は、Ｍ１層１２１０に接続された積み重ねプラグから形成されている。Ｍ１層１２１０は、ビア１２１２を通して接地に接続された蛇行パターンを形成している。第２の走査要素１２０４の各々は、Ｍ２導電線に接続されたＭ３導電線から形成されている。第２の走査要素１２０４は浮動している。
【０１７８】
第１の走査要素１２０２に関して電圧コントラストが実行されると、第１の走査要素１２０２の各々は、接地されたビア１２１２に対して様々な線の長さを有するため、異なる明るさを持つことが予期される。例えば、第１の走査要素１２０２ｃは、直接的に接地されているため、１００％の明るさレベルを持つことが予期される。要素１２０２ｃの両側に位置する第１の走査要素１２０２ｂ、１２０２ｄは、５０％の明るさをもつことが予期され、第１の要素１２０２ｅ、１２０２ａは、２５％の明るさを持つことが予期される。明るさのレベルは、線幅にも関係があるので、第１の走査要素１２０２の各々に対して測定された明るさレベルは、線幅の偏りおよび／または線の抵抗値を計算するために用いてもよい。
【０１７９】
第２の走査要素１２０４に関して電圧コントラストを実行すると、Ｍ２とＭ１との間のショートを監視することができる。すなわち、第２の走査要素は、下層にあるＭ１層１２１０から電気的に絶縁されていることが期待されるので、第２の走査要素は暗く見えることが期待される。第２の走査要素が電圧コントラスト下で明るい場合には、第２の走査要素１２０４と、その下層のＭ１層１２１０との間で、ショートが起こっている。
【０１８０】
上述の試験構造は、（上述のような）一次走査領域を通しての連続的な走査中の電圧コントラスト測定を容易にするよう配置される。すなわち、電圧コントラストの読取り値は、電子ビームが導電線の端部を横切って連続的に移動する際に、複数の導電線から取得される。他の実施形態では、ステップ型の移動技術で電圧コントラストデータを取得することを容易にする試験構造を用いてもよい。例えば、ステップ型の試験構造は、ＫＬＡ‐Ｔｅｎｃｏｒ　８１００またはｅＶ３００、Ｓｃｈｌｕｍｂｅｒｇｅｒ、ＡＭＡＴ　ＳＥＭｖｉｓｉｏｎ、またはＨｉｔａｃｈｉ　ＣＤ　ｔｏｏｌなどのステップ型のＳＥＭと共に用いてよい。
【０１８１】
図３３は、ステップ型の技術に適した試験構造１２０１を示す。電圧コントラストの測定は、試験構造の１つのグループに対して同時に実行されるので、試験構造は、電圧コントラストグループに入るよう準備される。このように、第１の電圧コントラストの測定が、第１のグループに対して実行され、次いで、第２のグループに対して実行され、以下同様に続けることができる。図に示したように、試験構造１２０１は、一次走査領域１２０１と２つの二次走査領域１２０３、１２０５とを備えている。一次走査領域１２０１は、一次走査領域１２０１を横切るアレイに配列された複数の試験フィールド（例えば、１２０７ａおよび１２０７ｂ）を備える。複数の導電線の端部は、各試験フィールド１２０７内に終わっている。導電線の第１の部分は、二次走査領域１２０３内に伸びており、第２の部分は、二次走査領域１２０５内に伸びている。
【０１８２】
各試験フィールド１２０７は、サンプルステージを移動させずに試験フィールドのほぼ全体を容易にラスタ走査できるようなサイズである。例えば、試験フィールドは、試験フィールド１２０７内で終わる線の端部の比較的鮮明な画像が、フィールド領域のラスタ走査から生成されるようなサイズである。フィールド領域のサイズは、ステップ型のＳＥＭの特定の条件によって決まる。試験フィールドは、１つのフィールドから次のフィールドへのステップの距離が同じになるように、実質的に互いに等しい間隔で配置されていることが好ましい。試験構造は、二次元アレイまたはチェックボードパターンなど、任意の適切なパターンで配置されてよい。
【０１８３】
二次走査領域は、任意の適切な種類の試験構造を含んでよい。図に示したように、二次走査領域１２０５は、上述したような相互接続の欠陥（例えば、オープンおよびショート）の検出のために配置されている。一方、二次走査領域１２０３は、上述のようなビアの欠陥の検出のために配置されている。図に示された実施形態では、二次走査領域１２０３、１２０５は、交互に配置された浮動導電線および接地導電線を含む。各導電線の第１の端部は、二次走査領域内に伸びており、第２の端部は、試験フィールド１２０７内に伸びている。さらに、接地導電線の第１の端部は、接地されている。試験フィールド１２０７内での電圧コントラスト検査中、接地導電線の第２の端部は、浮動導電線の第２の端部と異なる明るさを持つことが期待される。例えば、接地された線の端部は明るく見え、浮動している線の端部は暗く見える。接地導電線の１つにオープンの欠陥がある場合には、欠陥のある線は、隣接する浮動導電線と同じ明るさに（例えば、暗く）見える。浮動導電線のうちの１つと接地導電線との間にショートがある場合には、ショートしている浮動導電線は、接地導電線と同じ明るさに（例えば、明るく）見える。概して、特定の線に欠陥がある場合には、その線の走査された第二の端部は、予期しない明るさレベルを有して見える。次いで、特定の欠陥導電線をステップダウンすることにより、欠陥の位置を特定してもよい。
【０１８４】
ステップ型の試験構造（例えば、図３３）は、試験構造の一部のみを走査することによって試験構造内に欠陥があるか否かを決定し、次に、試験構造の残り部分を走査することによって欠陥の具体的な位置を決定することを容易にする任意の適切な方法で走査されてよい。例えば、以下の検査手順を用いてもよい：
１．導電線のグループの配置を容易にするようウエハを事前に配置する。
２．ウエハステージを移動させることにより、最初に、導電線の端部をＳＥＭの列の下に配置する。
３．電圧コントラストデータを取得するために、第１のグループに対して電子ビームを走査する。
４．欠陥のデータのリストと、それに関連するスタブ（導電線の端部）とを保存する。
５．導電線の端部の第２のグループに対して、工程１〜４を繰り返す。
事前の配置は、ＳＥＭが、導電線の端部の各グループ（以降、フィールドと呼ぶ）へ自動的に進むことができるような任意の適切な方法で実行される。例えば、ステップのサイズは、１つのフィールドから他のフィールドへ達するために的確なステップがなされることを確実にするよう入力される。そうして、ステージは、フィールドからフィールドへ自動的に進められる。
【０１８５】
各フィールドに対する欠陥のリストが記録されてもよい。そうすれば、記録されたリストに基づいて、各欠陥フィールドに関連する導電線の各グループ内に、欠陥を位置づけることができる。例えば、ステージは、ＳＥＭの列が、欠陥導電線の縦軸に沿ってステップされるよう移動される。あるいは、試験中の欠陥フィールドは、次のフィールドへの移動の前に配置されてもよい。この実施形態では、欠陥のリストと、それらに関連するスタブとを、各フィールドに対して記録してもよい。さらに、具体的な欠陥の位置を、各フィールドに対して記録してもよい。
【０１８６】
欠陥のある線における欠陥は、任意の適切な方法で検出されてよい。一実施形態では、フィールドの外のフィールドに最も近い場所に位置する欠陥線の部分は、ＳＥＭの列の下に配置される。次に、例えば、欠陥線内に明から暗への移行があるか否かを決定するために、この部分に対して、電圧コントラストデータが取得される。明に移行した位置は、欠陥の位置に関連する。この部分の中に移行がない場合には、欠陥線の以前に走査した部分に隣接する次の部分が、ＳＥＭの列の下に配置される。
【０１８７】
あるいは、ＳＥＭの列の下に欠陥線の部分を配置するために、任意の適切な探索アルゴリズムを用いてもよい。二分探索の例では、欠陥線の端部の間の中間部分は、最初に列の下に配置される。明への移行がない場合には、欠陥が、フィールドに最も近い線の第１の半分にあるか、線の他方の半分にあるか、決定される。例えば、線が、フィールドから最も遠い端部で接地されていると期待され、線の中間部分が暗く見える場合には、その欠陥は、試験フィールドから最も遠い線の半分におそらく位置すると決定される。探索は、欠陥が見つかるまで、現在探索されている部分の半分の部分に関して続けられる（例えば、線の４分の１の部分が次に探索される）。二分欠陥探索機構は、本明細書に記載した任意の他の試験構造（例えば、図６Ａ〜６Ｃまたは３３の構造）と共に実装してよい。
【０１８８】
上述のように、欠陥の位置は、走査される端部の明るさのレベルに基づいて概算されてもよい。試験されるウエハは、構造の一部のみを荷電するよう選択された照射量で事前に走査される。短い線は、静電容量が少ないため、より完全に平衡電位に荷電されるだろう。そのため、浮動する線の電位は、線の長さに対しておおよそ線形的に変化する。長い線を荷電させるには、より長い時間が掛かる。例えば、オープン欠陥を有する浮動導電線の長さは、走査された端部の荷電または明るさレベルの量から決定することができる。
【０１８９】
隣接する線の間のショートは、１つの導電線の上を走査するよりも、線の間を走査したほうが、早く発見されることがある。例えば、非ラスタ電子ビームは、例えば、１つの線の走査において、２つの隣接するショートした導電線の間を走査するために用いることができる。電子ビームのスポットサイズは、２つの隣接する線の間の距離よりも小さい半径であることが好ましい。電子ビームが線の間を走査した際、走査領域の強さのレベルにおける大きな変化（例えば、走査領域が、明から暗へ、または、暗から明へ変化する）は、隣接する線の間のショートの位置を示唆する。
【０１９０】
上述の各試験構造は、導電線の電界を制御して欠陥の検出能力を改善するために、ガードリングまたは１以上の導電構造を備えていてもよい。そうでなければ、別の導電線に隣接しない導電構造（例えば、試験構造内の縁部の線、または、隣接するスタブよりも長いスタブ）は、別の導電線に隣接する導電線よりも（大きなエッジ効果のために）明るく見える可能性がある。概して、試験される１以上の導電部分内の電界を制御するために、試験されない１以上の導電部分が用いられる。一実施形態では、導電「ガード」構造が、試験構造の他の導電部分に隣接して配置されていない試験構造内の特定の導電部分に隣接して配置されている。ガード構造は、所定の電位（例えば、接地電位）に荷電されてもよいし、浮動していてもよい。各ガード構造は、試験構造の隣接する導電線と異なる電位を有することが好ましい。例えば、浮動ガード構造は、試験構造の接地導電線に隣接して配置される。
【０１９１】
図３５は、導電ガードリング３５０２を付け加えた図３２の試験構造１２００の概略図である。ガードリング３５０２は、ガードリングの一部が、試験構造の外側部分に隣接するように試験構造１２００を取り囲んでいる。図に示されている実施形態では、ガードリングは、外側の導電部分３５０４ａ、３５０４ｂに隣接している。ガードリング３５０２は、隣接する他の構造（例えば、スタブ３５０８ａ、３５０８ｂ）の全長まで伸びていない試験構造の部分に隣接する指状部分（例えば、３５０６）を含む。同様のガードリング構造が、本明細書に記載した他の試験構造（例えば、図６Ａ〜６Ｃまたは３３の構造）と共に用いられてもよい。
【０１９２】
別の実施形態では、ランダムモードの位置決めを容易にするために、一次走査領域の中央の下方に、ストリップを配置してもよい。走査領域の形状が、非常に繰り返しが多く、小型である場合には、画像のエイリアシングが増大し、位置決めが困難になる。したがって、ｘおよびｙ方向の位置決めに用いるために、ｘおよびｙ方向に走査領域内に、１以上の大型かつ独特の形状を配置してよい。
【０１９３】
以上では、理解を明確にする目的で本発明を詳しく説明したが、添付した特許請求の範囲を逸脱しない範囲内ならば、特定の変更および修正を加えられることは明らかである。ここで、本発明による工程および装置を実現する別の方法が数多く存在することに、注意する必要がある。例えば、ウエハの試験構造全体で電圧コントラスト平衡を確立するために、一次走査領域（例えば、３００μｍ）の走査の実行に先立って、ウエハ（例えば、１０ｍｍ）の広い領域を、フラッドガンで事前に荷電してもよい。その結果として、試験構造の一次走査領域の検査時間が、かなり削減されるだろう。さらに他の実施形態では、任意の適切な臨界寸法測定ツールにおいて、本発明の試験構造を用いてよい。すなわち、試験構造は、臨界寸法（例えば、最小の線幅や、線の間のスペース）を有する構造と共に形成されてよい。
【０１９４】
上述の試験構造を検査するために、任意の他の適切な荷電制御機構を用いてよい。荷電を制御するためのいくつかの機構は、同時係属の米国特許出願０９／５７９，８６７、０９／５０２，５５４、０９／３９４，１３３、および、米国特許第６，０６６，８４９号に記載されている。なお、これらの出願および特許の全体を、引例として本明細書に組み込むこととする。さらに、上述の試験構造を検査するため、および、上述の検査方法を実行するために、任意の適切な荷電粒子ビーム（例えば、電子ビーム）検査システムおよび／または方法を用いてよい（例えば、電子ビームシステムおよび／または方法は、米国特許出願０９／５７９，８６７、０９／５０２，５５４、０９／３９４，１３３、および、米国特許第６，０６６，８４９号に記載されている）。試験構造の実施形態は、電子ビームシステムで検査される構成で説明されたが、もちろん、他の種類のシステムが用いられてもよい。例えば、光子放出システム（一定またはパルスのビーム）は、電圧コントラスト分析のために試験構造の選択された部分を荷電させるのに適するだろう。電子ビームシステムと共に（例えば、列から離れて）、または、電子ビームシステムに代えて、他のシステムを用いてよい。
【０１９５】
本発明の機構は、半導体チップ製造に加えて、任意の適切な用途に対して実装してよい。例えば、他の用途は、データディスク、ガリウムヒ素半導体素子、マルチチップモジュールなどである。概して、本発明の実施形態は、電子デバイスまたは繊細なパターンを有する他の種類のものを製造するための任意の適切な技術に応用可能である。さらに、欠陥の特徴づけ、および／または、欠陥のｘおよびｙのマップの作成のための技術は、体系的なプロセスの問題の検出を容易にするために、ウエハ全体にわたって用いられてもよい。換言すれば、欠陥は、ウエハ全体でマッピングされてよい。ウエハの特定の領域が、他の領域よりもかなり多くの欠陥を持つと判明した場合には、そのような領域に対してプロセスが適切に働いていないと判断してよい。次いで、ウエハのその特定の領域で、それ以後の欠陥を減少させるように、そのプロセスを調整することができる。さらに、上述の試験構造は、スクライブライン内、または、１以上のダイスの任意の部分上など、ウエハの任意の適切な部分に形成されてよい。
【０１９６】
したがって、以上で取り上げた実施形態は、例示を目的としたものであって、本発明の内容を限定するものではない。このため本発明は、本明細書で特定した詳細に限定されることなく、添付した特許請求の範囲の範囲および同等物の範囲内で、種々の変更を加えることが可能である。
【図面の簡単な説明】
【図１】
本発明の一実施形態に従ったＳＥＭ検査システムのブロック図。
【図２】
本発明の代表的な走査パターンを示す図。
【図３】
本発明の一実施形態に従った検査手順を示すフローチャート。
【図４Ａ】
本発明の原理に従って準備されたダイアレイを備える半導体ウエハを示す図。
【図４Ｂ】
本発明の原理に従って準備されたダイアレイを備える半導体ウエハを示す図。
【図４Ｃ】
本発明の原理に従って加工された試験ダイを示す図。
【図４Ｄ】
本発明の原理に従って加工された試験ダイを示す図。
【図５】
図４ｃおよび４ｄの試験ダイの一部を例示した平面図。
【図６Ａ】
試験構造の一部の平面図。
【図６Ｂ】
試験構造の一部の断面図。
【図６Ｃ】
試験構造の一部の側面図。
【図７Ａ】
上部にＭ２相互接続配線とアイランド要素とを有する試験構造の一部を示す図。
【図７Ｂ】
上部にＭ２相互接続配線とアイランド要素とを有する試験構造の一部を示す図。
【図８】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図９】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１０】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１１】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１２】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１３】
覆われた金属層の完全性を試験するよう設計された試験構造を示す図。
【図１４Ａ】
ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１４Ｂ】
ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１４Ｃ】
ビアチェーンのアレイを備える試験構造の一部を例示する図。
【図１５Ａ】
絶縁されたコンタクト試験構造のアレイを例示する図。
【図１５Ｂ】
絶縁されたコンタクト試験構造のアレイを例示する図。
【図１６Ａ】
ＣＭＰピッチ試験パターンを示す図。
【図１６Ｂ】
ＣＭＰピッチ試験パターンを示す図。
【図１６Ｃ】
ＣＭＰピッチ試験パターンを示す図。
【図１７】
ＣＭＰ密度試験パターンを示す図。
【図１８】
さらなるＣＭＰ密度試験パターンを示す図。
【図１９】
ＣＭＰ水平アスペクト比試験パターンを示す図。
【図２０】
ＣＭＰアスペクト比試験パターンの断面を示す図。
【図２１】
ＣＭＰアスペクト比試験パターンの断面を示す図。
【図２２Ａ】
ズレの問題を観察するために用いられる試験構造を示す平面図。
【図２２Ｂ】
ズレの問題を観察するために用いられる試験構造を示す平面図。
【図２２Ｃ】
図２２ａおよび２２ｂの試験構造の断面を示す図。
【図２３Ａ】
ｙ方向のズレとズレの量とを観察するために用いられる試験構造のアレイを示す図。
【図２３Ｂ】
ｘ方向のズレとズレの量とを観察するために用いられる試験構造のアレイを示す図。
【図２４Ａ】
ビアおよび／またはコンタクトを追加して、ＣＭＰ処理の完全性を監視するために、金属充填物から加工された多層試験構造を例示する図。
【図２４Ｂ】
ビアおよび／またはコンタクトを追加して、ＣＭＰ処理の完全性を監視するために、金属充填物から加工された多層試験構造を例示する図。
【図２５】
試験構造を含む欠陥の試験ダイを分析するための分析ツールの概略図。
【図２６Ａ】
欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２６Ｂ】
欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２６Ｃ】
欠陥を試験する目的でダミー形状を用いるためのプロセスを示す図。
【図２７】
製品チップを示す図。
【図２８】
試験のための垂直タップの断面図。
【図２９】
走査スワースに備えることができる試験構造を示す図。
【図３０】
真直ぐで幅の均一な複数の線を有する試験構造を示す図。
【図３１】
ＣＭＰの線幅を測定するためのＣＭＰ試験構造を示す図。
【図３２】
線の抵抗値を測定するために用いることができる蛇行型の試験構造を示す図。
【図３３】
ステップ型の技術に適した試験構造を示す図。
【図３４】
縁部型のパターンを形成する欠陥を例示する図。
【図３５】
導電ガードリングを付け加えた図３２の試験構造の概略図。
【符号の説明】
１０…検査システム
２０…電子ビーム列
２１…位置決めコンピュータ
２２…光学的位置決めシステム
２３…データバス
２４…ｘ‐ｙステージ
２６…ステージサーボ
２８…干渉計
２９…バス
３０…アナログ偏向回路
３１…バス
３２…検出器
３４…ハンドラ
３６…システムコンピュータ
３８…コンピュータディスプレイ
４０…ユーザキーボード
４２…ビーム列制御コンピュータ
４４…ビデオフレームバッファ
４６…画像ディスプレイ
４８…取得用プリプロセッサ
５０…偏向コントローラ
５２…メモリブロック
５４…データベースアダプタ
５６…欠陥検査用プロセッサ
５７…サンプル
５８…ポストプロセッサ
１００…試験チップ
１０１…走査スワース
１０２…走査パターン
２００…半導体ウエハ
２０２…ダイアレイ
２０４…試験ダイ
２０４Ａ…第１の縁部
２０４Ｂ…第２の縁部
２０４Ｃ…第３の縁部
２０４Ｄ…第４の縁部
２０６…製品ダイ
２０６…第１の部分
２０６Ａ…近位縁部
２０６Ｂ…遠位縁部
２０７Ａ…第１の縁部
２０７Ｂ…第２の縁部
２０８…第２の部分
２０８Ａ…近位縁部
２０８Ｂ…遠位縁部
２０９Ａ…第１の縁部
２０９Ｂ…第２の縁部
２１０…中間部分
２１０Ａ…第１の縁部
２１０Ｂ…第２の縁部
２１２…第１の区分
２１２Ａ…第１のモジュール
２１２Ｂ…第２のモジュール
２１２Ｃ…第３のモジュール
２１２Ｄ…第４のモジュール
２１２Ｅ…第５のモジュール
２１４…第２の区分
２１４Ａ…第１のモジュール
２１４Ｂ…第２のモジュール
２１６…第３の区分
２１６Ａ…第１のモジュール
２１６Ｂ…第２のモジュール
２１６Ｃ…第３のモジュール
２１６Ｄ…第４のモジュール
２１６Ｅ…第５のモジュール
２１８…第４の区分
２１８Ａ…第１のモジュール
２１８Ｂ…第２のモジュール
２２０…第５の区分
２２０Ａ…第１のモジュール
２２０Ｂ…第２のモジュール
２２０Ｃ…第３のモジュール
２２０Ｄ…第４のモジュール
２２０Ｅ…第５のモジュール
２２２…第６の区分
２２２Ａ…第１のモジュール
２２２Ｂ…第２のモジュール
３５０…ＣＭＰ密度試験パターン
３５１、３５２、３５３、３５４…区分
３８０…密度ピッチパターン
３８１…金属線
３８２…コンタクト
４００…試験ダイの一部
４０２…第１の試験構造
４０４…第２の試験構造
４０６…第３の試験構造
４０８…第１の導体、第１のコネクタ、相互接続線
４０９…第２の導体、第２のコネクタ、アイランド部材
４１０…近位スタブ端
４１２…遠位端
４２０…基板
４２１…絶縁層
４２２…誘電体層
４２４…コンタクト
４３０…Ｍ２相互接続配線
４３２…アイランド要素
４３３…層間誘電体層
４３４…ビア
４３６…開口部
４３８…遠位部分、第１の走査要素
４４０…Ｍ３相互接続
４４２…第１の走査要素
４４４…層間誘電体
４４６…ビア
４４８…第２の走査要素
４５０…切断部分
４５２…第１の走査要素、積み重ねプラグ
４５４…第２の走査要素
４５６…Ｍ４相互接続
５００…第１のビアチェーン
５０１…第２のビアチェーン
５０２…近位端
５０４…遠位端
５０６…基板
５０８…Ｍ１相互接続線
５１０…酸化物層
５１２…コンタクト
５１４…ビア
５１６…層間誘電体
５１８…Ｍ２相互接続
５２０…第１の列
５２２…第２の列
５２４…第３の列
６００…アレイ
６０２…絶縁コンタクト試験構造
６０４…基板
６０６…絶縁層
６０８…Ｍ１層の部分、Ｍ１パッド
６１０…コンタクト
６１２…層間誘電体
６１４…Ｍ２層の部分、Ｍ２パッド
６１６…ビア
７００…ＣＭＰピッチ試験パターン
７０２…試験要素
７０４…線幅
７０４…基板
７０６…スペース
７０８…絶縁層
７１０…コンタクト
７２０、７４０…アスペクト比試験パターン
７４２…金属線
７４３、７４４…金属線ペア
７５０…アスペクト比試験パターン
７５２…コンタクト
８００ａ、８００ｂ、８００ｃ、８００ｄ、８００ｅ、８００ｆ…オーバーレイ試験構造
８０２ｃ、８０２ｆ…Ｍ２金属ストリップ
８０４ａ、８０４ｂ、８０４ｄ、８０４ｅ…Ｍ１金属ストリップ
８０６ａ…コンタクト
８０６ｂ…Ｍ２ビア
８０６ｃ…ビア
８０６ｄ…コンタクト
８０６ｅ…Ｍ２ビア
８０６ｆ…ビア
８１０ｅ、８１０ｇ、８１０ｉ…試験構造
８１１、８１３…コンタクト
９００…金属充填物
９００…製品チップ
９０１…空きスペース
９０２…試験構造
９０２、９０３…ダミー形状
９０４…コンタクト
９０６…基板
９０８…第１の金属層の部分、第１の金属パッド
９１０…絶縁層
９１２…ビア
９１４…層間誘電体
９５０…分析ツール
９５１…集束イオンビーム部
９５２…電子ビーム部
９５４…液体金属イオン源
９５６…Ｇａイオンビーム
９５８…レンズシステム
９５９…ステージ
９６０…走査コイル
９６２…イオンビーム制御部
９６４…電子ビーム
９６６…電子ビーム制御部
９６８…ステージ制御部
９７０…検出部
１０００…製品チップ
１００１…製品回路部分
１００２…走査スワース
１００３…基板
１００４…垂直タップ
１００５…接地導電線
１００６…コンタクトアレイ
１００７…浮動導電線
１００８…ステージの移動の方向
１１００…製品チップ
１１０１…走査領域
１１０２…接地導電線
１１０４…浮動導電線
１１０５…導電線端部
１１０６…導電線
１１１０…経路ストリップ
１１１２…ＣＭＰ試験構造
１２００…試験構造
１２０１…試験構造
１２０１…一次走査領域
１２０２…第１の走査要素
１２０３…二次走査領域
１２０４…第２の走査要素
１２０５…二次走査領域
１２０７…試験フィールド
１２１０…Ｍ１層
１２１２…ビア
３５０２…導電ガードリング
３５０４ａ、３５０４ｂ…導電部分
３５０６…指状部分
３５０８ａ、３５０８ｂ…スタブ

Claims (39)

1. サンプルを検査する方法であって、
   （ａ） 第１のグループの試験構造に関連する第１のフィールドであって、前記第１のグループの試験構造の一部が含まれる第１のフィールドに移動する工程と、
   （ｂ） 第１のフィールドを走査して前記第１のグループの試験構造内に欠陥が存在するか否かを決定する工程と、
   （ｃ） 前記第１のグループの試験構造内に欠陥があると決定された場合、複数の領域への移動を繰り返しつつ前記複数の領域を走査して前記第１のグループの試験構造内における特定の欠陥の位置を決定する工程と、
   を備える、検査方法。
2. 各々が第１および第２の端部を有する複数の導電線を備える試験構造であって、前記導電線の前記第１の端部が走査可能な領域内に存在し、前記導電線の前記第２の端部が前記走査可能な領域から離れて伸びており、
   前記導電線の少なくとも１つは、浮動しているか、あるいは所定の電位レベルに接続されている、試験構造。
3. 走査領域を有する半導体ダイであって、
   （ａ） 内部の複数の試験構造の各々が前記走査領域内に完全に配置された第１の複数の試験構造と、
   （ｂ） 前記第１の複数の試験構造内の複数の試験構造の各々が前記走査領域内に部分的に配置された第２の複数の試験構造と、
   を備え、
   前記試験構造は、前記走査領域の走査の結果、前記走査領域外の欠陥が検出されるように配置されている、半導体ダイ。
4. 走査領域を備える半導体ダイであって、前記走査領域内に完全に配置された複数の試験構造を有し、
   前記試験構造は、第１種の試験構造と、前記第１種と異なる第２種の試験構造とを含む、半導体ダイ。
5. 少なくとも１つの電気的に非絶縁の導電試験構造に隣接して配置された少なくとも１つの電気的に絶縁された導電試験構造を備える半導体ダイであって、
   前記少なくとも１つの電気的に絶縁された試験構造の第１の部分が走査領域内に配置されていると共に、前記少なくとも１つの電気的に絶縁された試験構造の第２の部分が前記走査領域の外に配置されていることにより、前記少なくとも１つの電気的に絶縁された試験構造の前記第２の部分と前記少なくとも１つの電気的に非絶縁の試験構造との間の短絡が、前記少なくとも１つの電気的に絶縁された試験構造の前記第１の部分に関する電圧コントラストを通じて検出可能である、半導体ダイ。
6. 少なくとも１つの電気的に非絶縁の導電試験構造を備える半導体ダイであって、
   前記少なくとも１つの電気的に非絶縁の試験構造の第１の部分が走査領域内に配置されていると共に、前記少なくとも１つの電気的に非絶縁の試験構造の第２の部分が前記走査領域の外に配置されていることにより、前記少なくとも１つの電気的に非絶縁の試験構造内のオープン型の欠陥が、前記少なくとも１つの電気的に絶縁された試験構造の前記第１の部分に関する電圧コントラストを通じて検出可能であり、
   前記少なくとも１つの電気的に非絶縁の試験構造の前記第１の部分の幅は、実質的に前記第２の部分の幅以下である、半導体ダイ。
7. 基板と、第１の金属層と、前記第１の金属層の上方に形成された第２の金属層とを備える半導体ダイを試験する方法であって、
   （ａ） 第１の金属構造が第１の電気接続を有するように、前記半導体ダイの前記第１の金属層に前記第１の金属構造を形成する工程と、
   （ｂ） 第２の金属構造が前記第１の金属構造の真上に配置されると共に、前記第２の金属構造が電気的に絶縁されるように、前記第２の金属層に前記第２の金属構造を形成する工程と、
   （ｃ） 前記第２の金属構造から前記第１の金属構造へ流れる電流の大きさを評価することにより、前記第１の金属構造が前記第２の金属構造と短絡しているか否かを決定する工程と、
   を備える、試験方法。
8. サンプルを検査する方法であって、
   （ａ） 第１の方向に、少なくとも１つの粒子ビームで前記サンプルを走査する工程と、
   （ｂ） 前記第１の方向に対して角度を有する第２の方向に、少なくとも１つの粒子ビームで前記サンプルを走査する工程と、
   を備え、
   １以上の欠陥が前記第１の走査で検出された場合に、前記サンプルの面積あたりの欠陥数が前記第１の走査の結果として検出され、１以上の検出された欠陥の位置が前記第２の走査から決定される、検査方法。
9. サンプルを検査する方法であって、
   （ａ） 第１の方向に、少なくとも１つの粒子ビームで前記サンプルの第１の部分を走査する工程と、
   （ｂ） 前記第１の方向に対して角度を有する第２の方向に、少なくとも１つの粒子ビームで前記サンプルの第２の部分を走査する工程と、
   を備え、
   前記第２の部分内の欠陥の大体の位置は、前記第１の方向の走査で決定され、
   前記第２の部分内の前記欠陥の詳細な位置は、前記第２の方向の走査で決定される、検査方法。
10. サンプルを検査する方法であって、
    （ａ） 第１の方向に、少なくとも１つの粒子ビームで前記サンプルの第１の部分を走査する工程と、
    （ｂ） 前記第１の方向に対して角度を有する第２の方向に、少なくとも１つの粒子ビームで前記サンプルの第２の部分を走査する工程と、
    を備え、
    前記第２の部分内の欠陥の目録は、前記第１の方向の走査で決定され、
    前記第２の部分内の欠陥の特徴付けは、前記第２の方向の走査で決定される、検査方法。
11. 走査線における欠陥の位置を特定する方法であって、
    （ａ） 前記走査線を荷電させる工程と、
    （ｂ） 前記走査線の端部における信号レベルに基づいて、前記欠陥の位置を決定する工程と、
    を備える、欠陥位置特定方法。
12. 複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを備える半導体ダイの試験構造上の電気的な欠陥を検出する方法であって、
    （ａ） 前記複数の電気的に非絶縁の試験構造に対して、前記複数の電気的に非絶縁の試験構造の電圧と異なる電圧を確立する工程と、
    （ｂ） 前記半導体ダイの領域を、第１の方向に連続的に検査することにより、欠陥のある試験構造が存在するか否かを示す電圧コントラストデータを取得する工程と、
    （ｃ） 前記電圧コントラストデータを分析して１以上の欠陥試験構造が存在するか否かを決定する工程と、
    を備える、検出方法。
13. 半導体ダイであって、
    所定の電圧レベルに接続された第１の端部と、第２の端部とを有し、前記半導体ダイの下層の導電層に形成された下層試験構造と、
    前記下層の導電層の上方に形成された絶縁層と、
    前記半導体ダイの上層の誘電体層に形成された上層試験構造であって、前記下層の試験構造の前記第２の端部と接続され、前記絶縁層の上方に形成された上層試験構造と、
    を備える半導体ダイ。
14. 第１の金属層と、前記第１の金属層の上方に形成された第２の金属層とを備える半導体ダイを試験する方法であって、
    （ａ） 第１の金属試験構造が第１の電気接続を有するように、前記半導体ダイの前記第１の金属層に前記第１の金属試験構造を形成する工程と、
    （ｂ） 第２の金属試験構造が前記第１の金属試験構造への第２の電気接続を有するように、前記半導体ダイの前記第２の金属層に前記第２の金属試験構造を形成する工程と、
    （ｃ） 前記第２の金属試験構造から前記第１の電気接続へ流れる電流の大きさを評価することにより、前記第１の金属試験構造が前記第１の電気接続と前記第２の電気接続との間で無傷であるか否かを決定する工程と、
    を備え、
    前記第２の電気接続は、前記第１の電気接続から距離を隔てて形成されている、検査方法。
15. 試験構造を加工する方法であって、
    （ａ） 電圧コントラスト試験構造要素を形成する工程と、
    （ｂ） 前記試験構造要素の少なくとも一部の上方に少なくとも１つの非導電層を形成する工程と、
    （ｃ） 前記非導電層内に少なくとも１つの導電要素を形成する工程と、
    を備え、
    前記導電要素は、電圧コントラスト試験構造と電気的に接続されている、加工方法。
16. 製品の品質を検査する方法であって、
    （ａ） 前記製品上方に存在する電圧コントラスト試験構造に対して、前記製品の製造中に電圧コントラスト試験を行うことによって生成された製品品質に関するデータを取得する工程と、
    （ｂ） 前記製品上方に存在する電圧コントラスト構造の少なくとも一部を、製品の受け入れに先立って再検査することにより、製品品質を表す追加のデータを生成する工程と、
    を備える、検査方法。
17. 半導体ダイであって、
    下層試験構造要素と、
    前記下層試験構造要素の少なくとも一部の上方に配置された非導電層と、
    前記下層試験構造要素の少なくとも一部よりも高いレベルに配置された上層試験構造要素と、
    前記非導電層内の導電要素と、
    を備え、
    前記導電要素は、前記下層試験構造要素と前記上層試験構造要素と電気的に接続されている、半導体ダイ。
18. 基板を有する半導体ダイの第１の金属層に欠陥を試験するための試験構造を形成する方法であって、
    （ａ） 下層試験構造要素を形成する工程と、
    （ｂ） 前記下層試験構造要素の少なくとも一部の上方に非導電層を形成する工程と、
    （ｃ） 前記下層試験構造要素の少なくとも一部よりも高いレベルに上層試験構造要素を形成する工程と、
    （ｄ） 前記非導電層内に導電要素を形成する工程と、
    を備え、
    前記導電要素は、前記下層試験構造要素および前記上層試験構造要素と電気的に接続されている、形成方法。
19. 半導体ダイであって、
    化学機械研磨中の欠陥を最小限に抑えるように、配置されるとともにサイズが決定された複数のダミー充填物を備え、
    前記ダミー充填物の少なくとも１つは、下層にある試験構造に接続されている、半導体ダイ。
20. 半導体ダイを加工する方法であって、
    （ａ） 複数の導電層を形成する工程と、
    （ｂ） 前記複数の導電層の少なくとも１つから試験構造を形成する工程と、
    （ｃ） ＣＭＰによる欠陥を最小限に抑えるために、前記複数の導電層の内の最上部の導電層内にダミー充填物を加える工程と、
    を備え、
    前記ダミー充填物の少なくとも１つは、前記試験構造の上方に形成される、加工方法。
21. 半導体ダイ上の実質的に平行な金属線の列を備える試験パターンであって、
    （１）幅Ｗ１のスペースだけ離して配置され、（２）各々がＷ１の幅を有し、（３）一つおきに電気的に絶縁された第１の複数の実質的に平行な金属線と、
    （１）幅Ｗ２のスペースだけ離して配置され、（２）各々がＷ２の幅を有し、（３）一つおきに交互に電気的に絶縁された第２の複数の実質的に平行な金属線と、
    を備え、
    （４）Ｗ１は、Ｗ２と等しくない、試験パターン。
22. 半導体ダイ上の実質的に平行な金属線の列を備える試験パターンであって、
    電気的に絶縁された金属線と、
    電気的に非絶縁の金属線と、
    を備え、
    前記線の両方は、同一の幅を有し、互いに実質的に平行であり、前記幅だけ離して配置されている、試験パターン。
23. 化学機械研磨によって生じる半導体ダイにおける欠陥を検出するための試験構造であって、
    長さＬと幅Ｗ１とを有し、第１の方向に伸びる金属線であって、半導体ダイに配置された第１の金属線と、
    長さＬ１と幅Ｗ１とを有し、第１の方向に伸びる金属線であって、前記第１の線に隣接して半導体ダイに配置された第２の金属線と、
    長さＬ２と幅Ｗ２とを有し、前記第１の方向に伸びる金属線であって、前記第２の金属線に隣接して前記半導体ダイに配置された第３の金属線と、
    長さＬ２と幅Ｗ２とを有し、前記第１の方向に伸びる金属線であって、前記第３の金属線に隣接して前記半導体ダイに配置された第４の金属線と、
    を備え、
    Ｌ１とＬ２は等しくなく、
    前記第１、第２、第３、第４の金属線は、一つおきに電気的に絶縁されている、試験構造。
24. 半導体ダイ上方に形成された金属試験構造の列であって、
    （ａ） 複数の試験構造の各々が同一の水平アスペクト比を有する第１の複数の試験構造を備える第１の区分と、
    （ｂ） 複数の試験構造の各々が同一の水平アスペクト比を有する第２の複数の試験構造を備える第２の区分と、
    を備え、
    前記第２の複数の試験構造の水平アスペクト比は、前記第１の複数の試験構造の水平アスペクト比とは異なる、金属試験構造の列。
25. 半導体ダイ上の実質的に平行な金属線の列を備える試験パターンであって、
    （ａ） （１）幅Ｗ１のスペースだけ離して配置され、（２）各々がＷ２の幅を有し、（３）一つおきに電気的に絶縁されており、（４）Ｗ１とＷ２との合計は定数Ｋである第１の複数の実質的に平行な金属線と、
    （ｂ） （１）幅Ｗ３のスペースだけ離して配置され、（２）各々がＷ４の幅を有し、（３）一つおきに電気的に絶縁され、（４）Ｗ１とＷ３とは等しくなく、（５）Ｗ３とＷ４との合計は前記定数Ｋに等しい第２の複数の実質的に平行な金属線と、
    を備える、試験パターン。
26. 半導体素子であって、
    （１）幅Ｗ１のスペースだけ離して配置され、（２）各々がＷ２の幅を有し、
    （３）一つおきに電気的に絶縁され、（４）Ｗ１とＷ２との合計は定数Ｋである第１の複数の実質的に平行な金属線と、
    （１）幅Ｗ３のスペースだけ離して配置され、（２）各々がＷ４の幅を有し、（３）相互に電気的に絶縁され、（４）Ｗ１とＷ３とが等しくなく、（５）Ｗ３とＷ４との合計が前記定数Ｋに等しい第２の複数の実質的に平行な金属線と、
    を備える、半導体素子。
27. 複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを含み、各々が部分的に走査領域内に配置された部分を有する半導体ダイの試験構造上の電気的な欠陥を検出する方法であって、
    （ａ） 前記走査領域内に配置された前記試験構造の前記部分を走査して前記試験構造の部分の電圧コントラスト画像を取得する工程と、
    （ｂ） マルチピクセルプロセッサにおいて、前記取得された電圧コントラスト画像を分析して前記試験構造内に欠陥が存在するか否かを決定する工程と、
    を備える、検出方法。
28. 複数の電気的に絶縁された試験構造と複数の電気的に非絶縁の試験構造とを含み、各々が部分的に走査領域内に配置された部分を有する半導体ダイの試験構造上の電気的な欠陥を検出するためのコンピュータコードを格納するコンピュータ読取り可能な記録媒体であって、
    前記走査領域内に配置された前記試験構造の前記部分の電圧コントラスト画像を取得するためのコンピュータコードと、
    前記取得された電圧コントラスト画像を分析して前記試験構造内に欠陥が存在するか否かを決定するためのコンピュータコードと、
    を備え、
    前記画像は、マルチピクセル法で分析される、コンピュータ読取り可能な記録媒体。
29. サンプルを検査する方法であって、
    （ａ） 前記サンプルの少なくとも一部を照明する工程と、
    （ｂ） 前記照明された部分から受けた信号を検出する工程と、
    （ｃ） 前記検出された信号を処理して前記サンプル上に存在する欠陥を検出する工程と、
    を備え、
    前記検出された信号の前記処理は、少なくとも部分的には電圧コントラスト試験から得られた結果に基づいて最適化される、検査方法。
30. 光学的測定ツールを最適化する方法であって、
    （ａ） １以上の致命的な欠陥の大体の位置を決定し、電圧コントラストによって試験構造を検査して前記致命的な欠陥の第１のマップを生成する工程と、
    （ｂ） 前記試験構造を光学的に検査して複数の光学画像と光学的欠陥の第２のマップを生成する工程と、
    （ｃ） 前記光学的欠陥と、前記致命的な欠陥の少なくとも一部とを関連付けると共に、前記第１のマップおよび前記第２のマップを重ね合わせて、光学的手段が致命的な欠陥の検出に最適化されているか否かを決定する工程と、
    を備える、最適化方法。
31. サンプルを検査する方法であって、
    （ａ） 入射ビームで前記サンプルを照明することにより、前記サンプル上に存在する構造内に電圧コントラストを引き起こす工程と、
    （ｂ） 前記構造内の電圧コントラストを検出する工程と、
    （ｃ） 前記検出された電圧コントラストからの情報を保存する工程と、
    （ｄ） 前記保存された電圧コントラスト情報の少なくとも一部に対応する形状の位置に関する位置データを保存する工程と、
    を備える、検査方法。
32. 上層と下層とを有する半導体ダイであって、
    第１の端部と第２の端部とを有し、前記第１の端部が所定の電圧レベルに接続され、前記半導体ダイの前記下位の金属層に形成された下層導電試験構造と、
    前記下位の金属層の上方に形成された絶縁層と、
    前記下層導電試験構造の前記第２の端部と接続されており、前記上位の金属層は、前記絶縁層の上方に形成され、前記半導体ダイの上位の金属層に形成された上層導電試験構造と、
    前記上層導電試験構造と接続された少なくとも１つのプローブパッドと、
    を備える、半導体ダイ。
33. 走査領域を有する半導体ダイであって、
    複数の試験構造の各々が完全に前記走査領域内に配置されや第１の複数の試験構造と、
    複数の試験構造の各々が部分的にのみ前記走査領域内に配置された第２の複数の試験構造と、
    を備え、
    前記第１の複数の試験構造と前記第２の複数の試験構造のいずれか一方は、少なくとも１つの試験構造に接続されたプローブパッドを有する、半導体ダイ。
34. 半導体ダイであって、
    少なくとも１つの電気的に絶縁された導電試験構造と、
    前記少なくとも１つの電気的に絶縁された導電試験構造に隣接して配置された少なくとも１つの電気的に非絶縁の導電試験構造と、
    を備え、
    前記少なくとも１つの電気的に絶縁された試験構造の第１の部分が走査領域内に配置され、前記少なくとも１つの電気的に絶縁された試験構造の第２の部分が前記走査領域外に配置されていることにより、前記少なくとも１つの電気的に絶縁された試験構造の前記第１の部分の電圧コントラストを通じて、前記少なくとも１つの電気的に絶縁された試験構造の前記第２の部分と前記少なくとも１つの電気的に非絶縁の試験構造との間の短絡を検出することが可能となっており、
    さらに、前記少なくとも１つの電気的に絶縁された試験構造に接続された第１のプローブパッドを備える、半導体ダイ。
35. 半導体ダイであって、
    第１の部分が走査領域内に配置されている少なくとも１つの電気的に非絶縁の導電試験構造と、
    前記少なくとも１つの電気的に非絶縁の試験構造の前記第１の部分に接続されたプローブパッドと、
    を備え、
    前記少なくとも１つの電気的に非絶縁の試験構造の第２の部分が前記走査領域の外に配置されていることにより、前記少なくとも１つの電気的に絶縁された試験構造の前記第１の部分の電圧コントラストを通じて、前記少なくとも１つの電気的に非絶縁の試験構造内のオープン型の欠陥を検出することが可能となっており、
    前記少なくとも１つの電気的に非絶縁の試験構造の前記第１の部分の幅は、前記第２の部分の幅以下である、半導体ダイ。
36. 半導体ダイであって、
    試験構造要素と、
    前記試験構造要素の少なくとも一部の上方の少なくとも１つの非導電層と、
    前記非導電層内の少なくとも１つの導電要素と、
    前記少なくとも１つの導電要素と接続されたプローブパッドと、
    を備え、
    前記導電要素は、前記試験構造要素と電気的に接続されている、半導体ダイ。
37. 半導体ダイであって、
    電気的に浮動している１以上の第１の導電試験構造であって、第１の試験構造の各々の第１の部分が走査領域内に配置され、第１の試験構造の各々の第２の部分が前記走査領域の外に配置されていることにより、第１の試験構造の各々の任意の第１の部分の電圧コントラストを通じて、第１の試験構造各々の任意の第２の部分と、隣接する第２の試験構造との間の短絡を検出することが可能となっている第１の導電試験構造と、
    前記第１の試験構造の内の選択された試験構造の第１の端部に接続された第１のプローブパッドと、
    前記選択された第１の試験構造の第２の端部に接続された第２のプローブパッドと、
    前記選択された第１の試験構造の前記第１の端部に接続された第３のプローブパッドと、
    前記選択された第１の試験構造の前記第２の端部に接続された第４のプローブパッドと、
    を備え、
    前記プローブパッドは、前記第１の試験構造の抵抗値を決定して、前記第１の試験構造内で検出された前記短絡の位置特定を容易にするために、前記第１の試験構造の前記第１および第２の端部の間に電圧を印加して、前記第１の試験構造の前記第１および第２の端部の間で電流を測定できるように配置されている、半導体ダイ。
38. 電気的に浮動している１以上の第１の導電試験構造を有する試験構造内の欠陥を検出する方法であって、第１の試験構造の各々の第１の部分が走査領域内に配置され、第１の試験構造各々の第２の部分が前記走査領域の外に配置されていることにより、第１の試験構造各々の任意の第１の部分の電圧コントラストを通じて、第１の試験構造の各々の任意の第２の部分と、隣接する第２の試験構造との間の短絡を検出することが可能となっており、第１のプローブパッドは、前記第１の試験構造の内の選択された試験構造の第１の端部に接続されており、第２のプローブパッドは、前記選択された第１の試験構造の第２の端部に接続されており、第３のプローブパッドは、前記選択された第１の試験構造の前記第１の端部に接続されており、第４のプローブパッドは、前記選択された第１の試験構造の前記第２の端部に接続されている欠陥検出方法であって、
    前記第１の試験構造の前記第１の部分にわたって電圧コントラスト走査を実行することにより、前記第１の試験構造の内の選択された試験構造内に短絡が存在するか否かを決定する工程と、
    短絡が検出された場合に、前記第１および第２のプローブパッドを通じて、前記第１の試験構造の前記第１および第２の端部の間に電圧を印加して、前記第３および第４のプローブパッドを通じて、前記第１の試験構造の前記第１および第２の端部の間の電流を測定することにより、前記第１の試験構造の抵抗値を決定することで前記短絡の位置を決定する工程と、
    を備える、検出方法。
39. 真空内に存在する半導体ダイの電気的な欠陥を検出し位置を特定する方法であって、
    （ａ） 前記半導体ダイの欠陥を検出する工程と、
    （ｂ） 真空状態を損なわずに、集束イオンビームを用いて前記半導体ダイから構造を除去し、前記欠陥を露出させる工程と、
    （ｃ） 前記欠陥を特徴付ける工程と、
    を備える、位置特定方法。

Images