JPH09282349A - データ変換処理装置 - Google Patents

データ変換処理装置

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JPH09282349A
JPH09282349A JP8095128A JP9512896A JPH09282349A JP H09282349 A JPH09282349 A JP H09282349A JP 8095128 A JP8095128 A JP 8095128A JP 9512896 A JP9512896 A JP 9512896A JP H09282349 A JPH09282349 A JP H09282349A
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JP8095128A
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Masahiro Yumoto
政寛 湯本
Yasunori Kanai
泰憲 金井
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Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Abstract

(57)【要約】 【課題】 設計データのフォーマット変換処理及びデー
タの実行処理の高速化を図り、フォーマット変換後のデ
ータを蓄えるメモリを縮小して製品コストの低減を図っ
たデータ変換処理装置を提供することにある。 【解決手段】 設計データを記憶するディスクメモリ６
と、該ディスクメモリ６に記憶された設計データを検査
処理用の入力フォーマットに変換する演算処理装置２
と、上記演算処理装置２に生成された検査データを転送
されて検査処理する検査処理部８と、を備え、上記演算
処理装置２は、前記ディスクメモリ６に記憶された設計
データ領域を前記検査処理部８の１検査フィールド以下
のブロックに分割すると共に、各ブロック毎に設計デー
タから検査用の入力フォーマットに変換を行い、フォー
マット変換が終了した１検査フィールド単位の検査デー
タを検査処理部８に転送して検査処理を行う間に、次に
処理する少なくとも１以上の検査データを生成して、デ
ータ変換と検査処理を並行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ記憶部に記憶さ
れたＬＳＩ等の設計データを、データ変換部において各
種データ実行処理用の入力フォーマットに変換し、生成
された実行データをデータ実行部に転送して実行処理す
るデータ変換処理装置に関する。
【０００２】
【従来の技術】従来より、例えばマスク、ウエハ又はプ
リント基板などの試料の設計回路パターンの欠陥の有無
をデータ参照方式により検査する欠陥検査装置や、マス
ク、ウエハ又はプリント基板などに実パターンを露光す
る電子線露光装置等のデータ変換処理装置においては、
データ記憶部に取り込まれたＣＡＤ（Ｃｏｍｐｕｔｅｒ
Ａｉｄｅｄ Ｄｅｓｉｇｎ）により生成した設計データ
（例えばＧＤＳデータなど）と、データ実行部（検査処
理部，露光処理部等）とは全く異なる内部フォーマット
であるため、上記設計データをデータ変換部において一
旦専用の入力フォーマット（例えば、ＭＥＢＥＳフォー
マット）にデータ変換した後、生成された実行データ
（検査データ，露光データ等）を装置内部のデータ実行
処理部（検査処理部，露光処理部等）に転送して実行処
理する必要があった。
【０００３】例えば、図７のフローチャートに示すよう
に、ＣＡＤ上で生成したＬＳＩ１チップ分の設計レイア
ウトデータはマスク層毎に変換システム内のデータ変換
部によりフォーマット変換して生成した欠陥検査装置入
力用の検査データを順次装置内のディスクに記憶し、Ｌ
ＳＩ１チップ分のマスクデータ（検査データ）が生成さ
れる。上記検査データは、上記欠陥検査装置内のディス
クへ読み込まれ、試料（マスク，ウエハなど）を検査す
る検査処理部の単位検査フィールドに応じてディスク内
にファイルされた対応する検査データを読み出して、両
者を比較することにより検査処理が行われる。そして、
試料を載せた移動台を移動させることで検査位置を変え
てＬＳＩ１チップ分の全てのエリアの欠陥検査を行って
いた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た欠陥検査装置等の各種データ変換処理装置において
は、以下に述べる課題があった。即ち、設計データの入
力フォーマット変換を行うデータ変換部と変換後の検査
データを検査処理する検査処理部とは全く別のシステム
構成であるため、データの入力フォーマット変換及び変
換後の検査データの実行処理に著しい高速化は望めず、
今後ますます大容量化する傾向にあるＬＳＩ等の設計デ
ータを更に高速にデータ変換及びデータ実行処理するこ
とは困難である。また、上記各種データ変換処理装置に
おいて、フォーマット変換するデータ変換部やデータ実
行部に、フォーマット変換後の実行データを一時的に保
存するための膨大なメモリ（ディスクなど）容量が必要
となり、製品コストが上昇する。
【０００５】本発明の目的は、上記従来技術の課題を解
決し、設計データのフォーマット変換処理及び変換後の
データの実行処理の高速化を図り、フォーマット変換後
のデータを蓄えるメモリを縮小して製品コストの低減を
図ったデータ変換処理装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を備える。すなわち、設計データ
を記憶するデータ記憶部と、前記データ記憶部に記憶さ
れた設計データを各種データ実行処理用の入力フォーマ
ットに変換するデータ変換部と、前記データ変換部に生
成された実行データを転送されて実行処理するデータ実
行部と、を備え、前記データ変換部は、前記データ記憶
部に記憶された設計データ領域を前記データ実行部の単
位実行処理領域以下の複数のブロックに分割すると共
に、各ブロック毎に設計データの入力フォーマット変換
を行い、フォーマット変換が終了した実行データをデー
タ実行部に転送して該データ実行部がデータ実行処理を
行う間に、次に実行処理する少なくとも１以上の実行デ
ータを生成して、データ変換とデータ実行処理を並行す
ることを特徴とする。
【０００７】また、前記データ変換部は、主演算処理装
置と伝送路を介して接続された複数の演算処理装置とを
備え、前記各演算処理装置は、前記設計データを各種デ
ータ実行処理用の入力フォーマットに変換処理を行うプ
ロセッサと、複数の図形データ、処理プログラム、伝送
路下の各演算処理装置及びこれらの持つ各プロセッサの
性能に関するデータなどが記憶されたメモリと、を備
え、前記主演算処理装置は、前記データ実行部の単位実
行処理領域毎に設計データ領域を複数のブロックに分割
すると共に、各ブロック毎の設計データを自らを含めた
各演算処理装置のプロセッサに振り分けて並列処理によ
りフォーマット変換を行い、フォーマット変換が終了し
た各演算処理装置のメモリに生成された各実行データを
合成して単位実行処理領域に対応する実行データを生成
し、予め生成した実行データをデータ実行部に転送して
実行処理を行う間に、次に処理する少なくとも１以上の
実行データを生成して、データ変換とデータ実行処理を
並行するようにしてもよい。また、前記主演算処理装置
は、各ブロックの境界線を基準に外側に所定幅のマージ
ンを設定して、マージンの重なる領域にある図形データ
をその領域を共有する全てのブロックに当該図形データ
を変換対象として持たせるように設計データ領域を分割
し、前記メモリに記憶された各演算処理装置の各プロセ
ッサの性能差や各ブロック内のデータ量を考慮して各ブ
ロック毎の図形データを各演算処理装置のプロセッサに
振り分けて並列処理を行わせても良い。また、前記各ブ
ロックの境界線より外側に設けたマージンの幅は、ブロ
ック内の図形を太らせたり細らせたりする変位量の絶対
値より大きい値に設定しても良い。また、前記主演算処
理装置は、入力データ情報、分割する図形データの最適
化情報等を記憶した更新登録可能な最適化条件ファイル
を有し、前記ブロック内に存在する図形データが前記最
適化条件ファイルに登録された図形データ情報に近似す
る場合にはファイルデータを援用して分割し、それ以外
の場合には、ブロック内に存在する図形データのデータ
量が、変換処理を行う各演算処理装置における記憶容量
を越えているか否かを判断すべく前記ブロック内の図形
データを走査することにより図形データの疎密や性質を
判定して、当該演算処理装置が変換処理可能なデータ量
になるように最適なブロックに分割し、その入力図形デ
ータ情報，分割結果情報を前記最適化条件ファイルに記
憶しておいても良い。また、前記主演算処理装置は、少
なくとも１以上の特定図形データに関する専用処理プロ
グラムとそれ以外の図形データを処理可能な汎用処理プ
ログラムを記憶しており、前記メモリ内の特定図形デー
タの数を数えた計数値と、予め決められた基準値とを比
較し、計数値が基準値以上の場合には前記専用処理プロ
グラムによりフォーマット変換を行い、前記専用処理プ
ログラムで処理できない図形データについては汎用処理
プログラムによりフォーマット変換を行い、計数値が基
準値未満の場合には汎用処理プログラムによりフォーマ
ット変換を行うようにしても良い。また、前記主演算処
理装置は、前記特定図形データの計数値と特定図形デー
タをフォーマット変換するのに要する処理時間データと
の積から求めた特定図形処理時間と、予め決められた基
準時間とを比較し、特定図形処理時間が基準時間未満の
場合には前記専用処理プログラムによりフォーマット変
換を行い、前記専用処理プログラムで処理できない図形
データについては汎用処理プログラムによりフォーマッ
ト変換を行い、特定図形処理時間が基準時間以上の場合
には汎用処理プログラムによりフォーマット変換を行っ
ても良い。また、前記データ実行部側の処理状況や処理
結果を、該データ実行部及び前記データ変換部に各々備
えた複数のモニター画面に対応箇所を同時に表示可能に
構成しても良い。
【０００８】
【発明の実施の形態】次に本発明に係るデータ変換処理
装置の一実施例について図面を参照して説明する。本実
施例ではデータ変換処理装置の一例として試料としてマ
スク、ウエハ、プリント基板等の回路パターンの欠陥を
チェックする欠陥検査装置を用いて説明する。図１は欠
陥検査装置の全体の処理の流れを示すフローチャート、
図２はネットワークによる並列処理システム構成例を示
す説明図、図３はデータ変換処理プログラムの選択方法
を示す説明図、図４は多角形図形データの台形データへ
の分解例を示す説明図、図５は欠陥検査装置の全体構成
を示すブロック図である。
【０００９】先ず、欠陥検査装置の全体構成を図１に示
すフローチャート及び図５に示すブロック図を用いて説
明する。図１において、１は欠陥検査装置であり、ＣＡ
Ｄにより生成したＬＳＩ１チップ分の設計レイアウトデ
ータ、と実際に製造された試料（マスク，ウエハ等）８
ａとを比較することにより、欠陥の有無を検査するもの
である。上記欠陥検査装置１には、設計データを記憶す
るデータ記憶部としてのディスクメモリ６、前記ディス
クメモリ６に記憶された設計データを検査処理用の入力
フォーマットに変換するデータ変換部としての演算処理
装置２、該演算処理装置２に生成された検査データを転
送されて検査処理する検査処理部８と、を備えている。
【００１０】上記演算処理装置２は、前記ディスクメモ
リ６に記憶された設計データ領域を上記検査処理部８の
１検査フィールド以下の複数のブロックに分割すると共
に、各ブロック毎に設計データから検査用の入力フォー
マットに変換を行う。フォーマット変換が終了した１検
査フィールド分の検査データは、検査処理部８に転送さ
れて検査処理部８が検査処理を行う。この間に、次に検
査処理する少なくとも１以上の検査データを上記演算処
理装置２のメモリに生成して記憶しておく。そして、上
記検査処理部８による検査処理と上記演算処理装置２に
よる入力フォーマット変換を並行（オーバーラップ）さ
せることでデータの変換処理及び検査処理の高速化を実
現している。
【００１１】また、上記欠陥検査装置１は、設計データ
の図形データ量が多い場合には、装置内の演算処理装置
２のみでは変換処理の高速化が実現し難いことから、該
演算処理装置２を主演算処理装置として、これに伝送
路、例えばバス或いはネットワークで接続された複数の
演算処理装置３ａ，３ｂ，３ｃ─を備えているのが望ま
しい。
【００１２】以下、データ変換部として複数の演算処理
装置を用いてネットワークにより接続された形態を含ん
だ並列処理によりフォーマット変換を行う欠陥検査装置
１の構成について、図５を参照して説明する。上記主演
算処理装置２及びこれにネットワークで接続された複数
の演算処理装置３ａ，３ｂ，３ｃ─には、前記設計レイ
アウトデータを検査処理用の入力フォーマットに変換す
るように変換処理を行うプロセッサ４，５ａ，５ｂ，５
ｃ─をそれぞれ備えている。上記主演算処理装置２は、
検査処理部８の１検査フィールド毎に設計データ領域を
マスク層単位で複数のブロックに分割すると共に、各ブ
ロック毎の設計データを自らを含めた各演算処理装置の
プロセッサ４，５ａ，５ｂ，５ｃ─に振り分けて並列処
理により入力フォーマット変換を行う。
【００１３】また、上記欠陥検査装置１のディクスメモ
リ６には、例えばＣＡＤにより生成された図形データ
（マスクデータ等）を記憶する図形記憶部６ａ、特定図
形を含む各種図形変換処理プログラムを格納するプログ
ラム格納部６ｂ、ネットワーク及びバス下の並列処理対
象の演算処理装置やこれらの持つ各プロセッサの性能に
関するデータなどが記憶された記憶部６ｃ、１検査フィ
ールドに存在する図形数の基準値や基準処理時間等を記
憶した基準値記憶部６ｄ、ブロックの分割情報等を記憶
した最適化条件ファイル６ｅ、データ変換後の変換デー
タを記憶しておく図形記憶部６ｆ等を装備している。ま
た、上記主演算処理装置２にネットワークで接続された
複数の演算処理装置３ａ，３ｂ，３ｃ─には、図形記憶
部としてのメモリ７ａ，７ｂ，７ｃ─をそれぞれ備えて
いる。
【００１４】また、検査処理部８は、前記各プロセッサ
４，５ａ，５ｂ，５ｃ─により入力フォーマット変換さ
れ生成された検査データを用いて検査処理を施す。上記
検査処理部８は、試料（マスク，ウエハ等）８ａを載置
する移動台８ｂと、該移動台８ｂの下方より光照射する
透過照明８ｃと、該透過照明８ｃにより試料８ａを照射
した透過光を撮像する画像撮像部（ＣＣＤカメラ等）８
ｄ等を備えている。
【００１５】上記各演算処理装置２，３ａ，３ｂ，３ｃ
─によるブロック単位のフォーマット変換が終了する
と、これらに生成された検査データは、図形記憶部６ｆ
において図形間の重なりを除去すべく論理処理（ＯＲ処
理）が施されて１検査フィールド分の検査データが生成
される。すると、起動制御回路８ｅを起動させて移動台
制御回路８ｆにより移動台８ｂを移動させて試料８ａの
検査フィールドを撮像位置にセットする。撮像位置にセ
ットされた試料８ａは、透過照明８ｃにより光照射され
て透過光を画像撮像部８ｄに撮像され、得られた画像は
光電変換されて画像展開回路８ｇにより試料８ａの検査
領域を調整して、上記図形記憶部６ｆに記憶された検査
データと共に、比較回路８ｈに入力されて設計パターン
が比較される。上記図形記憶部６ｆに記憶された検査デ
ータは、画像表示部８ｉに表示される。また、上記比較
回路８ｈにおいて試料８ａの入力データと図形記憶部６
ｆの検査データとを比較し、欠陥があれば欠陥部分記憶
部８ｊに記憶され、画像表示部８ｉにその旨が画像表示
される。
【００１６】上記欠陥検査装置１は、ネットワークによ
り接続された形態を含んだ各演算処理装置２，３ａ，３
ｂ，３ｃ─間において１検査フィールド（検査装置が１
回に検査可能な範囲）単位で設計レイアウトデータ（Ｇ
ＤＳ）から検査データ（ＭＥＢＥＳフォーマット）への
フォーマット変換を並列処理により行いながら、検査処
理部８において予め生成された検査データの検査処理を
並行する。
【００１７】即ち、上記欠陥検査装置１は、１検査フィ
ールドの検査時間以下で、１検査フィールド分のデータ
変換を行う必要がある。このため、データを高速変換す
るため、ネットワークにより接続した演算処理装置間
の並列処理による分散処理、並列処理に適した図形デ
ータのブロック分割、図形要素に適した変換処理プロ
グラムの選択、等のデータ変換処理に種々の工夫が施さ
れている。
【００１８】以下、データの高速変換処理を実現するた
めの種々の構成について、図２〜図４を参照して具体的
に説明する。先ず、図２を参照して演算処理装置間の並
列処理によるデータ変換処理について説明する。尚、並
列処理の方法については、例えばネットワークで接続さ
れた形態を含んだ複数の演算処理装置のうち一つの演算
処理装置が主演算処理装置となり、自らを含んだ各演算
処理装置に命令を発し、設計レイアウトデータを加工し
てマスク等の検査データに変換する並列処理（図１参
照）、ネットワークで接続された形態を含んだ複数の演
算処理装置が平等にアクセスできるメモリ領域（共有メ
モリ）を持つことによって各プロセッサ間の通信を行う
並列処理、或いはネットワークで接続された形態を含ん
だ複数の演算処理装置間で必要な情報を通信路を介して
送受信して並列処理する方法等がある。
【００１９】図２において、主演算処理装置２は、設計
データより検査データにフォーマット変換を行ったり、
アプリケーションソフトを起動させたりする複数のプロ
セッサ４や、前述したディスクメモリ６を装備してい
る。また、演算処理装置３ａ，３ｂ，─は、データ通信
回線９にノード９ａを介して接続されており、上記演算
処理装置３ａ，３ｂ，─は主演算処理装置２からの指示
によりブロック単位にフォーマット変換を行うプロセッ
サ５ａ，５ｂ，─及びフォーマット変換後のブロック単
位の図形データ等を一時記憶するメモリ７ａ，７ｂ，─
をそれぞれ装備している。上記演算処理装置３ａ，３
ｂ，─は、ネットワークにより接続された既存のワーク
ステーション，パソコン等を処理装置として使用可能で
ある。また、上記演算処理装置３ａ，３ｂ，─は、メモ
リ容量が異なっていたり、プロセッサの数や処理性能等
が異なっていてもよい。これらの特性は、予め主演算処
理装置２のディスクメモリ６に記憶されている。
【００２０】なお、欠陥検査装置１のアプリケーション
は、並列処理を実現するためのシステムの構成を特に制
限するものではない。即ち、本実施例のように、演算処
理装置としてシングルプロセッサ機やマルチプロセッサ
機のうちいずれか或いは双方を使用してもよく、或いは
１台のマルチプロセッサ機による密結合のシステムや超
並列機等による構成であっても良い。また、システムに
装備されるＣＰＵの数は、サーバやハードによるもの以
外は持たなくてもよく、既存の装置構成によりシステム
を構築できる。
【００２１】ＣＡＤにより生成されたＬＳＩの設計レイ
アウトデータは、一旦図形記憶部６ａ（図５参照）に読
み込まれ、欠陥検査装置１独自の内部フォーマットデー
タに１検査フィールド毎に変換される。この内部フォー
マットは、図４（ａ）に示すように、設計データ領域の
１検査フィールドを幾つかの小領域〜に分割し、分
割された各小領域に図形データを分散して持つように構
築されている。この領域〜をブロックといい、該ブ
ロック内のデータは、主演算処理装置２より各演算処理
装置３ａ，３ｂ，─等に必要なブロックだけ転送または
コピーされて、各ブロック単位で各プロセッサ４，５
ａ，５ｂ，─により並列処理が行われる。
【００２２】このとき、主演算処理装置２は、該主演算
処理装置２とネットワークに接続された各演算処理装置
３ａ，３ｂ，─間や各演算処理装置２，３ａ，３ｂ，─
間のプロセッサ間に性能差があるとき、該プロセッサの
性能差とブロックの図形データ数（疎密）を考慮して、
負荷の大きい（データ数の多い）ブロックを高性能のプ
ロセッサへ、負荷の小さいブロックを比較的性能の低い
プロセッサに自動的に振り分ける。プロセッサの数より
ブロックの数の方が多いときは、１ブロックの処理を終
えたプロセッサに次のブロックの処理が振り分けられ、
全ブロックが処理されるまで以上の作業を繰り返す。こ
のように、ある１つのブロック処理に対して処理時間が
著しく大きくならないように、また各演算処理装置２，
３ａ，３ｂ，─のメモリ容量がオーバーしないように最
適な大きさのブロックに分割することにより、並列処理
の高速化を実現するものである。
【００２３】次に、図４を参照して並列処理に適した図
形データのブロック分割方法について説明する。主演算
処理装置２が行う設計レイアウトデータ領域の分割は、
１ブロック分の大きさが少なくとも欠陥検査装置１によ
る１検査フィールド領域以下の大きさになるように分割
する。図４（ａ）において、１０はＬＳＩのチップ領域
を示すものであり、該チップ領域内に設計された回路パ
ターンを示す多角形図形データを含む領域をブロック境
界線１１により任意のブロックに分割する。各ブロック
内に存在する多角形図形データを幾つかの台形データに
分解する方法は様々であるが、例えば図４（ａ）に示す
ように台形に分解する。
【００２４】また、上記ブロック境界線１１により分割
された各ブロックには、他のブロックとのブロック境界
線１１より外側に一定幅のマージン境界線１２によるマ
ージンをとり、隣接するブロックどうしブロック境界線
１１の内外にオーバーラップ領域１３を形成させる。こ
のとき各ブロックに形成されるマージンの幅は、ブロッ
ク内の図形を太らせたり細らせたりする変位量（サイジ
ング量）の絶対値より大きい値に設定する。
【００２５】上記図４（ａ）に示すブロック境界線１１
により分割されたマージン付きブロック〜を個々に
抜き出した状態を図４（ｂ）に示す。ブロック分割の
際、１つの多角形から分解された台形グループは、例え
ば多角形ｅのようにマージンによるオーバーラップ領域
１３を越えて複数ブロックにまたがって分割される場合
がある。上記オーバーラップ領域にある台形データは、
その領域を共有する全てのブロックに図形データとして
持たせて処理が行われる。これによって、ブロック間に
境界近辺の図形、または境界にまたがる図形が存在して
も図形データの変換処理が１つのブロック内で完結でき
るようにすることが可能となる。
【００２６】また、図５に示すように、主演算処理装置
２のディスクメモリ６には、入力データ情報、分割する
図形データの最適化情報等を記憶した更新登録可能な最
適化条件ファイル６ｅを備えている。上記主演算処理装
置２は、図形記憶部６ａに入力された設計レイアウトデ
ータを前述したようにブロック単位に分割し、該ブロッ
ク内に存在する図形データと上記最適化条件ファイル６
ｅに登録された図形データとを比較回路６ｇにより比較
して、両者が近似する場合には、記憶部６ｃに記憶され
た各演算処理装置２，３ａ，３ｂ，─のプロセッサの性
能とブロック内の図形データ量とを比較回路６ｈにより
比較して各演算処理装置２，３ａ，３ｂ，３ｃ─のメモ
リ６ａ，７ａ，７ｂ，７ｃ─にデータを振り分けて変換
処理を行う。
【００２７】上記比較回路６ｇにおいて、データどうし
近似しない場合には、前記ブロック内の図形データを走
査することにより図形データの疎密や性質を判定してブ
ロック分割し、該ブロック内に存在する図形データのデ
ータ量と、記憶部６ｃに記憶された各演算処理装置２，
３ａ，３ｂ，３ｃ─のプロセッサの性能とを比較回路６
ｈにより比較して各演算処理装置２，３ａ，３ｂ，３ｃ
─のメモリ６ａ，７ａ，７ｂ，７ｃ─にデータを振り分
けて変換処理を行う。
【００２８】上記ブロック分割した分割結果情報は前記
最適化条件ファイル６ｅに記憶しておき、次のマスクの
データ変換に援用して新たに分割処理を行わずに済むよ
うにすることで高速処理を可能にする。
【００２９】次に、図３及び図５を参照して図形要素に
適した変換処理プログラムの選択方法について説明す
る。図５において、主演算処理装置２のディスクメモリ
６は、プログラム格納部６ｂに少なくとも１以上の特定
図形データに関する専用処理プログラム（例えば、長方
形用プログラム，三角形用プログラム，平行四辺形用プ
ログラム等）とそれ以外の図形データを処理可能な汎用
処理プログラムとを記憶している。
【００３０】図形記憶部６ａに記憶された設計レイアウ
トデータは、１検査フィールド毎に特定図形データ（例
えば長方形データ等）の数が計数部６ｊ（図３参照）に
おいてカウントされ、得られた計数値と、基準値記憶部
６ｄに記憶された基準値とを比較回路６ｉにおいて比較
し、計数値が基準値以上の場合には特定図形データが多
く含まれる専用処理プログラム（例えば長方形用プログ
ラム等）を選択してフォーマット変換を行い、前記専用
処理プログラムで処理できない図形データについては汎
用処理プログラムを選択してフォーマット変換を行う。
また、計数値が基準値未満の場合には汎用処理プログラ
ムを選択してフォーマット変換を行う。
【００３１】これによって、設計データの１検査フィー
ルド内に存在する特定図形データの割合からどの処理プ
ログラムで処理すれば最も効率的かを主演算処理装置２
が判断して処理プログラムを選択できるため、データ変
換処理の高速化に寄与できる。
【００３２】また、図５において、上記主演算処理装置
２は、時間演算部６ｋにおいて、特定図形データ（例え
ば長方形データ等）の計数値と特定図形データをフォー
マット変換するのに要する処理時間データとの積から求
めた特定図形処理時間と、処理時間記憶部６ｍに記憶さ
れた基準時間とを比較し、特定図形処理時間が基準時間
未満の場合には図５に示す専用処理プログラム（例えば
長方形用プログラム等）を選択してフォーマット変換を
行い、前記専用処理プログラムで処理できない図形デー
タについては汎用処理プログラムを選択してフォーマッ
ト変換を行い、特定図形処理時間が基準時間以上の場合
には汎用処理プログラムを選択してフォーマット変換を
行うように構成しても良い。
【００３３】また、図５において、検査処理部８は、検
査処理状況や検査処理結果を、該検査処理部８のモニタ
ー画面（例えば画像表示部８ｉ等）並びに前記主演算処
理装置２及びこれにネットワークで接続された形態を含
んだ複数の演算処理装置３ａ，３ｂ，３ｃ─に各々備え
た複数のモニター画面に対応箇所を同時に表示可能に構
成されている。
【００３４】これによって、例えば検査処理部８がどの
マスク層のチップ全体のうちどの部分を検査中なのか、
或いは検査結果がどうであったか等を検査処理部側及び
データ変換側に装備した複数のモニター画面に対応箇所
を同時に表示させることで、オペレータの肉眼による確
認作業が迅速に行える。
【００３５】尚、上記構成において、主演算処理装置２
は必ずしも、欠陥検査装置１内の演算処理装置２に限ら
ず、並列処理を行うネットワークで接続されたいずれか
の演算処理装置が主演算処理装置となって、自らを含め
た他の演算処理装置に対して命令を発し、設計レイアウ
トデータを加工して逐一検査データを生成することも可
能である。
【００３６】次に、上述のように構成された欠陥検査装
置１のＬＳＩの設計レイアウトデータの検査処理の流れ
を図１に示すフローチャートを参照して説明する。先
ず、ＣＡＤにより生成されたＬＳＩ１チップ分の設計レ
イアウトデータは、欠陥検査装置１の主演算処理装置２
内のディスクメモリ６に読み込まれ、１検査フィールド
毎に検査データにフォーマット変換が行われる。
【００３７】このとき、主演算処理装置２は、設計レイ
アウトデータをマスク層単位で１検査フィールド以下の
大きさにブロック分割する。このとき、ブロック内の図
形データを高速変換するため、ネットワークにより接続
された演算処理装置３ａ，３ｂ，３ｃ─間による並列処
理に適した図形データのブロック分割を行い、必要に応
じて並列処理により変換を行う。
【００３８】即ち、図５に示す主演算処理装置２はネッ
トワークにより接続した各演算処理装置３ａ，３ｂ，３
ｃに、ブロック毎の設計データを自らを含めた各演算処
理装置のプロセッサ４，５ａ，５ｂ，５ｃ─の性能を考
慮しつつ振り分けて並列処理により入力フォーマット変
換を行う。このとき、設計レイアウトデータに存在する
図形要素に適した変換処理プログラムの選択を行い、変
換処理を効率的に行う。
【００３９】次に、並列処理した変換データを合成して
少なくとも１の検査フィールドの検査データが生成され
ると、欠陥検査装置１内の検査処理部８により試料（マ
スク，ウエハ，プリント基板）８ａとの比較による検査
処理を行う間に、次の検査データを生成すべく、フォー
マット変換をネットワークにより接続された各演算処理
装置間の並列処理により並行する。即ち、上記欠陥検査
装置１は、１検査フィールドの検査時間以下で、次の１
検査フィールド分のデータ変換を行う。
【００４０】上記構成によれば、検査処理部８の１検査
フィールド毎にフォーマット変換処理と検査処理を並行
する（オーバーラップ）ため、１マスク層全体のフォー
マット変換処理を待たずに逐一検査処理が行えるので、
設計データのフォーマット変換処理及びデータの実行処
理の高速化を実現できる。また、データ変換処理側の図
形記憶部６ｆや検査処理側にも膨大なメモリ（ディスク
等）容量は不要となり、フォーマット変換後のデータを
蓄えるメモリを縮小して製品コストの低減を図ることが
可能である。
【００４１】尚、上記実施の態様は、データ変換処理装
置として欠陥検査装置１を用いたが、これに限定される
ものではなく、他の装置に適用することも可能である。
例えば、図６に示すように、マスクやウエハ又はプリン
ト基板等に実パターンを露光する電子線露光装置１４に
適用することも可能である。この露光装置１４は、デー
タ処理部としての露光処理部１５を備えている。この露
光処理部１５は、試料１５ａを載置する移動台１５ｂ
と、該移動台１５ｂの上方よりＸ線や電子線等のビーム
を照射する照射部１５ｃと、該照射部１５ｃより照射す
るビームを制御するビーム制御回路１５ｄ等を備えてい
る。
【００４２】各演算処理装置２，３ａ，３ｂ，３ｃ─に
よるブロック単位のフォーマット変換が終了すると、こ
れらのメモリ６，７ａ，７ｂ，７ｃ─に生成された露光
データは、図形間の重なりを除去すべく論理処理（ＯＲ
処理）が施されて１露光フィールド分の露光データが図
形記憶部６ｆに生成される。すると、起動制御回路１５
ｅにより移動台制御回路１５ｆを起動させて移動台１５
ｂを移動させて試料１５ａを露光位置にセットする。ま
た、ビーム制御回路１５ｄにより照射部１５ｃより試料
１５ａに電子線ビームを照射して露光パターンを形成す
る。
【００４３】上記露光装置１４において、設計レイアウ
トデータの１露光フィールド分のフォーマット変換が終
了すると、各演算処理装置２，３ａ，３ｂ，３ｃ─のメ
モリ６，７ａ，７ｂ，７ｃ─に記憶された変換データを
合成して生成された露光データを、露光処理部１５に転
送して露光処理を行う間に、次に処理する少なくとも１
露光フィールド以上の変換データを各演算処理装置２，
３ａ，３ｂ，３ｃ─の並列処理により生成して、データ
変換と露光処理を並行するようにしても良い。
【００４４】以上、本発明の好適な実施例について種々
述べてきたが、本発明は上述の実施例に限定されるので
はなく、並列処理によりフォーマット変換すべき図形デ
ータ量が多い場合等には、例えば１露光フィールド分の
検査処理が終了するまでにデータの変換処理が間に合わ
ない場合も想定されるが、この場合には、予め２以上の
検査フィールドに対応する検査データを生成しておい
て、検査処理と変換処理を並行することにより高速処理
が可能となる等、発明の精神を逸脱しない範囲で多くの
改変を施し得るのはもちろんである。
【００４５】
【発明の効果】本発明は前述したように、データ実行処
理部の単位処理領域毎にフォーマット変換処理とデータ
実行処理を並行（オーバーラップ）するため、１マスク
層全体のフォーマット変換処理を待たずに逐一実行処理
が行えるので、設計データのフォーマット変換処理及び
データの実行処理の高速化を実現できる。また、データ
変換処理側及びデータ実行処理側にも膨大なメモリ（デ
ィスク等）容量は不要となり、フォーマット変換後の実
行データを蓄えるメモリを縮小して製品コストの低減を
図ることが可能である。
【図面の簡単な説明】
【図１】欠陥検査装置の全体の処理の流れを示すフロー
チャートである。
【図２】ネットワークによる並列処理システム構成例を
示す説明図である。
【図３】データ変換処理プログラムの選択方法を示す説
明図である。
【図４】多角形図形データの台形データへの分解例を示
す説明図である。
【図５】欠陥検査装置の全体構成を示すブロック図であ
る。
【図６】他例に係る露光装置の全体構成を示すブロック
図である。
【図７】従来の欠陥検査装置の処理の流れを示すフロー
チャートである。
【符号の説明】
１ 欠陥検査装置 ２ 主演算処理装置 ３ａ，３ｂ，３ｃ 演算処理装置 ４，５ａ，５ｂ，５ｃ プロセッサ ６ ディスクメモリ ７ａ，７ｂ，７ｃ 内部メモリ ６ａ，６ｆ 図形記憶部 ６ｂ プログラム格納部 ６ｃ 記憶部 ６ｄ 基準値記憶部 ６ｅ 最適化条件ファイル ６ｇ，６ｈ，６ｉ 比較回路 ６ｊ 計数部 ６ｋ 時間演算部 ６ｍ 処理時間記憶部 ８ 検査処理部 ８ａ，１５ａ 試料 ８ｂ，１５ｂ 移動台 ８ｃ 透過照明 ８ｄ 画像撮像部 ８ｅ，１５ｅ 移動台制御回路 ８ｆ，１５ｆ 移動台制御回路 ８ｇ 画像展開回路 ８ｈ 比較回路 ８ｉ 画像表示部 ９ データ通信回線 ９ａ ノード １０ ＬＳＩのチップ領域 １１ ブロック境界線 １２ マージン境界線 １３ オーバーラップ領域 １４ 露光装置 １５ 露光処理部 １５ｃ 照射部 １５ｄ ビーム制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｃ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 設計データを記憶するデータ記憶部と、 前記データ記憶部に記憶された設計データを各種データ
    実行処理用の入力フォーマットに変換するデータ変換部
    と、 前記データ変換部に生成された実行データを転送されて
    実行処理するデータ実行部と、を備え、 前記データ変換部は、前記データ記憶部に記憶された設
    計データ領域を前記データ実行部の単位実行処理領域以
    下の複数のブロックに分割すると共に、各ブロック毎に
    設計データの入力フォーマット変換を行い、 フォーマット変換が終了した単位実行処理領域分の実行
    データをデータ実行部に転送して該データ実行部がデー
    タ実行処理を行う間に、次に実行処理する少なくとも１
    以上の実行データを生成して、データ変換とデータ実行
    処理を並行することを特徴とするデータ変換処理装置。
  2. 【請求項２】 前記データ変換部は、主演算処理装置と
    伝送路を介して接続された複数の演算処理装置とを備
    え、 前記各演算処理装置は、前記設計データを各種データ実
    行処理用の入力フォーマットに変換処理を行うプロセッ
    サと、 複数の図形データ、処理プログラム、伝送路下の各演算
    処理装置及びこれらの持つ各プロセッサの性能に関する
    データなどが記憶されたメモリと、を備え、 前記主演算処理装置は、前記データ実行部の単位実行処
    理領域毎に設計データ領域を複数のブロックに分割する
    と共に、各ブロック毎の設計データを自らを含めた各演
    算処理装置のプロセッサに振り分けて並列処理によりフ
    ォーマット変換を行い、 フォーマット変換が終了した各演算処理装置のメモリに
    生成された各実行データを合成して単位実行処理領域に
    対応する実行データを生成し、予め生成した実行データ
    をデータ実行部に転送して実行処理を行う間に、次に処
    理する少なくとも１以上の実行データを生成して、デー
    タ変換とデータ実行処理を並行することを特徴とする請
    求項１記載のデータ変換処理装置。
  3. 【請求項３】 前記主演算処理装置は、各ブロックの境
    界線を基準に外側に所定幅のマージンを設定して、マー
    ジンの重なる領域にある図形データをその領域を共有す
    る全てのブロックに当該図形データを変換対象として持
    たせるように設計データ領域を分割し、 前記メモリに記憶された各演算処理装置の各プロセッサ
    の性能差や各ブロック内のデータ量を考慮して各ブロッ
    ク毎の図形データを各演算処理装置のプロセッサに振り
    分けて並列処理を行わせることを特徴とする請求項２記
    載のデータ変換処理装置。
  4. 【請求項４】 前記各ブロックの境界線より外側に設け
    たマージンの幅は、ブロック内の図形を太らせたり細ら
    せたりする変位量の絶対値より大きい値に設定すること
    を特徴とする請求項３記載のデータ変換処理装置。
  5. 【請求項５】 前記主演算処理装置は、入力データ情
    報、分割する図形データの最適化情報等を記憶した更新
    登録可能な最適化条件ファイルを有し、 前記ブロック内に存在する図形データが前記最適化条件
    ファイルに登録された図形データ情報に近似する場合に
    はファイルデータを援用して分割し、それ以外の場合に
    は、ブロック内に存在する図形データのデータ量が、変
    換処理を行う各演算処理装置における記憶容量を越えて
    いるか否かを判断すべく前記ブロック内の図形データを
    走査することにより図形データの疎密や性質を判定し
    て、当該演算処理装置が変換処理可能なデータ量になる
    ように最適なブロックに分割し、その入力図形データ情
    報，分割結果情報を前記最適化条件ファイルに記憶して
    おくことを特徴とする請求項２、３又は請求項４記載の
    データ変換処理装置。
  6. 【請求項６】 前記主演算処理装置は、少なくとも１以
    上の特定図形データに関する専用処理プログラムとそれ
    以外の図形データを処理可能な汎用処理プログラムを記
    憶しており、 前記メモリ内の特定図形データの数を数えた計数値と、
    予め決められた基準値とを比較し、計数値が基準値以上
    の場合には前記専用処理プログラムによりフォーマット
    変換を行い、前記専用処理プログラムで処理できない図
    形データについては汎用処理プログラムによりフォーマ
    ット変換を行い、 計数値が基準値未満の場合には汎用処理プログラムによ
    りフォーマット変換を行うことを特徴とする請求項２、
    ３、４又は請求項５記載のデータ変換処理装置。
  7. 【請求項７】 前記主演算処理装置は、前記特定図形デ
    ータの計数値と特定図形データをフォーマット変換する
    のに要する処理時間データとの積から求めた特定図形処
    理時間と、予め決められた基準時間とを比較し、特定図
    形処理時間が基準時間未満の場合には前記専用処理プロ
    グラムによりフォーマット変換を行い、前記専用処理プ
    ログラムで処理できない図形データについては汎用処理
    プログラムによりフォーマット変換を行い、 特定図形処理時間が基準時間以上の場合には汎用処理プ
    ログラムによりフォーマット変換を行うことを特徴とす
    る請求項６記載のデータ変換処理装置。
  8. 【請求項８】 前記データ実行部側の処理状況や処理結
    果を該データ実行部及び前記データ変換部に各々備えた
    複数のモニター画面に対応箇所を同時に表示可能に構成
    されていることを特徴とする請求項１、２、３、４、
    ５、６又は請求項７記載のデータ変換処理装置。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501505A (ja) * 2000-04-18 2004-01-15 ケーエルエー−テンカー　テクノロジィース　コーポレイション 改良された試験構造および検査方法並びに利用方法
JP2005241310A (ja) * 2004-02-24 2005-09-08 Nagoya Electric Works Co Ltd 外観検査装置、外観検査方法および外観検査プログラム
JP2008124742A (ja) * 2006-11-10 2008-05-29 Sony Corp 画像処理装置、画像処理方法、およびプログラム
US8270659B2 (en) 2005-12-28 2012-09-18 Sony Corporation Speaker system and video display
JP2015149491A (ja) * 2007-08-02 2015-08-20 テラ イノヴェイションズ インク 半導体チップ、定義方法および設計方法
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501505A (ja) * 2000-04-18 2004-01-15 ケーエルエー−テンカー　テクノロジィース　コーポレイション 改良された試験構造および検査方法並びに利用方法
JP2005241310A (ja) * 2004-02-24 2005-09-08 Nagoya Electric Works Co Ltd 外観検査装置、外観検査方法および外観検査プログラム
US8270659B2 (en) 2005-12-28 2012-09-18 Sony Corporation Speaker system and video display
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
JP2008124742A (ja) * 2006-11-10 2008-05-29 Sony Corp 画像処理装置、画像処理方法、およびプログラム
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
JP2015149491A (ja) * 2007-08-02 2015-08-20 テラ イノヴェイションズ インク 半導体チップ、定義方法および設計方法
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

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