JPH06175985A - データ処理装置及びデータ処理方法 - Google Patents
データ処理装置及びデータ処理方法Info
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- JPH06175985A JPH06175985A JP4324374A JP32437492A JPH06175985A JP H06175985 A JPH06175985 A JP H06175985A JP 4324374 A JP4324374 A JP 4324374A JP 32437492 A JP32437492 A JP 32437492A JP H06175985 A JPH06175985 A JP H06175985A
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- processing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】
【目的】 本発明はデータ処理装置の改善に関し、各種
データの被処理領域数を必要以上に多くすることなく、
その割当て方法を工夫して、与えられた副記憶装置のメ
モリ容量内でデータ並列処理の高速化を図ることを目的
とする。 【構成】 各種データＤｍ〔ｍ＝１，２，ｉ，ｊ〜ｍ〕
を並列処理する複数のデータ処理プロセッサＰEn，〔ｎ
＝１，２，ｉ，ｊ〜ｎ〕と、各種データＤｍを伝送する
データ伝送手段１１と、データ処理プロセッサＰEnを監
視する主制御手段１２とを具備し、主制御手段１２がデ
ータ処理プロセッサＰEn間のデータ分担調整制御をする
ことを含み構成し、該データ処理プロセッサＰEnが、少
なくとも、割り当てられた各種データＤｍに基づいてデ
ータ処理制御をする副制御手段１３と、割り当てられた
各種データＤｍを一時記憶する副記憶手段１４から成る
ことを含み構成する。
データの被処理領域数を必要以上に多くすることなく、
その割当て方法を工夫して、与えられた副記憶装置のメ
モリ容量内でデータ並列処理の高速化を図ることを目的
とする。 【構成】 各種データＤｍ〔ｍ＝１，２，ｉ，ｊ〜ｍ〕
を並列処理する複数のデータ処理プロセッサＰEn，〔ｎ
＝１，２，ｉ，ｊ〜ｎ〕と、各種データＤｍを伝送する
データ伝送手段１１と、データ処理プロセッサＰEnを監
視する主制御手段１２とを具備し、主制御手段１２がデ
ータ処理プロセッサＰEn間のデータ分担調整制御をする
ことを含み構成し、該データ処理プロセッサＰEnが、少
なくとも、割り当てられた各種データＤｍに基づいてデ
ータ処理制御をする副制御手段１３と、割り当てられた
各種データＤｍを一時記憶する副記憶手段１４から成る
ことを含み構成する。
Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図７，８） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例（図３〜６） 発明の効果
【０００２】
【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に関するものであり、更に詳しく言えば、
マスクデータの並列処理をする装置及びその方法の改善
に関するものである。
ータ処理方法に関するものであり、更に詳しく言えば、
マスクデータの並列処理をする装置及びその方法の改善
に関するものである。
【０００３】近年、半導体集積回路（以下ＬＳＩとい
う）装置のレチクルやマスクパターンを作成するマスク
データ処理装置や、その検査工程において画像処理をす
る画像データ処理装置の高機能，高性能化の要求に伴
い、複数のデータ処理プロセッサを用意し、各種データ
の並列演算処理を実行させる並列データ処理装置が開発
されている。
う）装置のレチクルやマスクパターンを作成するマスク
データ処理装置や、その検査工程において画像処理をす
る画像データ処理装置の高機能，高性能化の要求に伴
い、複数のデータ処理プロセッサを用意し、各種データ
の並列演算処理を実行させる並列データ処理装置が開発
されている。
【０００４】例えば、マスクデータ処理装置では大容量
メモリに格納されたＬＳＩ装置の設計データをチップ全
体を均一なフィールドサイズに分割している。このた
め、ＬＳＩ装置のパターン密度が高い領域も、それが低
い領域も、一律に同じサイズのフィールドに分割されて
しまう。このことで、パターン密度の低い領域では、必
要以上に設計パターンが分割され、フィールド数が多く
なる。
メモリに格納されたＬＳＩ装置の設計データをチップ全
体を均一なフィールドサイズに分割している。このた
め、ＬＳＩ装置のパターン密度が高い領域も、それが低
い領域も、一律に同じサイズのフィールドに分割されて
しまう。このことで、パターン密度の低い領域では、必
要以上に設計パターンが分割され、フィールド数が多く
なる。
【０００５】また、階層毎にマスクパターンデータを扱
う階層構造化したフィールドメモリを有する記憶システ
ムでは、各階層のいずれかの領域での容量不足もデータ
処理を中断してしまうという問題がある。
う階層構造化したフィールドメモリを有する記憶システ
ムでは、各階層のいずれかの領域での容量不足もデータ
処理を中断してしまうという問題がある。
【０００６】そこで、各種データのフィールド数を必要
以上に多くすることなく、その割当て方法を工夫して、
与えられたフィールドメモリの容量内でデータ並列処理
の高速化を図ることができる装置及び方法が望まれてい
る。
以上に多くすることなく、その割当て方法を工夫して、
与えられたフィールドメモリの容量内でデータ並列処理
の高速化を図ることができる装置及び方法が望まれてい
る。
【０００７】
【従来の技術】図７，８は、従来例に係る説明図であ
る。また、図７（ａ），（ｂ）は、従来例に係るマスク
データ処理方法の説明図であり、図８（ａ），（ｂ）
は、その問題点を説明するメモリ容量オーバー時の対処
図をそれぞれ示している。
る。また、図７（ａ），（ｂ）は、従来例に係るマスク
データ処理方法の説明図であり、図８（ａ），（ｂ）
は、その問題点を説明するメモリ容量オーバー時の対処
図をそれぞれ示している。
【０００８】例えば、ＬＳＩ装置の設計データＤinに基
づいて、そのレチクルやマスクパターンに係る露光デー
タＤout を作成するマスクデータ処理装置（並列計算機
システム）は、図７（ａ）において、大容量メモリ１，
ｎ個のデータ処理プロセッサＰE1〜ＰEn，ＣＰＵ（中央
演算処理装置）２及び露光データメモリ３等から成る。
なお、各データ処理プロセッサＰE1〜ＰEnには、それぞ
れに割当てられた設計データＤinを一時記憶するフィー
ルドメモリＭf1〜Ｍfnが設けられる。
づいて、そのレチクルやマスクパターンに係る露光デー
タＤout を作成するマスクデータ処理装置（並列計算機
システム）は、図７（ａ）において、大容量メモリ１，
ｎ個のデータ処理プロセッサＰE1〜ＰEn，ＣＰＵ（中央
演算処理装置）２及び露光データメモリ３等から成る。
なお、各データ処理プロセッサＰE1〜ＰEnには、それぞ
れに割当てられた設計データＤinを一時記憶するフィー
ルドメモリＭf1〜Ｍfnが設けられる。
【０００９】当該装置の機能は、例えば、ＬＳＩ装置の
設計データＤinが大容量メモリ１に伝送されると、ＣＰ
Ｕ２により該設計データＤinが露光フィールド領域に分
割され、その分割された設計データＤinに基づいて、ｎ
個のデータ処理プロセッサＰE1〜ＰEnによりデータフォ
ーマット変換処理，論理処理及びサイジング処理等が行
われ、その結果データが露光データＤout として露光デ
ータメモリ３に伝送格納される。
設計データＤinが大容量メモリ１に伝送されると、ＣＰ
Ｕ２により該設計データＤinが露光フィールド領域に分
割され、その分割された設計データＤinに基づいて、ｎ
個のデータ処理プロセッサＰE1〜ＰEnによりデータフォ
ーマット変換処理，論理処理及びサイジング処理等が行
われ、その結果データが露光データＤout として露光デ
ータメモリ３に伝送格納される。
【００１０】また、図７（ｂ）は、従来例に係るマスク
データの並列処理フローチャートを示している。例え
ば、ＬＳＩ装置の設計データＤinに基づいて、マスクパ
ターンデータの並列処理をする場合、図７（ｂ）におい
て、まず、ステップＰ１で設計データＤinを大容量メモ
リ1 に複写/ 編集し、次に、ステップＰ２でチップ全体
を均一なフィールドサイズに分割する。これは、１フィ
ールド当たりに存在するパターンデータ数を少なくする
ためであり、フィールドの大きさ（領域）を一律にする
方法を採用することにより、１単位で処理するパターン
データ数を少なくすることができる。ここで、分割され
た各フィールド毎の設計データＤinが各データ処理プロ
セッサＰE1〜ＰEnに伝送される。
データの並列処理フローチャートを示している。例え
ば、ＬＳＩ装置の設計データＤinに基づいて、マスクパ
ターンデータの並列処理をする場合、図７（ｂ）におい
て、まず、ステップＰ１で設計データＤinを大容量メモ
リ1 に複写/ 編集し、次に、ステップＰ２でチップ全体
を均一なフィールドサイズに分割する。これは、１フィ
ールド当たりに存在するパターンデータ数を少なくする
ためであり、フィールドの大きさ（領域）を一律にする
方法を採用することにより、１単位で処理するパターン
データ数を少なくすることができる。ここで、分割され
た各フィールド毎の設計データＤinが各データ処理プロ
セッサＰE1〜ＰEnに伝送される。
【００１１】その後、並列処理を実行すべく第１のデー
タ処理プロセッサＰE1では、ステップＰ31で当該プロセ
ッサＰE1に割当られた設計データＤinの格納をする。こ
れに並行して、第２のデータ処理プロセッサＰE2では、
ステップＰ32で処理プロセッサＰE2に割当られた設計デ
ータＤinを格納する。
タ処理プロセッサＰE1では、ステップＰ31で当該プロセ
ッサＰE1に割当られた設計データＤinの格納をする。こ
れに並行して、第２のデータ処理プロセッサＰE2では、
ステップＰ32で処理プロセッサＰE2に割当られた設計デ
ータＤinを格納する。
【００１２】次に、ステップＰ41で第１のフィールドメ
モリＭf1がメモリ容量オーバーしたか否かを判断をす
る。この際に、メモリ容量オーバーした場合（ＹES）に
は、ステップＰ51でメモリの倍率を変更する。また、そ
れがオーバーしない場合（ＮＯ）には、ステップＰ61に
移行してマスクパターンデータ処理をする。
モリＭf1がメモリ容量オーバーしたか否かを判断をす
る。この際に、メモリ容量オーバーした場合（ＹES）に
は、ステップＰ51でメモリの倍率を変更する。また、そ
れがオーバーしない場合（ＮＯ）には、ステップＰ61に
移行してマスクパターンデータ処理をする。
【００１３】これに並行して、第２のデータ処理プロセ
ッサＰE2では、ステップＰ42で第１のフィールドメモリ
Ｍf2がメモリ容量オーバーしたか否かを判断をする。こ
の際に、メモリ容量オーバーした場合（ＹES）には、ス
テップＰ52でメモリの倍率を変更する。また、それがオ
ーバーしない場合（ＮＯ）には、ステップＰ62に移行し
てマスクパターンデータ処理をする。
ッサＰE2では、ステップＰ42で第１のフィールドメモリ
Ｍf2がメモリ容量オーバーしたか否かを判断をする。こ
の際に、メモリ容量オーバーした場合（ＹES）には、ス
テップＰ52でメモリの倍率を変更する。また、それがオ
ーバーしない場合（ＮＯ）には、ステップＰ62に移行し
てマスクパターンデータ処理をする。
【００１４】これにより、各データ処理プロセッサＰE1
〜ＰEnにより設計データＤinが並列データ処理され、そ
の結果、ＬＳＩ装置のレチクルやマスクパターンに係る
露光データＤout が得られる。
〜ＰEnにより設計データＤinが並列データ処理され、そ
の結果、ＬＳＩ装置のレチクルやマスクパターンに係る
露光データＤout が得られる。
【００１５】
【発明が解決しようとする課題】ところで、従来例によ
れば図８（ａ）に示すように、大容量メモリ１に格納さ
れたＬＳＩ装置の設計データＤinを図７（ｂ）の処理フ
ローチャートのステップＰ２でチップ全体を均一なフィ
ールドサイズに分割している。
れば図８（ａ）に示すように、大容量メモリ１に格納さ
れたＬＳＩ装置の設計データＤinを図７（ｂ）の処理フ
ローチャートのステップＰ２でチップ全体を均一なフィ
ールドサイズに分割している。
【００１６】このため、ＬＳＩ装置のパターン密度が高
い，例えば、トランジスタ素子や配線パターンが入り込
むパターン領域も、それが低いパターン領域も、一律に
同じサイズのフィールドに分割されてしまう。なお、マ
スクパターンデータの並列処理におけるフィールドの分
割条件としては、例えば、被処理対象領域において、パ
ターン密度の高い領域のデータ容量が各データ処理プロ
セッサＰE1〜ＰEnに設けられたフィールドメモリＭfnの
メモリ容量以下になるように、チップ全体が均一なフィ
ールドに分割される。
い，例えば、トランジスタ素子や配線パターンが入り込
むパターン領域も、それが低いパターン領域も、一律に
同じサイズのフィールドに分割されてしまう。なお、マ
スクパターンデータの並列処理におけるフィールドの分
割条件としては、例えば、被処理対象領域において、パ
ターン密度の高い領域のデータ容量が各データ処理プロ
セッサＰE1〜ＰEnに設けられたフィールドメモリＭfnの
メモリ容量以下になるように、チップ全体が均一なフィ
ールドに分割される。
【００１７】このことで、かかる条件を実行するとＬＳ
Ｉ装置のパターン密度の低い領域では、必要以上にチッ
プ全体が均一なフィールドサイズに分割され、各データ
処理プロセッサＰE1〜ＰEnに割り当てるフィールド数が
多くなる。これにより、フィールドメモリＭfnをアクセ
スする回数が多くなることになり、無駄な処理時間を費
やすこととなる。
Ｉ装置のパターン密度の低い領域では、必要以上にチッ
プ全体が均一なフィールドサイズに分割され、各データ
処理プロセッサＰE1〜ＰEnに割り当てるフィールド数が
多くなる。これにより、フィールドメモリＭfnをアクセ
スする回数が多くなることになり、無駄な処理時間を費
やすこととなる。
【００１８】また、従来例によれば各データ処理プロセ
ッサＰEnのフィールドメモリＭfnの小容量化が図られ、
当該データ処理プロセッサＰEnに割当てた設計データＤ
inがフィールドメモリＭfnのメモリ容量をオーバーする
ときには、図７（ｂ）の処理フローチャートのステップ
Ｐ51，Ｐ52でその倍率変更が行われる。
ッサＰEnのフィールドメモリＭfnの小容量化が図られ、
当該データ処理プロセッサＰEnに割当てた設計データＤ
inがフィールドメモリＭfnのメモリ容量をオーバーする
ときには、図７（ｂ）の処理フローチャートのステップ
Ｐ51，Ｐ52でその倍率変更が行われる。
【００１９】例えば、図８（ａ）において、あるデータ
処理プロセッサＰEnに割当てた設計データＤinがメモリ
容量オーバーを生ずる場合には、図８（ｂ）に示すよう
に、全体の倍率を２倍（ 200〔％〕）に拡大してマスク
データ処理をする。
処理プロセッサＰEnに割当てた設計データＤinがメモリ
容量オーバーを生ずる場合には、図８（ｂ）に示すよう
に、全体の倍率を２倍（ 200〔％〕）に拡大してマスク
データ処理をする。
【００２０】しかし、全体の倍率を増加したために、フ
ィールド数が４倍に増加をし、アクセス回数が４倍にな
る。このことで、無駄な処理時間を費やすこととなる。
また、設計データＤinの大容量化に伴うマスク領域の単
位面積当たりのマスクパターン数が増加をすることか
ら、大容量メモリ１やフィールドメモリＭfnの容量不足
を招くこととなる。
ィールド数が４倍に増加をし、アクセス回数が４倍にな
る。このことで、無駄な処理時間を費やすこととなる。
また、設計データＤinの大容量化に伴うマスク領域の単
位面積当たりのマスクパターン数が増加をすることか
ら、大容量メモリ１やフィールドメモリＭfnの容量不足
を招くこととなる。
【００２１】これにより、階層毎にマスクパターンデー
タを扱う階層構造化したフィールドメモリ（以下副記憶
装置ともいう）Ｍfnを有する記憶システムでは、各階層
のいずれかの領域での容量不足もデータ処理を中断して
しまうという問題がある。このことから、フィールドの
サイズの変更が余儀無くされ、その結果、フィールド
（以下各種データの被処理領域ともいう）の分割再処理
をしなくてはならず、マスクパターンデータ処理の高速
化の妨げとなるという問題がある。
タを扱う階層構造化したフィールドメモリ（以下副記憶
装置ともいう）Ｍfnを有する記憶システムでは、各階層
のいずれかの領域での容量不足もデータ処理を中断して
しまうという問題がある。このことから、フィールドの
サイズの変更が余儀無くされ、その結果、フィールド
（以下各種データの被処理領域ともいう）の分割再処理
をしなくてはならず、マスクパターンデータ処理の高速
化の妨げとなるという問題がある。
【００２２】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、各種データの被処理領域数を必要
以上に多くすることなく、その割当て方法を工夫して、
与えられた副記憶装置のメモリ容量内でデータ並列処理
の高速化を図ることが可能となるデータ処理装置及びデ
ータ処理方法の提供を目的とする。
作されたものであり、各種データの被処理領域数を必要
以上に多くすることなく、その割当て方法を工夫して、
与えられた副記憶装置のメモリ容量内でデータ並列処理
の高速化を図ることが可能となるデータ処理装置及びデ
ータ処理方法の提供を目的とする。
【００２３】
【課題を解決するための手段】図１は、本発明に係るデ
ータ処理装置の原理図であり、図２（ａ）〜（ｃ）は、
本発明に係るデータ処理方法の原理図をそれぞれ示して
いる。
ータ処理装置の原理図であり、図２（ａ）〜（ｃ）は、
本発明に係るデータ処理方法の原理図をそれぞれ示して
いる。
【００２４】本発明のデータ処理装置は図１に示すよう
に、各種データＤｍ〔ｍ＝１，２，ｉ，ｊ〜ｎ〕を並列
処理する複数のデータ処理プロセッサＰEn，〔ｎ＝１，
２，ｉ，ｊ〜ｎ〕と、前記各種データＤｍを伝送するデ
ータ伝送手段１１と、前記データ処理プロセッサＰEnを
監視する主制御手段１２とを具備し、前記主制御手段１
２がデータ処理プロセッサＰEn間のデータ分担調整制御
をすることを特徴とする。
に、各種データＤｍ〔ｍ＝１，２，ｉ，ｊ〜ｎ〕を並列
処理する複数のデータ処理プロセッサＰEn，〔ｎ＝１，
２，ｉ，ｊ〜ｎ〕と、前記各種データＤｍを伝送するデ
ータ伝送手段１１と、前記データ処理プロセッサＰEnを
監視する主制御手段１２とを具備し、前記主制御手段１
２がデータ処理プロセッサＰEn間のデータ分担調整制御
をすることを特徴とする。
【００２５】なお、本発明のデータ処理装置において、
前記データ処理プロセッサＰEnが、少なくとも、割り当
てられた各種データＤｍに基づいてデータ処理制御をす
る副制御手段１３と、前記割り当てられた各種データＤ
ｍを一時記憶する副記憶手段１４から成ることを特徴と
する。
前記データ処理プロセッサＰEnが、少なくとも、割り当
てられた各種データＤｍに基づいてデータ処理制御をす
る副制御手段１３と、前記割り当てられた各種データＤ
ｍを一時記憶する副記憶手段１４から成ることを特徴と
する。
【００２６】また、本発明のデータ処理装置において、
前記各種データＤｍの階層構造化したデータを格納する
主記憶手段１５が設けられることを特徴とする。さら
に、本発明のデータ処理方法は、図２（ａ）に示すよう
な複数のデータ処理プロセッサＰEn，〔ｎ＝１，２，
ｉ，ｊ〜ｎ〕により各種データＤｍを並列処理する方法
であって、図２（ｃ）の処理フローチャートに示すよう
に、ステップＰ１で前記データ処理プロセッサＰEnのデ
ータ処理能力の監視処理をしながら、ステップＰ２で前
記監視処理に基づいてデータ処理プロセッサＰEn間のデ
ータ分担調整処理をすることを特徴とする。
前記各種データＤｍの階層構造化したデータを格納する
主記憶手段１５が設けられることを特徴とする。さら
に、本発明のデータ処理方法は、図２（ａ）に示すよう
な複数のデータ処理プロセッサＰEn，〔ｎ＝１，２，
ｉ，ｊ〜ｎ〕により各種データＤｍを並列処理する方法
であって、図２（ｃ）の処理フローチャートに示すよう
に、ステップＰ１で前記データ処理プロセッサＰEnのデ
ータ処理能力の監視処理をしながら、ステップＰ２で前
記監視処理に基づいてデータ処理プロセッサＰEn間のデ
ータ分担調整処理をすることを特徴とする。
【００２７】なお、本発明のデータ処理方法において、
前記データ分担調整処理は、図２（ｃ）の処理フローチ
ャートのステップP2Ａで、任意のデータ処理プロセッサ
ＰEiに割当てられた分担割当データＤｉの中の過剰分デ
ータＤａを他のデータ処理プロセッサＰEjに伝送処理を
することを特徴とする（図２（ｂ）参照）。
前記データ分担調整処理は、図２（ｃ）の処理フローチ
ャートのステップP2Ａで、任意のデータ処理プロセッサ
ＰEiに割当てられた分担割当データＤｉの中の過剰分デ
ータＤａを他のデータ処理プロセッサＰEjに伝送処理を
することを特徴とする（図２（ｂ）参照）。
【００２８】また、本発明のデータ処理方法において、
前記伝送処理の際に、データ処理能力を越えたデータ処
理プロセッサＰEiの記憶容量過剰フラグに基づいて他の
データ処理プロセッサＰEjに過剰分データＤａを伝送す
ることを特徴とし、上記目的を達成する。
前記伝送処理の際に、データ処理能力を越えたデータ処
理プロセッサＰEiの記憶容量過剰フラグに基づいて他の
データ処理プロセッサＰEjに過剰分データＤａを伝送す
ることを特徴とし、上記目的を達成する。
【００２９】
【作 用】本発明のデータ処理装置によれば、図１に示
すようにデータ伝送手段１１に接続された複数のデータ
処理プロセッサＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕，主
制御手段１２及び主記憶手段１５が具備され、該主制御
手段１２がデータ処理プロセッサＰEn間のデータ分担調
整制御をする。
すようにデータ伝送手段１１に接続された複数のデータ
処理プロセッサＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕，主
制御手段１２及び主記憶手段１５が具備され、該主制御
手段１２がデータ処理プロセッサＰEn間のデータ分担調
整制御をする。
【００３０】例えば、階層構造化されたパターンデータ
から成る各種データＤｍが主制御手段１２により均一な
被処理領域に分割されると、それらを各データ処理プロ
セッサＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕に割当てるべ
く、主記憶手段１５から各種データＤｍ〔ｍ＝１，２，
ｉ，ｊ〜ｎ〕が読み出される。また、主記憶手段１５か
らデータ伝送手段１１を介して各データ処理プロセッサ
ＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕に各種データＤｍが
伝送されると、複数のデータ処理プロセッサＰEn，〔ｎ
＝１，２，ｉ，ｊ〜ｎ〕では並列データ処理に移行され
る。
から成る各種データＤｍが主制御手段１２により均一な
被処理領域に分割されると、それらを各データ処理プロ
セッサＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕に割当てるべ
く、主記憶手段１５から各種データＤｍ〔ｍ＝１，２，
ｉ，ｊ〜ｎ〕が読み出される。また、主記憶手段１５か
らデータ伝送手段１１を介して各データ処理プロセッサ
ＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕に各種データＤｍが
伝送されると、複数のデータ処理プロセッサＰEn，〔ｎ
＝１，２，ｉ，ｊ〜ｎ〕では並列データ処理に移行され
る。
【００３１】ここで、各データ処理プロセッサＰEnが主
制御手段１２により監視され、該主制御手段１２により
データ分担調整制御が行われる。例えば、あるデータ処
理プロセッサＰEnでは、その副制御手段１３を介して副
記憶手段１４に先に割り当てられた各種データＤｍが一
時記憶される。
制御手段１２により監視され、該主制御手段１２により
データ分担調整制御が行われる。例えば、あるデータ処
理プロセッサＰEnでは、その副制御手段１３を介して副
記憶手段１４に先に割り当てられた各種データＤｍが一
時記憶される。
【００３２】この際に、副記憶手段１４のメモリ容量が
オーバーした場合には、その記憶容量過剰フラグが立ち
上がることから、その旨が主制御手段１２に認識され、
データ処理プロセッサＰEn間のデータ分担を調整すべ
く、当該プロセッサＰEnに割り当てられた各種データＤ
ｍの中の過剰分データＤａが他のデータ処理プロセッサ
ＰEjに委譲すべく伝送される（データ分担調整制御）。
オーバーした場合には、その記憶容量過剰フラグが立ち
上がることから、その旨が主制御手段１２に認識され、
データ処理プロセッサＰEn間のデータ分担を調整すべ
く、当該プロセッサＰEnに割り当てられた各種データＤ
ｍの中の過剰分データＤａが他のデータ処理プロセッサ
ＰEjに委譲すべく伝送される（データ分担調整制御）。
【００３３】このため、副記憶手段１４のメモリ容量が
オーバーしない場合には、割り当てられた各種データＤ
ｍに基づいて副制御手段１３によりデータ処理制御され
る。また、他のデータ処理プロセッサＰEjでは過剰分デ
ータＤａに基づいて副制御手段１３によりデータ処理制
御される。例えば、隣接するデータ処理プロセッサＰE
i，ＰEj間におけるデータ伝送処理，各種データＤｍの
フォーマット変換処理や圧縮された各種データＤｍの復
元処理等を行うことが可能となる。
オーバーしない場合には、割り当てられた各種データＤ
ｍに基づいて副制御手段１３によりデータ処理制御され
る。また、他のデータ処理プロセッサＰEjでは過剰分デ
ータＤａに基づいて副制御手段１３によりデータ処理制
御される。例えば、隣接するデータ処理プロセッサＰE
i，ＰEj間におけるデータ伝送処理，各種データＤｍの
フォーマット変換処理や圧縮された各種データＤｍの復
元処理等を行うことが可能となる。
【００３４】これにより、各種データＤｍに係る被処理
領域数を必要以上に多くすることなく、その割当て方法
を工夫することにより、与えられた副記憶装置１４のメ
モリ容量内でデータ並列処理の高速化を図ることが可能
となる。
領域数を必要以上に多くすることなく、その割当て方法
を工夫することにより、与えられた副記憶装置１４のメ
モリ容量内でデータ並列処理の高速化を図ることが可能
となる。
【００３５】さらに、本発明のデータ処理方法によれ
ば、図２（ｃ）の処理フローチャートに示すように、ス
テップＰ２でデータ処理プロセッサＰEnのデータ処理能
力の監視処理をしながら、該データ処理プロセッサＰEn
間のデータ分担調整処理をする。
ば、図２（ｃ）の処理フローチャートに示すように、ス
テップＰ２でデータ処理プロセッサＰEnのデータ処理能
力の監視処理をしながら、該データ処理プロセッサＰEn
間のデータ分担調整処理をする。
【００３６】例えば、ステップP2Ａで任意のデータ処理
プロセッサＰEiに割当てられた分担割当データＤｉが当
該プロセッサＰEiのデータ処理能力の許容値を越える場
合，すなわち、データ処理能力を越えたデータ処理プロ
セッサＰEiから記憶容量過剰フラグが発生された場合に
は、その中の過剰分データＤａが他のデータ処理プロセ
ッサＰEjに伝送処理（データ分担調整処理）される。
プロセッサＰEiに割当てられた分担割当データＤｉが当
該プロセッサＰEiのデータ処理能力の許容値を越える場
合，すなわち、データ処理能力を越えたデータ処理プロ
セッサＰEiから記憶容量過剰フラグが発生された場合に
は、その中の過剰分データＤａが他のデータ処理プロセ
ッサＰEjに伝送処理（データ分担調整処理）される。
【００３７】このため、各種データＤｍに係わり高密度
のパターンデータを含む場合や、それが低密度のパター
ンデータを含む場合について、それを一律に同じサイズ
の被処理領域に分割した場合であっても、データ処理プ
ロセッサＰEn間のデータ分担を調整するデータ分担調整
制御を行うことで、被処理領域数やその再分割数の増加
を極力抑制することが可能となる。
のパターンデータを含む場合や、それが低密度のパター
ンデータを含む場合について、それを一律に同じサイズ
の被処理領域に分割した場合であっても、データ処理プ
ロセッサＰEn間のデータ分担を調整するデータ分担調整
制御を行うことで、被処理領域数やその再分割数の増加
を極力抑制することが可能となる。
【００３８】また、本発明によれば当該データ処理プロ
セッサＰEnに割当てられた各種データＤｍが副記憶装置
１４のメモリ容量をオーバーするときに、データ分担調
整処理が行われることから、各データ処理プロセッサＰ
Enの副記憶装置１４の小容量化を図る場合でも、従来例
のような倍率変更を行わなくても済む。
セッサＰEnに割当てられた各種データＤｍが副記憶装置
１４のメモリ容量をオーバーするときに、データ分担調
整処理が行われることから、各データ処理プロセッサＰ
Enの副記憶装置１４の小容量化を図る場合でも、従来例
のような倍率変更を行わなくても済む。
【００３９】例えば、階層毎にマスクパターンデータを
扱う階層構造化した副記憶装置１４を有する記憶システ
ムにおいて、並列データ処理が与えられた副記憶装置１
４のメモリ容量内で行われる。
扱う階層構造化した副記憶装置１４を有する記憶システ
ムにおいて、並列データ処理が与えられた副記憶装置１
４のメモリ容量内で行われる。
【００４０】このため、従来例のような各階層のいずれ
かの領域でのメモリ容量不足という事態が極力抑制さ
れ、これを原因とするデータ処理の中断等を無くすこと
ができる。このことから、被処理領域のサイズ変更処理
が極力抑制され、その結果、各種データの全体の処理領
域の分割再処理をしなくても済む。
かの領域でのメモリ容量不足という事態が極力抑制さ
れ、これを原因とするデータ処理の中断等を無くすこと
ができる。このことから、被処理領域のサイズ変更処理
が極力抑制され、その結果、各種データの全体の処理領
域の分割再処理をしなくても済む。
【００４１】これにより、図２（ａ）に示すような複数
のデータ処理プロセッサＰEnにより各種データＤｍの高
速並列データ処理を行うことが可能となる。また、各種
データＤｍの大容量化に伴いデータ処理領域の単位面積
当たりのパターンデータ数が増加をした場合であっても
主記憶手段１５や副記憶装置１４のメモリ容量の増設を
極力抑制することが可能となる。
のデータ処理プロセッサＰEnにより各種データＤｍの高
速並列データ処理を行うことが可能となる。また、各種
データＤｍの大容量化に伴いデータ処理領域の単位面積
当たりのパターンデータ数が増加をした場合であっても
主記憶手段１５や副記憶装置１４のメモリ容量の増設を
極力抑制することが可能となる。
【００４２】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜６は、本発明の実施例に係るデ
ータ処理装置及びデータ処理方法の説明図をそれぞれ示
している。
いて説明をする。図３〜６は、本発明の実施例に係るデ
ータ処理装置及びデータ処理方法の説明図をそれぞれ示
している。
【００４３】図３は、本発明の実施例に係るマスクパタ
ーンデータ処理装置の構成図であり、図４は、その高速
図形演算モジュールの説明図である。また、図５は、本
発明の実施例に係るマスクデータ処理のフローチャート
であり、図６はその補足説明図をそれぞれ示している。
ーンデータ処理装置の構成図であり、図４は、その高速
図形演算モジュールの説明図である。また、図５は、本
発明の実施例に係るマスクデータ処理のフローチャート
であり、図６はその補足説明図をそれぞれ示している。
【００４４】例えば、データ処理装置の一例となるマス
クデータ処理装置は、ＬＳＩ装置の設計データＤinに基
づいて、そのレチクルやマスクパターンに係る露光デー
タＤout を作成するものであり、図３において、システ
ムバス21Ａやローカルバス21Ｂに接続された大容量メモ
リモジュールＭ１〜Ｍ８，高速図形演算モジュールＰ１
〜Ｐ８，表示メモリモジュール２７と、該システムバス
21Ａに接続された制御コンピュータ２２と、その他の表
示装置２８，ディスク装置２９及びコンソール装置３０
等から成る。
クデータ処理装置は、ＬＳＩ装置の設計データＤinに基
づいて、そのレチクルやマスクパターンに係る露光デー
タＤout を作成するものであり、図３において、システ
ムバス21Ａやローカルバス21Ｂに接続された大容量メモ
リモジュールＭ１〜Ｍ８，高速図形演算モジュールＰ１
〜Ｐ８，表示メモリモジュール２７と、該システムバス
21Ａに接続された制御コンピュータ２２と、その他の表
示装置２８，ディスク装置２９及びコンソール装置３０
等から成る。
【００４５】すなわち、高速図形演算モジュールＰE1〜
ＰE8は複数のデータ処理プロセッサＰEn，〔ｎ＝８〕の
一実施例であり、各種データＤｍ〔ｍ＝１〜ｍ〕の一例
となる設計データ（以下マスクデータＤ１，Ｄ２…とも
いう）Ｄinに基づいて並列データ処理をし、その結果、
ＬＳＩ装置のレチクルやマスクパターンを露光する露光
データＤout を出力するものである。なお、各高速図形
演算モジュールＰEnについては、図４において詳述す
る。
ＰE8は複数のデータ処理プロセッサＰEn，〔ｎ＝８〕の
一実施例であり、各種データＤｍ〔ｍ＝１〜ｍ〕の一例
となる設計データ（以下マスクデータＤ１，Ｄ２…とも
いう）Ｄinに基づいて並列データ処理をし、その結果、
ＬＳＩ装置のレチクルやマスクパターンを露光する露光
データＤout を出力するものである。なお、各高速図形
演算モジュールＰEnについては、図４において詳述す
る。
【００４６】また、制御コンピュータ２２は主制御手段
１２の一実施例であり、高速図形演算モジュールＰE1〜
ＰE8を監視するものである。例えば、制御コンピュータ
２２は、高速図形演算モジュールＰE1〜ＰE8間のデータ
分担調整制御をする。ここで、データ分担調整制御と
は、ある高速図形演算モジュールＰE1に割り当てたマス
クデータＤ１がそのフィールドメモリ２４のメモリ容量
をオーバーする場合に、その中の過剰分データＤａを他
の高速図形演算モジュールＰE2〜ＰE8に委譲すべく調整
する制御をいうものとする。
１２の一実施例であり、高速図形演算モジュールＰE1〜
ＰE8を監視するものである。例えば、制御コンピュータ
２２は、高速図形演算モジュールＰE1〜ＰE8間のデータ
分担調整制御をする。ここで、データ分担調整制御と
は、ある高速図形演算モジュールＰE1に割り当てたマス
クデータＤ１がそのフィールドメモリ２４のメモリ容量
をオーバーする場合に、その中の過剰分データＤａを他
の高速図形演算モジュールＰE2〜ＰE8に委譲すべく調整
する制御をいうものとする。
【００４７】例えば、制御コンピュータ２２は並列マス
クデータ処理において、ある高速図形演算モジュールＰ
E1のフィールドメモリ２４が容量不足により、メモリオ
ーバーした場合に、そのオーバーフラグを認識し、先に
分割したフィールドによりオーバーしたデータ量から更
に、何分割すれば良いかを判断し、その１フィールド分
のデータを更に分割をする。
クデータ処理において、ある高速図形演算モジュールＰ
E1のフィールドメモリ２４が容量不足により、メモリオ
ーバーした場合に、そのオーバーフラグを認識し、先に
分割したフィールドによりオーバーしたデータ量から更
に、何分割すれば良いかを判断し、その１フィールド分
のデータを更に分割をする。
【００４８】すなわち、制御コンピュータ２２はオーバ
ーフローしたフィールドサイズを変更して（そのフィー
ルドを再分割して）当該フィールドのみ再処理をした
り、オーバーフローしたフィールドのみを更に細かくフ
ィールドを分割する。これにより、分割したフィールド
のどれか１つがフィールドメモリ２４のメモリ容量をオ
ーバーした時は、その当該フィールドを更に分割処理を
し、その分割処理を繰り返す。
ーフローしたフィールドサイズを変更して（そのフィー
ルドを再分割して）当該フィールドのみ再処理をした
り、オーバーフローしたフィールドのみを更に細かくフ
ィールドを分割する。これにより、分割したフィールド
のどれか１つがフィールドメモリ２４のメモリ容量をオ
ーバーした時は、その当該フィールドを更に分割処理を
し、その分割処理を繰り返す。
【００４９】なお、大容量メモリモジュールＭ１〜Ｍ８
は主記憶手段１５の一実施例を構成するものであり、Ｌ
ＳＩ装置のレチクルやマスクパターンに係る階層構造化
された設計データＤinを格納するものである。例えば、
大容量メモリモジュールＭ１には第１の階層構造化され
た設計データＤinが格納され、順次、大容量メモリモジ
ュールＭ２〜Ｍ８には第２〜第８の階層構造化された設
計データＤinがそれぞれ格納される。
は主記憶手段１５の一実施例を構成するものであり、Ｌ
ＳＩ装置のレチクルやマスクパターンに係る階層構造化
された設計データＤinを格納するものである。例えば、
大容量メモリモジュールＭ１には第１の階層構造化され
た設計データＤinが格納され、順次、大容量メモリモジ
ュールＭ２〜Ｍ８には第２〜第８の階層構造化された設
計データＤinがそれぞれ格納される。
【００５０】また、表示メモリモジュール２７は、マス
クデータ処理に要する図形, 配線,記号及び名称等の表
示データを格納するものであり、表示装置２８は表示デ
ータに基づいてそれらを表示するものである。ディスク
装置２９は、ＬＳＩ装置の設計データＤinを磁気テープ
ＭＴにして格納するものであり、コンソール装置３０
は、それを編集／格納制御するものである。なお、シス
テムバス21Ａやローカルバス21Ｂはデータ伝送手段１１
の一例であり、設計データＤinを伝送するものである。
クデータ処理に要する図形, 配線,記号及び名称等の表
示データを格納するものであり、表示装置２８は表示デ
ータに基づいてそれらを表示するものである。ディスク
装置２９は、ＬＳＩ装置の設計データＤinを磁気テープ
ＭＴにして格納するものであり、コンソール装置３０
は、それを編集／格納制御するものである。なお、シス
テムバス21Ａやローカルバス21Ｂはデータ伝送手段１１
の一例であり、設計データＤinを伝送するものである。
【００５１】図４（ａ），（ｂ）は、本発明の実施例に
係る高速図形演算モジュールの説明図であり、図４
（ａ）はその構成図であり、図４（ｂ）はその動作フロ
ーチャートをそれぞれ示している。例えば、第１の高速
図形演算モジュールＰE1は図４（ａ）において、ＣＰＵ
（中央演算処理装置）２３，フィールドメモリ２４，デ
ータ圧縮エディタ２５及びその他の処理部２６から成
る。
係る高速図形演算モジュールの説明図であり、図４
（ａ）はその構成図であり、図４（ｂ）はその動作フロ
ーチャートをそれぞれ示している。例えば、第１の高速
図形演算モジュールＰE1は図４（ａ）において、ＣＰＵ
（中央演算処理装置）２３，フィールドメモリ２４，デ
ータ圧縮エディタ２５及びその他の処理部２６から成
る。
【００５２】すなわち、ＣＰＵ（中央演算処理装置）２
３は副制御手段１３の一例であり、割り当てられたマス
クデータ（設計データＤinの一部）Ｄ１に基づいてデー
タ処理制御をするものである。例えば、ＣＰＵ２３はマ
スクデータ処理をしたデータをフィールドメモリ２４に
書込みをしたり、１フィールド分のデータ処理が終了し
時点で大容量メモリモジュールＭ１等に露光データＤou
t を伝送制御する。
３は副制御手段１３の一例であり、割り当てられたマス
クデータ（設計データＤinの一部）Ｄ１に基づいてデー
タ処理制御をするものである。例えば、ＣＰＵ２３はマ
スクデータ処理をしたデータをフィールドメモリ２４に
書込みをしたり、１フィールド分のデータ処理が終了し
時点で大容量メモリモジュールＭ１等に露光データＤou
t を伝送制御する。
【００５３】また、フィールドメモリ２４は副記憶手段
１４の一例であり、割り当てられた１フィールド分のマ
スクデータＤ１を一時記憶するものである。例えば、フ
ィールドメモリ２４はメモリ容量オーバーした場合に、
記憶容量過剰フラグの一例となるメモリオーバーフラグ
をＣＰＵ２３に通知し、該ＣＰＵ２３はそれを制御コン
ピュータ２２に伝送する。なお、データ圧縮エディタ２
５は、マスクデータ処理をしたデータを圧縮するもので
あり、その他の処理部２６は、その圧縮データを元に戻
す機能エディタである。
１４の一例であり、割り当てられた１フィールド分のマ
スクデータＤ１を一時記憶するものである。例えば、フ
ィールドメモリ２４はメモリ容量オーバーした場合に、
記憶容量過剰フラグの一例となるメモリオーバーフラグ
をＣＰＵ２３に通知し、該ＣＰＵ２３はそれを制御コン
ピュータ２２に伝送する。なお、データ圧縮エディタ２
５は、マスクデータ処理をしたデータを圧縮するもので
あり、その他の処理部２６は、その圧縮データを元に戻
す機能エディタである。
【００５４】また、図４（ｂ）は、各高速図形演算モジ
ュールの動作フローチャートであり、図５に示したマス
クデータ処理（メインルーチン）のサブルーチン処理内
容である。なお、当該動作フローチャートについては、
図５において併せて説明をする。
ュールの動作フローチャートであり、図５に示したマス
クデータ処理（メインルーチン）のサブルーチン処理内
容である。なお、当該動作フローチャートについては、
図５において併せて説明をする。
【００５５】このようにして、本発明の実施例に係るデ
ータ処理装置によれば、図３に示すようにシステムバス
21Ａに接続された８個の高速図形演算モジュールＰE1〜
ＰE8，制御コンピュータ２２及び大容量メモリモジュー
ルＭ１〜Ｍ８が具備され、該制御コンピュータ２２が高
速図形演算モジュールＰE1〜ＰE8間のデータ分担調整制
御をする。
ータ処理装置によれば、図３に示すようにシステムバス
21Ａに接続された８個の高速図形演算モジュールＰE1〜
ＰE8，制御コンピュータ２２及び大容量メモリモジュー
ルＭ１〜Ｍ８が具備され、該制御コンピュータ２２が高
速図形演算モジュールＰE1〜ＰE8間のデータ分担調整制
御をする。
【００５６】例えば、階層構造化されたデータから成る
設計データＤinが制御コンピュータ２２により均一なフ
ィールドに分割されると、それらを各高速図形演算モジ
ュールＰE1〜ＰE8に割当てるべく、大容量メモリモジュ
ールＭ１〜Ｍ８からマスクデータ（設計データＤin）Ｄ
１〜Ｄ８が読み出される。また、大容量メモリモジュー
ルＭ１〜Ｍ８からシステムバス21Ａを介して各高速図形
演算モジュールＰE1〜ＰE8に設計データＤinが伝送され
ると、複数の高速図形演算モジュールＰE1〜ＰE8では並
列データ処理に移行される。
設計データＤinが制御コンピュータ２２により均一なフ
ィールドに分割されると、それらを各高速図形演算モジ
ュールＰE1〜ＰE8に割当てるべく、大容量メモリモジュ
ールＭ１〜Ｍ８からマスクデータ（設計データＤin）Ｄ
１〜Ｄ８が読み出される。また、大容量メモリモジュー
ルＭ１〜Ｍ８からシステムバス21Ａを介して各高速図形
演算モジュールＰE1〜ＰE8に設計データＤinが伝送され
ると、複数の高速図形演算モジュールＰE1〜ＰE8では並
列データ処理に移行される。
【００５７】ここで、各高速図形演算モジュールＰE1〜
ＰE8が制御コンピュータ２２により監視され、該制御コ
ンピュータ２２によりデータ分担調整制御が行われる。
例えば、第１の高速図形演算モジュールＰE1では、その
ＣＰＵ２３を介してフィールドメモリ２４に先に割り当
てられたマスクデータＤ１が一時記憶される。
ＰE8が制御コンピュータ２２により監視され、該制御コ
ンピュータ２２によりデータ分担調整制御が行われる。
例えば、第１の高速図形演算モジュールＰE1では、その
ＣＰＵ２３を介してフィールドメモリ２４に先に割り当
てられたマスクデータＤ１が一時記憶される。
【００５８】この際に、フィールドメモリ２４のメモリ
容量がオーバーした場合には、その記憶容量過剰フラグ
が立ち上がることから、その旨が制御コンピュータ２２
に認識され、高速図形演算モジュールＰE1〜ＰE8間のデ
ータ分担を調整すべく、当該プロセッサＰE1に割り当て
られたマスクデータＤ１の中の過剰分データＤａが他の
高速図形演算モジュールＰE2又はＰE3〜ＰE8のいずれか
に伝送される（データ分担調整制御）。
容量がオーバーした場合には、その記憶容量過剰フラグ
が立ち上がることから、その旨が制御コンピュータ２２
に認識され、高速図形演算モジュールＰE1〜ＰE8間のデ
ータ分担を調整すべく、当該プロセッサＰE1に割り当て
られたマスクデータＤ１の中の過剰分データＤａが他の
高速図形演算モジュールＰE2又はＰE3〜ＰE8のいずれか
に伝送される（データ分担調整制御）。
【００５９】このため、フィールドメモリ２４のメモリ
容量がオーバーしない場合には、割り当てられたマスク
データＤ１に基づいてＣＰＵ２３によりデータ処理制御
される。また、他の高速図形演算モジュールＰE2又はＰ
E3〜ＰE8では過剰分データＤａに基づいてＣＰＵ２３に
よりデータ処理制御される。例えば、隣接する高速図形
演算モジュールＰE2，ＰE3間におけるデータ伝送処理，
マスクデータＤ２のフォーマット変換処理や圧縮された
露光データＤout の復元処理等を行うことが可能とな
る。
容量がオーバーしない場合には、割り当てられたマスク
データＤ１に基づいてＣＰＵ２３によりデータ処理制御
される。また、他の高速図形演算モジュールＰE2又はＰ
E3〜ＰE8では過剰分データＤａに基づいてＣＰＵ２３に
よりデータ処理制御される。例えば、隣接する高速図形
演算モジュールＰE2，ＰE3間におけるデータ伝送処理，
マスクデータＤ２のフォーマット変換処理や圧縮された
露光データＤout の復元処理等を行うことが可能とな
る。
【００６０】これにより、設計データＤinのフィールド
数を必要以上に多くすることなく、その割当て方法を工
夫することにより、与えられたフィールドメモリ２４の
メモリ容量内でデータ並列処理の高速化を図ることが可
能となる。
数を必要以上に多くすることなく、その割当て方法を工
夫することにより、与えられたフィールドメモリ２４の
メモリ容量内でデータ並列処理の高速化を図ることが可
能となる。
【００６１】次に、本発明の実施例に係るデータ処理方
法について、当該装置の動作を補足しながら説明をす
る。図５は、本発明の実施例に係るマスクデータ並列処
理のフローチャートであり、図６はその監視処理の補足
説明図をそれぞれ示している。例えば、８個の高速図形
演算モジュールＰE1〜ＰE8によりマスクデータＤinを並
列処理する場合、図５において、ステップＰ３で高速図
形演算モジュールＰE1〜ＰE8のデータ処理能力の監視処
理をしながら、ステップＰ41〜Ｐ48で監視処理に基づい
て高速図形演算モジュールＰE1〜ＰE8間のデータ分担調
整処理をする。
法について、当該装置の動作を補足しながら説明をす
る。図５は、本発明の実施例に係るマスクデータ並列処
理のフローチャートであり、図６はその監視処理の補足
説明図をそれぞれ示している。例えば、８個の高速図形
演算モジュールＰE1〜ＰE8によりマスクデータＤinを並
列処理する場合、図５において、ステップＰ３で高速図
形演算モジュールＰE1〜ＰE8のデータ処理能力の監視処
理をしながら、ステップＰ41〜Ｐ48で監視処理に基づい
て高速図形演算モジュールＰE1〜ＰE8間のデータ分担調
整処理をする。
【００６２】すなわち、図５において、まず、ステップ
Ｐ１で設計データＤinを大容量メモリモジュールＭ１〜
Ｍ８に複写／編集する。この際に、ディスク装置２９に
格納された磁気テープＭＴからＬＳＩ装置の設計データ
Ｄinがコンソール装置３０を介して大容量メモリモジュ
ールＭ１〜Ｍ８に編集／格納制御される。例えば、ＬＳ
Ｉ装置のレチクルやマスクパターンに係る階層構造化さ
れた設計データＤinが大容量メモリモジュールＭ１には
第１の階層構造化された設計データＤinが格納され、順
次、大容量メモリモジュールＭ２〜Ｍ８には第２〜第８
の階層構造化された設計データＤinがそれぞれ格納され
る。
Ｐ１で設計データＤinを大容量メモリモジュールＭ１〜
Ｍ８に複写／編集する。この際に、ディスク装置２９に
格納された磁気テープＭＴからＬＳＩ装置の設計データ
Ｄinがコンソール装置３０を介して大容量メモリモジュ
ールＭ１〜Ｍ８に編集／格納制御される。例えば、ＬＳ
Ｉ装置のレチクルやマスクパターンに係る階層構造化さ
れた設計データＤinが大容量メモリモジュールＭ１には
第１の階層構造化された設計データＤinが格納され、順
次、大容量メモリモジュールＭ２〜Ｍ８には第２〜第８
の階層構造化された設計データＤinがそれぞれ格納され
る。
【００６３】次に、ステップＰ２でチップ全体を均一な
フィールドサイズに分割をする。なお、本発明の実施例
に係るマスクデータの並列処理におけるフィールドの分
割条件としては、例えば、全フィールドにおいて、パタ
ーン密度の高い領域のデータ容量とパターン密度の低い
領域のデータ容量との中間のデータ容量が各高速図形演
算モジュールＰE1〜ＰEnに設けられたフィールドメモリ
２４フィールドメモリＭfnのメモリ容量以下になるよう
に、チップ全体を均一なフィールドに分割する。次い
で、ステップＰ３で高速図形演算モジュールＰE1〜ＰE8
のデータ処理能力の監視処理をする。
フィールドサイズに分割をする。なお、本発明の実施例
に係るマスクデータの並列処理におけるフィールドの分
割条件としては、例えば、全フィールドにおいて、パタ
ーン密度の高い領域のデータ容量とパターン密度の低い
領域のデータ容量との中間のデータ容量が各高速図形演
算モジュールＰE1〜ＰEnに設けられたフィールドメモリ
２４フィールドメモリＭfnのメモリ容量以下になるよう
に、チップ全体を均一なフィールドに分割する。次い
で、ステップＰ３で高速図形演算モジュールＰE1〜ＰE8
のデータ処理能力の監視処理をする。
【００６４】これに並行して、ステップＰ41で第１の高
速図形演算モジュールＰE1においてマスクデータ処理を
する。例えば、図４（ｂ）の処理フローチャートにおい
て、まず、ステップＰ401 でマスクデータ（以下分担割
当データともいう）Ｄ１の入力処理をし、ステップＰ40
2 でそれをフィールドメモリ２４に書き込む。
速図形演算モジュールＰE1においてマスクデータ処理を
する。例えば、図４（ｂ）の処理フローチャートにおい
て、まず、ステップＰ401 でマスクデータ（以下分担割
当データともいう）Ｄ１の入力処理をし、ステップＰ40
2 でそれをフィールドメモリ２４に書き込む。
【００６５】次に、ステップＰ403 で当該フィールドメ
モリ２４のメモリ容量を越えたか否の判断をする。この
際に、メモリ容量を越えた場合（ＹES）には、ステップ
Ｐ404 ，Ｐ405 ，Ｐ408 にそれぞれ移行する。また、メ
モリ容量を越えない場合（ＮＯ）には、ステップＰ402
に戻って書込み処理を継続する。
モリ２４のメモリ容量を越えたか否の判断をする。この
際に、メモリ容量を越えた場合（ＹES）には、ステップ
Ｐ404 ，Ｐ405 ，Ｐ408 にそれぞれ移行する。また、メ
モリ容量を越えない場合（ＮＯ）には、ステップＰ402
に戻って書込み処理を継続する。
【００６６】従って、メモリ容量を越えた場合（ＹES）
には、まず、ステップＰ403 でメモリオーバーフラグを
発生する。また、ステップＰ405 でマスクデータ処理を
開始する。一方、ステップＰ408 でメモリオーバーフラ
グが立ったか否かの監視をする。この際に、ステップＰ
404 でメモリオーバーフラグが発生されることで、ＣＰ
Ｕ２３により認識され、それが制御コンピュータ２２に
通知される。
には、まず、ステップＰ403 でメモリオーバーフラグを
発生する。また、ステップＰ405 でマスクデータ処理を
開始する。一方、ステップＰ408 でメモリオーバーフラ
グが立ったか否かの監視をする。この際に、ステップＰ
404 でメモリオーバーフラグが発生されることで、ＣＰ
Ｕ２３により認識され、それが制御コンピュータ２２に
通知される。
【００６７】これにより、制御コンピュータ２２では、
そのオーバーフラグが認識され、先に分割したフィール
ドによりオーバーしたデータ量から更に、何分割すれば
良いかが判断され、その１フィールド分のデータが更に
分割される。
そのオーバーフラグが認識され、先に分割したフィール
ドによりオーバーしたデータ量から更に、何分割すれば
良いかが判断され、その１フィールド分のデータが更に
分割される。
【００６８】例えば、図６において、制御コンピュータ
２２はオーバーフローしたフィールドサイズを変更し
て、当該フィールドのみ再処理をしたり、オーバーフロ
ーしたフィールドのみを更に細かくフィールドを分割す
る。これにより、分割したフィールドのどれか１つがフ
ィールドメモリ２４のメモリ容量をオーバーした時は、
その当該フィールドを更に分割処理をし、その分割処理
を繰り返す。
２２はオーバーフローしたフィールドサイズを変更し
て、当該フィールドのみ再処理をしたり、オーバーフロ
ーしたフィールドのみを更に細かくフィールドを分割す
る。これにより、分割したフィールドのどれか１つがフ
ィールドメモリ２４のメモリ容量をオーバーした時は、
その当該フィールドを更に分割処理をし、その分割処理
を繰り返す。
【００６９】その後、ステップＰ409 で過剰分データＤ
ａの伝送先の指示を待機し、制御コンピュータ２２から
伝送先指示が有った場合（ＹES）には、その過剰分デー
タＤａの伝送をする。なお、ステップＰ405 でマスクデ
ータ処理において、それをステップＰ406 で圧縮するか
否かを判断する。この際に、圧縮する場合（ＹES）に
は、ステップＰ407 でデータ圧縮処理をし、その後、デ
ータ処理された露光データＤout をフィールドメモリ２
４に格納する（図６参照）。
ａの伝送先の指示を待機し、制御コンピュータ２２から
伝送先指示が有った場合（ＹES）には、その過剰分デー
タＤａの伝送をする。なお、ステップＰ405 でマスクデ
ータ処理において、それをステップＰ406 で圧縮するか
否かを判断する。この際に、圧縮する場合（ＹES）に
は、ステップＰ407 でデータ圧縮処理をし、その後、デ
ータ処理された露光データＤout をフィールドメモリ２
４に格納する（図６参照）。
【００７０】同様に、ステップＰ48で第８の高速図形演
算モジュールＰE8においてマスクデータ処理をする。そ
して、メインルーチン処理のステップＰ５で全マスクデ
ータＤ１，Ｄ２…のデータ処理終了の判断をする。この
際に、それらのデータ処理が終了しない場合（ＮＯ）に
は、ステップＰ２に戻ってチップ全体を均一なフィール
ドサイズに分割をする。また、それらのデータ処理が終
了した場合（ＹES）には、マスクデータ並列処理を終了
する。
算モジュールＰE8においてマスクデータ処理をする。そ
して、メインルーチン処理のステップＰ５で全マスクデ
ータＤ１，Ｄ２…のデータ処理終了の判断をする。この
際に、それらのデータ処理が終了しない場合（ＮＯ）に
は、ステップＰ２に戻ってチップ全体を均一なフィール
ドサイズに分割をする。また、それらのデータ処理が終
了した場合（ＹES）には、マスクデータ並列処理を終了
する。
【００７１】このようにして、本発明の実施例に係るマ
スクデータ並列処理方法によれば、図５の処理フローチ
ャートに示すように、ステップＰ３で高速図形演算モジ
ュールＰE1〜ＰE8のデータ処理能力の監視処理をしなが
ら、ステップＰ41〜Ｐ48で高速図形演算モジュールＰE1
〜ＰE8間のデータ分担調整処理をする。
スクデータ並列処理方法によれば、図５の処理フローチ
ャートに示すように、ステップＰ３で高速図形演算モジ
ュールＰE1〜ＰE8のデータ処理能力の監視処理をしなが
ら、ステップＰ41〜Ｐ48で高速図形演算モジュールＰE1
〜ＰE8間のデータ分担調整処理をする。
【００７２】例えば、ステップＰ41で第１の高速図形演
算モジュールＰE1に割当てられた分担割当データＤ１が
当該プロセッサＰE1のデータ処理能力の許容値を越える
場合，すなわち、第１の高速図形演算モジュールＰE1か
らメモリオーバーフラグが発生された場合には、その中
の過剰分データＤａが他の高速図形演算モジュールＰE2
又はＰE3〜ＰE8に伝送処理（データ分担調整処理）され
る。
算モジュールＰE1に割当てられた分担割当データＤ１が
当該プロセッサＰE1のデータ処理能力の許容値を越える
場合，すなわち、第１の高速図形演算モジュールＰE1か
らメモリオーバーフラグが発生された場合には、その中
の過剰分データＤａが他の高速図形演算モジュールＰE2
又はＰE3〜ＰE8に伝送処理（データ分担調整処理）され
る。
【００７３】このため、ＬＳＩ装置のパターン密度の高
いトランジスタ素子や配線パターンが複雑に入り込むパ
ターン領域や、それが低いパターン領域を一律に同じサ
イズのフィールドに分割した場合であっても、高速図形
演算モジュールＰE1〜ＰE8間のデータ分担を調整するデ
ータ分担調整制御を行うことで、フィールド数の増加や
フィールド再分割数の増加を極力抑制することが可能と
なる。
いトランジスタ素子や配線パターンが複雑に入り込むパ
ターン領域や、それが低いパターン領域を一律に同じサ
イズのフィールドに分割した場合であっても、高速図形
演算モジュールＰE1〜ＰE8間のデータ分担を調整するデ
ータ分担調整制御を行うことで、フィールド数の増加や
フィールド再分割数の増加を極力抑制することが可能と
なる。
【００７４】また、本発明の実施例によれば当該高速図
形演算モジュールＰE1に割当てられた設計データＤinが
フィールドメモリ２４のメモリ容量をオーバーするとき
に、データ分担調整処理が行われることから、各高速図
形演算モジュールＰE1〜ＰE8フィールドメモリ２４の小
容量化を図る場合でも、従来例のような倍率変更を行わ
なくても済む。
形演算モジュールＰE1に割当てられた設計データＤinが
フィールドメモリ２４のメモリ容量をオーバーするとき
に、データ分担調整処理が行われることから、各高速図
形演算モジュールＰE1〜ＰE8フィールドメモリ２４の小
容量化を図る場合でも、従来例のような倍率変更を行わ
なくても済む。
【００７５】例えば、階層毎にマスクデータを扱う階層
構造化したフィールドメモリ２４を有する記憶システム
において、並列データ処理が与えられたフィールドメモ
リ２４のメモリ容量内で行われる。
構造化したフィールドメモリ２４を有する記憶システム
において、並列データ処理が与えられたフィールドメモ
リ２４のメモリ容量内で行われる。
【００７６】このため、従来例のような各階層のいずれ
かの領域でのメモリ容量不足という事態が抑制され、デ
ータ処理の中断等を無くすことができる。このことか
ら、フィールドのサイズの変更が抑制され、その結果、
チップ全体のフィールドの分割再処理をしなくても済
む。
かの領域でのメモリ容量不足という事態が抑制され、デ
ータ処理の中断等を無くすことができる。このことか
ら、フィールドのサイズの変更が抑制され、その結果、
チップ全体のフィールドの分割再処理をしなくても済
む。
【００７７】これにより、図３に示すような８個の高速
図形演算モジュールＰE1〜ＰE8によりマスクデータＤ
１，Ｄ２…の高速並列データ処理を行うことが可能とな
る。また、設計データＤinの大容量化に伴いマスク領域
の単位面積当たりのマスクパターン数が増加をした場合
であっても大容量メモリモジュールＭ１〜Ｍ８やフィー
ルドメモリ２４のメモリ容量の増設を極力抑制すること
が可能となる。
図形演算モジュールＰE1〜ＰE8によりマスクデータＤ
１，Ｄ２…の高速並列データ処理を行うことが可能とな
る。また、設計データＤinの大容量化に伴いマスク領域
の単位面積当たりのマスクパターン数が増加をした場合
であっても大容量メモリモジュールＭ１〜Ｍ８やフィー
ルドメモリ２４のメモリ容量の増設を極力抑制すること
が可能となる。
【００７８】このことで、ＬＳＩ装置のパターン密度の
低い領域を必要以上にチップ全体をを細かなフィールド
サイズに分割することも無くなり、各高速図形演算モジ
ュールＰE1〜ＰE8に割り当てるフィールド数が特に多く
なることもない。
低い領域を必要以上にチップ全体をを細かなフィールド
サイズに分割することも無くなり、各高速図形演算モジ
ュールＰE1〜ＰE8に割り当てるフィールド数が特に多く
なることもない。
【００７９】また、従来例のように全体の倍率を増加す
ることが無いので、フィールド数が増加することがな
く、フィールドメモリ２４をアクセスする回数の低減化
を図ることが可能となり、このことで、無駄な処理時間
を費やすことも無くなる。
ることが無いので、フィールド数が増加することがな
く、フィールドメモリ２４をアクセスする回数の低減化
を図ることが可能となり、このことで、無駄な処理時間
を費やすことも無くなる。
【００８０】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、データ伝送手段に接続された複数のデ
ータ処理プロセッサ，主制御手段及び主記憶手段が具備
され、該主制御手段がデータ処理プロセッサ間のデータ
分担調整制御をする。
理装置によれば、データ伝送手段に接続された複数のデ
ータ処理プロセッサ，主制御手段及び主記憶手段が具備
され、該主制御手段がデータ処理プロセッサ間のデータ
分担調整制御をする。
【００８１】このため、副記憶手段のメモリ容量がオー
バーした場合には、その記憶容量過剰フラグが立ち上が
ることから、その旨が主制御手段に認識され、データ処
理プロセッサ間のデータ分担を調整すべく、当該プロセ
ッサに割り当てられた各種データの中の過剰分データが
他のデータ処理プロセッサに委譲すべく伝送することが
可能となる。なお、副記憶手段のメモリ容量がオーバー
しない場合には、割り当てられた各種データに基づいて
副制御手段によりデータ処理制御される。
バーした場合には、その記憶容量過剰フラグが立ち上が
ることから、その旨が主制御手段に認識され、データ処
理プロセッサ間のデータ分担を調整すべく、当該プロセ
ッサに割り当てられた各種データの中の過剰分データが
他のデータ処理プロセッサに委譲すべく伝送することが
可能となる。なお、副記憶手段のメモリ容量がオーバー
しない場合には、割り当てられた各種データに基づいて
副制御手段によりデータ処理制御される。
【００８２】さらに、本発明のデータ処理方法によれ
ば、データ処理プロセッサのデータ処理能力の監視処理
をしながら、該データ処理プロセッサ間のデータ分担調
整処理をする。
ば、データ処理プロセッサのデータ処理能力の監視処理
をしながら、該データ処理プロセッサ間のデータ分担調
整処理をする。
【００８３】このため、各種データに係わり高密度のパ
ターンデータを含む場合や、それが低密度のパターンデ
ータを含む場合について、それを一律に同じサイズの被
処理領域に分割した場合であっても、データ処理プロセ
ッサ間のデータ分担を調整するデータ分担調整制御を行
うことで、被処理領域数やその再分割数の増加を極力抑
制することが可能となる。
ターンデータを含む場合や、それが低密度のパターンデ
ータを含む場合について、それを一律に同じサイズの被
処理領域に分割した場合であっても、データ処理プロセ
ッサ間のデータ分担を調整するデータ分担調整制御を行
うことで、被処理領域数やその再分割数の増加を極力抑
制することが可能となる。
【００８４】また、本発明によれば当該データ処理プロ
セッサに割当てられた各種データが副記憶装置のメモリ
容量をオーバーするときに、データ分担調整処理が行わ
れる。
セッサに割当てられた各種データが副記憶装置のメモリ
容量をオーバーするときに、データ分担調整処理が行わ
れる。
【００８５】このため、各データ処理プロセッサの副記
憶装置の小容量化を図る場合でも、従来例のような倍率
変更を行わなくても済む。また、従来例のような各階層
のいずれかの領域でのメモリ容量不足という事態が極力
抑制され、これを原因とするデータ処理の中断等を無く
すことができる。
憶装置の小容量化を図る場合でも、従来例のような倍率
変更を行わなくても済む。また、従来例のような各階層
のいずれかの領域でのメモリ容量不足という事態が極力
抑制され、これを原因とするデータ処理の中断等を無く
すことができる。
【００８６】これにより、複数のデータ処理プロセッサ
により各種データの高速並列データ処理を行うことが可
能となる。また、当該データ処理装置の信頼性の向上に
寄与するところが大きい。
により各種データの高速並列データ処理を行うことが可
能となる。また、当該データ処理装置の信頼性の向上に
寄与するところが大きい。
【図１】本発明に係るデータ処理装置の原理図である。
【図２】本発明に係るデータ処理方法の原理図である。
【図３】本発明の実施例に係るマスクデータ処理装置の
構成図である。
構成図である。
【図４】本発明の実施例に係る高速図形演算モジュール
の説明図である。
の説明図である。
【図５】本発明の実施例に係るマスクデータ並列処理
（メインルーチン）のフローチャートである。
（メインルーチン）のフローチャートである。
【図６】本発明の実施例に係る処理フローチャートの補
足説明図である。
足説明図である。
【図７】従来例に係るマスクデータ処理方法の説明図で
ある。
ある。
【図８】従来例に係る問題点を説明するメモリ容量オー
バー時の対処図である。
バー時の対処図である。
ＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕…データ処理プロセ
ッサ、 １１…データ伝送手段、 １２…主制御手段、 １３…副制御手段、 １４…副記憶手段、 １５…主記憶手段、 Ｄｍ〔ｍ＝１，２，ｉ，ｊ〜ｍ〕…各種データ、 Ｄａ…過剰分データ、 Ｄｉ…分担割当てデータ。
ッサ、 １１…データ伝送手段、 １２…主制御手段、 １３…副制御手段、 １４…副記憶手段、 １５…主記憶手段、 Ｄｍ〔ｍ＝１，２，ｉ，ｊ〜ｍ〕…各種データ、 Ｄａ…過剰分データ、 Ｄｉ…分担割当てデータ。
Claims (6)
- 【請求項１】 各種データ（Ｄｍ〔ｍ＝１，２，ｉ，ｊ
〜ｍ〕）を並列処理する複数のデータ処理プロセッサ
（ＰEn，〔ｎ＝１，２，ｉ，ｊ〜ｎ〕）と、前記各種デ
ータ（Ｄｍ）を伝送するデータ伝送手段（１１）と、前
記データ処理プロセッサ（ＰEn）を監視する主制御手段
（１２）とを具備し、前記主制御手段（１２）がデータ
処理プロセッサ（ＰEn）間のデータ分担調整制御をする
ことを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、前記データ処理プロセッサ（ＰEn）が、少なくと
も、割り当てられた各種データ（Ｄｍ）に基づいてデー
タ処理制御をする副制御手段（１３）と、前記割り当て
られた各種データ（Ｄｍ）を一時記憶する副記憶手段
（１４）から成ることを特徴とするデータ処理装置。 - 【請求項３】 請求項１記載のデータ処理装置におい
て、前記各種データ（Ｄｍ）の階層構造化したデータを
格納する主記憶手段（１５）が設けられることを特徴と
するデータ処理装置。 - 【請求項４】 複数のデータ処理プロセッサ（ＰEn，
〔ｎ＝１，２，ｉ，ｊ〜ｎ〕）により各種データ（Ｄ
ｍ）を並列処理する方法であって、前記データ処理プロ
セッサ（ＰEn）のデータ処理能力の監視処理をしなが
ら、前記監視処理に基づいてデータ処理プロセッサ（Ｐ
En）間のデータ分担調整処理をすることを特徴とするデ
ータ処理方法。 - 【請求項５】 請求項４記載のデータ処理方法におい
て、前記データ分担調整処理は、任意のデータ処理プロ
セッサ（ＰEi）に割当てられた分担割当データ（Ｄｉ）
の中の過剰分データ（Ｄａ）を他のデータ処理プロセッ
サ（ＰEj）に伝送処理をすることを特徴とするデータ処
理方法。 - 【請求項６】 請求項５記載のデータ処理方法におい
て、前記伝送処理の際に、データ処理能力を越えたデー
タ処理プロセッサ（ＰEi）の記憶容量過剰フラグに基づ
いて他のデータ処理プロセッサ（ＰEj）に過剰分データ
（Ｄａ）を伝送することを特徴とするデータ処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4324374A JP2878538B2 (ja) | 1992-12-03 | 1992-12-03 | データ処理装置及びデータ処理方法 |
| US08/540,029 US5634107A (en) | 1992-12-03 | 1995-10-06 | Data processor and method of processing data in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4324374A JP2878538B2 (ja) | 1992-12-03 | 1992-12-03 | データ処理装置及びデータ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175985A true JPH06175985A (ja) | 1994-06-24 |
| JP2878538B2 JP2878538B2 (ja) | 1999-04-05 |
Family
ID=18165083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4324374A Expired - Fee Related JP2878538B2 (ja) | 1992-12-03 | 1992-12-03 | データ処理装置及びデータ処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5634107A (ja) |
| JP (1) | JP2878538B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7506136B2 (en) * | 1999-04-09 | 2009-03-17 | Clearspeed Technology Plc | Parallel data processing apparatus |
| US20080016318A1 (en) * | 1999-04-09 | 2008-01-17 | Dave Stuttard | Parallel data processing apparatus |
| US7802079B2 (en) * | 1999-04-09 | 2010-09-21 | Clearspeed Technology Limited | Parallel data processing apparatus |
| US8174530B2 (en) * | 1999-04-09 | 2012-05-08 | Rambus Inc. | Parallel date processing apparatus |
| US7966475B2 (en) | 1999-04-09 | 2011-06-21 | Rambus Inc. | Parallel data processing apparatus |
| AU3829500A (en) * | 1999-04-09 | 2000-11-14 | Clearspeed Technology Limited | Parallel data processing apparatus |
| US7627736B2 (en) * | 1999-04-09 | 2009-12-01 | Clearspeed Technology Plc | Thread manager to control an array of processing elements |
| GB2391093B (en) * | 1999-04-09 | 2004-04-07 | Clearspeed Technology Ltd | Parallel data processing systems |
| US20070242074A1 (en) * | 1999-04-09 | 2007-10-18 | Dave Stuttard | Parallel data processing apparatus |
| US20080162874A1 (en) * | 1999-04-09 | 2008-07-03 | Dave Stuttard | Parallel data processing apparatus |
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| US8762691B2 (en) * | 1999-04-09 | 2014-06-24 | Rambus Inc. | Memory access consolidation for SIMD processing elements using transaction identifiers |
| US20070294510A1 (en) * | 1999-04-09 | 2007-12-20 | Dave Stuttard | Parallel data processing apparatus |
| US20080007562A1 (en) * | 1999-04-09 | 2008-01-10 | Dave Stuttard | Parallel data processing apparatus |
| US8169440B2 (en) * | 1999-04-09 | 2012-05-01 | Rambus Inc. | Parallel data processing apparatus |
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1992
- 1992-12-03 JP JP4324374A patent/JP2878538B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-06 US US08/540,029 patent/US5634107A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| US5634107A (en) | 1997-05-27 |
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