JPH03177961A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
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- JPH03177961A JPH03177961A JP1318370A JP31837089A JPH03177961A JP H03177961 A JPH03177961 A JP H03177961A JP 1318370 A JP1318370 A JP 1318370A JP 31837089 A JP31837089 A JP 31837089A JP H03177961 A JPH03177961 A JP H03177961A
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- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、並列構成の複数のディジタル信号処理プロ
セッサにより、フレームごとの画像データをブロック単
位で処理するマルチプロセッサ制御装置に関するもので
ある。
セッサにより、フレームごとの画像データをブロック単
位で処理するマルチプロセッサ制御装置に関するもので
ある。
第５図は例えばアイイーイーイー グロブコム８７
Ｐ２Ｓ５ ｒア リアルタイム ビデオシグナル プロ
セッサ スータブル フォア モーション ピクチャ
コーディング アプリケーションズＪ （ＩＥＥＥ
ＧＬＯＢＣＯＭ ’ ８７Ｐ４５３ ｒＡ
Ｒｅａｌｔｉｍｅ Ｖｉｄｅｏ Ｓｉｇｎａｌ
Ｐｒｏｃｃｅｓｓｏｒ ５ｕｉｔａｂｌｅ ｆｏｒ
Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｃｏｄｉｎｇ
ＡｐｒｉｃａｔｉｏｎｓＪ）に示された従来のマル
チプロセッサ制御装置を示すブロック接続図であり、図
において、１は入力信号、３は出力信号、５は並列接続
された複数のディジタル信号処理プロセッサ（以下、プ
ロセッサという）、２０１は各プロセッサ５に対する入
力バス２および出力バス４上の入出力信号１゜３の入出
力を制御する入出力データバススイッチ、１３は各プロ
セッサ５に分配されるフィードバックデータ、２０２は
各プロセッサ５へのフィードバックデータ１３を制御す
るフィードバックバススイッチ、１２は各プロセッサ５
が出力するフィードバックデータ１３を記憶するフィー
ドバックフレームメモリである。
Ｐ２Ｓ５ ｒア リアルタイム ビデオシグナル プロ
セッサ スータブル フォア モーション ピクチャ
コーディング アプリケーションズＪ （ＩＥＥＥ
ＧＬＯＢＣＯＭ ’ ８７Ｐ４５３ ｒＡ
Ｒｅａｌｔｉｍｅ Ｖｉｄｅｏ Ｓｉｇｎａｌ
Ｐｒｏｃｃｅｓｓｏｒ ５ｕｉｔａｂｌｅ ｆｏｒ
Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｃｏｄｉｎｇ
ＡｐｒｉｃａｔｉｏｎｓＪ）に示された従来のマル
チプロセッサ制御装置を示すブロック接続図であり、図
において、１は入力信号、３は出力信号、５は並列接続
された複数のディジタル信号処理プロセッサ（以下、プ
ロセッサという）、２０１は各プロセッサ５に対する入
力バス２および出力バス４上の入出力信号１゜３の入出
力を制御する入出力データバススイッチ、１３は各プロ
セッサ５に分配されるフィードバックデータ、２０２は
各プロセッサ５へのフィードバックデータ１３を制御す
るフィードバックバススイッチ、１２は各プロセッサ５
が出力するフィードバックデータ１３を記憶するフィー
ドバックフレームメモリである。
次に動作について説明する。このマルチプロセッサ制御
装置では、動画像信号処理を対象とし、１フレームの画
像をいくつかの小画面に分割して各プロセッサ５に割り
当てる領域分割型の並列処理を行う。すなわち、ラスク
走査状に転送されてくる入力信号１は入出力データバス
イッチ２０１により分配され、各プロセッサ５は１フレ
一ム分の時間を費やして担当領域のデータを取り込む。
装置では、動画像信号処理を対象とし、１フレームの画
像をいくつかの小画面に分割して各プロセッサ５に割り
当てる領域分割型の並列処理を行う。すなわち、ラスク
走査状に転送されてくる入力信号１は入出力データバス
イッチ２０１により分配され、各プロセッサ５は１フレ
一ム分の時間を費やして担当領域のデータを取り込む。
同時に、前のフレームの処理結果を必要とする場合、各
プロセッサ５はフィードバックバスを介して所要領域の
フィードバックデータ１３をフィードバックフレームメ
モリ１２から取り込む６次に。
プロセッサ５はフィードバックバスを介して所要領域の
フィードバックデータ１３をフィードバックフレームメ
モリ１２から取り込む６次に。
各プロセッサ５内で処理された処理済データは互いに他
のプロセッサ５の処理済データとタイミングの同期がと
られ、これらの個別に処理されたデータが１フレームに
組み立てられる。このため、各プロセッサ５の処理開始
タイミングは完全に同期する必要がある。１フレームに
再構成されたデータは１次の処理に応じて、出力バス４
あるいはフィードバックフレームメモリ１２に出力され
る。
のプロセッサ５の処理済データとタイミングの同期がと
られ、これらの個別に処理されたデータが１フレームに
組み立てられる。このため、各プロセッサ５の処理開始
タイミングは完全に同期する必要がある。１フレームに
再構成されたデータは１次の処理に応じて、出力バス４
あるいはフィードバックフレームメモリ１２に出力され
る。
入出力データバススイッチ２０１はフレーム同期したデ
ータ入出力タイミングおよび処理開始タイミングを各部
に供給する。同様に、フィードバックバススイッチ２０
２はフレーム同期したフィードバックデータ１３の入出
力タイミングを各部に供給する。
ータ入出力タイミングおよび処理開始タイミングを各部
に供給する。同様に、フィードバックバススイッチ２０
２はフレーム同期したフィードバックデータ１３の入出
力タイミングを各部に供給する。
このマルチプロセッサ制御装置では、第６図に示すよう
な典型的な動画像符号化で用いられるフィルタを実現す
る場合に、入力データ中の担当領域に相当する部分とそ
の周辺データを取り込み、フィルタ処理する。第６図に
おいて、注目画素ＸＬｊにフィルタ処理したｘｌＪは ＸＩＪ＝ （Ｘｔ−ｘ、ｐ−ｘ＋２ Ｘｔ、ｊ−ｔ ＋
ＸＩ＋１．ｒ−□＋ ２ Ｘｔ−ｒ、ｉ＋４ Ｘｌ、
Ｊ＋ ２ Ｘｔ＋ｔ、ｐ＋Ｘ１−１．３＋１＋２ Ｘｌ
、Ｊ＋１＋ＸＩ＋□、ａ＋ｔ） ／ １６で求められる
。
な典型的な動画像符号化で用いられるフィルタを実現す
る場合に、入力データ中の担当領域に相当する部分とそ
の周辺データを取り込み、フィルタ処理する。第６図に
おいて、注目画素ＸＬｊにフィルタ処理したｘｌＪは ＸＩＪ＝ （Ｘｔ−ｘ、ｐ−ｘ＋２ Ｘｔ、ｊ−ｔ ＋
ＸＩ＋１．ｒ−□＋ ２ Ｘｔ−ｒ、ｉ＋４ Ｘｌ、
Ｊ＋ ２ Ｘｔ＋ｔ、ｐ＋Ｘ１−１．３＋１＋２ Ｘｌ
、Ｊ＋１＋ＸＩ＋□、ａ＋ｔ） ／ １６で求められる
。
この処理において、処理単位ブロックの外周一画素の計
算については周辺処理ブロックの画素を必要とする。ま
た、１フレームをＭ個に分割して処理するときの１フレ
ーム当りの処理時間Ｔは例えば第７図（ａ）のように３
分割した領域Ａ、、Ｂ。
算については周辺処理ブロックの画素を必要とする。ま
た、１フレームをＭ個に分割して処理するときの１フレ
ーム当りの処理時間Ｔは例えば第７図（ａ）のように３
分割した領域Ａ、、Ｂ。
Ｃについては、第７図（ｂ）のような処理時間Ｔとなる
。すなわち、この処理時間Ｔは Ｔｆ Ｔ：ＭＡＸ （Ｔｆ ｎ、ｎ＝ｏ、Ｍ） ≧Ｔｆ
：１つのプロセッサ５で１フレームの処理を行ったと
きの、１フレームあたり の処理時間 Ｔｆｎ：ｎ個のプロセッサで１フレームの処理を行った
ときの小画面あたりの処理時 間 で与えられる。これより１分割数を増やすことで、比較
的低速のプロセッサを用いても、高速の画像処理が可能
となる。そして、このようなフレーム間動画像符号化で
は、例えば前の処理の結果から、ブロック単位にフィル
タのオン／オフを適応制御するのが一般的で、このため
処理時間に偏差が生じる処理となる。
。すなわち、この処理時間Ｔは Ｔｆ Ｔ：ＭＡＸ （Ｔｆ ｎ、ｎ＝ｏ、Ｍ） ≧Ｔｆ
：１つのプロセッサ５で１フレームの処理を行ったと
きの、１フレームあたり の処理時間 Ｔｆｎ：ｎ個のプロセッサで１フレームの処理を行った
ときの小画面あたりの処理時 間 で与えられる。これより１分割数を増やすことで、比較
的低速のプロセッサを用いても、高速の画像処理が可能
となる。そして、このようなフレーム間動画像符号化で
は、例えば前の処理の結果から、ブロック単位にフィル
タのオン／オフを適応制御するのが一般的で、このため
処理時間に偏差が生じる処理となる。
従来のマルチプロセッサ制御装置は以上のように構成さ
れているので、このような処理時間に偏差が生じる処理
では、各プロセッサ５へ固定的な負荷配分を行うため、
処理時間の割り当てを最悪値に設定する必要があり、処
理能力に余裕があるにもかかわらずプロセッサ５の並列
数が増大するなどのａ題があった。
れているので、このような処理時間に偏差が生じる処理
では、各プロセッサ５へ固定的な負荷配分を行うため、
処理時間の割り当てを最悪値に設定する必要があり、処
理能力に余裕があるにもかかわらずプロセッサ５の並列
数が増大するなどのａ題があった。
この発明は上記のような課題を解消するためになきれた
もので、より少ないプロセッサの並列数で効率の良い動
画像信号の処理ができるマルチプロセッサ制御装置を得
ることを目的とする。
もので、より少ないプロセッサの並列数で効率の良い動
画像信号の処理ができるマルチプロセッサ制御装置を得
ることを目的とする。
この発明に係るマルチプロセッサ制御装置は、複数の並
列接続されたプロセッサにより、入力バスから入力され
たフレーム単位の画像を小画面の複数ブロックに分けて
並列処理して、外部バスヘ出力できるようにし、これら
の各プロセッサの処理状態や外部バスの使用状態を状態
レジスタに格納し、この状態レジスタの状態出力にもと
づいて、データフロー制御部により上記プロセッサの負
荷配分を上記ブロック単位で動的に割り付け、かつこれ
らのプロセッサが上記入力バス、出力バスに非同期にア
クセスするような構成としたものである。
列接続されたプロセッサにより、入力バスから入力され
たフレーム単位の画像を小画面の複数ブロックに分けて
並列処理して、外部バスヘ出力できるようにし、これら
の各プロセッサの処理状態や外部バスの使用状態を状態
レジスタに格納し、この状態レジスタの状態出力にもと
づいて、データフロー制御部により上記プロセッサの負
荷配分を上記ブロック単位で動的に割り付け、かつこれ
らのプロセッサが上記入力バス、出力バスに非同期にア
クセスするような構成としたものである。
この発明におけるマルチプロセッサ制御装置は、上位の
データフロー制御部によって各プロセッサの負荷配分を
処理ブロック単位に動的に割り付け。
データフロー制御部によって各プロセッサの負荷配分を
処理ブロック単位に動的に割り付け。
各プロセッサが入力バスを非同期にアクセスできるよう
にし、また、状態レジスタに各プロセッサの処理状態を
記憶させ、各プロセッサ間のバス調停を図りながら、最
小構成で効率の良い画像をブロック単位で並列処理する
ように動作する。
にし、また、状態レジスタに各プロセッサの処理状態を
記憶させ、各プロセッサ間のバス調停を図りながら、最
小構成で効率の良い画像をブロック単位で並列処理する
ように動作する。
以下、この発明の一実施例を図について説明する。第１
図において、１は入力信号、２は入力バス、３は出力信
号、４は出力バス、５は並列接続された複数のプロセッ
サ、６は各プロセッサ５に接続されて個別に使用できる
読み書き可能なローカルメモリ、７は各プロセッサ５の
入出力タイミングおよびフィードバックデータの入出力
タイミングを制御するデータフロー制御部、８はデータ
フロー制御部７より各プロセッサ５に対して、入出力デ
ータおよびフィードバックデータの人出カ許可を通知す
る入出力制御信号、９は各プロセッサ５からデータフロ
ー制御部７ヘプロセツサ５の状態を通知する状態信号、
１０は各プロセッサ５の状態の一覧を記憶した状態レジ
スタ、１１はフィードバックバス、１２はフィードバッ
クフレームメモリである。
図において、１は入力信号、２は入力バス、３は出力信
号、４は出力バス、５は並列接続された複数のプロセッ
サ、６は各プロセッサ５に接続されて個別に使用できる
読み書き可能なローカルメモリ、７は各プロセッサ５の
入出力タイミングおよびフィードバックデータの入出力
タイミングを制御するデータフロー制御部、８はデータ
フロー制御部７より各プロセッサ５に対して、入出力デ
ータおよびフィードバックデータの人出カ許可を通知す
る入出力制御信号、９は各プロセッサ５からデータフロ
ー制御部７ヘプロセツサ５の状態を通知する状態信号、
１０は各プロセッサ５の状態の一覧を記憶した状態レジ
スタ、１１はフィードバックバス、１２はフィードバッ
クフレームメモリである。
第２図は上記ブロック接続図の詳細を示す要部のブロッ
ク接続図であり、１０１はフィルタ未処理データ、１２
はフィルタ未処理データ１０１を１フレ一ム分記憶した
フィードバックフレームメモリ、５はフィルタ処理をブ
ロック単位で行うプロセッサ、１０２はフィルタ処理を
行う有意画素を含む有効ブロックとその周辺画素データ
、１０３はフィルタ処理済データの中で周辺の処理ブロ
ックのフィルタ処理に影響しないインサイド部の画素デ
ータ、１０４はフィルタ処理済データの中で周辺の処理
ブロックのフィルタ処理に影響するエツジ部およびコー
ナ部の画素データ、６は上記のようなローカルメモリで
、これがエツジ部およびコーナ部の画素データを１フレ
一ム分時間遅延する。１０５はフィルタ処理後にローカ
ルメモリ６からフィードバックフレームメモリ１２に転
送される１フレ一ム分のデータである。
ク接続図であり、１０１はフィルタ未処理データ、１２
はフィルタ未処理データ１０１を１フレ一ム分記憶した
フィードバックフレームメモリ、５はフィルタ処理をブ
ロック単位で行うプロセッサ、１０２はフィルタ処理を
行う有意画素を含む有効ブロックとその周辺画素データ
、１０３はフィルタ処理済データの中で周辺の処理ブロ
ックのフィルタ処理に影響しないインサイド部の画素デ
ータ、１０４はフィルタ処理済データの中で周辺の処理
ブロックのフィルタ処理に影響するエツジ部およびコー
ナ部の画素データ、６は上記のようなローカルメモリで
、これがエツジ部およびコーナ部の画素データを１フレ
一ム分時間遅延する。１０５はフィルタ処理後にローカ
ルメモリ６からフィードバックフレームメモリ１２に転
送される１フレ一ム分のデータである。
第３図はフレーム分割した処理ブロックを示し、１０６
は処理ブロックのインサイド部、１σ７は処理ブロック
のエツジ部、１０８は処理ブロックのコーナ部である。
は処理ブロックのインサイド部、１σ７は処理ブロック
のエツジ部、１０８は処理ブロックのコーナ部である。
また、第４図は３つのプロセッサに対して動画像のフレ
ームを分割する原理を説明する説明図である。
ームを分割する原理を説明する説明図である。
次に動作について説明する。この発明では、動画像信号
処理を対象とし、１フレームを構成する複数個の処理ブ
ロックを順に空状態のプロセッサ５に割り当てる動的分
割式の並列処理を行う。すなわち、第１図において、デ
ータフロー制御部７は各プロセッサ５の処理状態を記憶
した状態レジスタ１０を読み出して、入力待ち状態にあ
るプロセッサ５の１つに対して、入出力制御信号８を出
力して起動をかける。入出力制御信号８を受けたプロセ
ッサ５は、データフロー制御部７により通知された担当
の処理ブロックの画像データを、入力バス２を介して取
り込む。さらに、前フレームのデータをフィードバック
バス１１を介してフィードバックフレームメモリ１２よ
り取り込み、予め決められた処理を行うにの処理を完了
したプロセッサ５は出力待ちの状態信号９を状態レジス
タ１０に出力して待ち状態に入る。その後に、データフ
ロー制御部７が状態レジスタを読み出した時、出力バス
４が空状態ならば、該当プロセッサ５に出力を許可する
制御信号を出力する。制御信号を受けたプロセッサ５は
出力バス４を介して処理済データを出力する。
処理を対象とし、１フレームを構成する複数個の処理ブ
ロックを順に空状態のプロセッサ５に割り当てる動的分
割式の並列処理を行う。すなわち、第１図において、デ
ータフロー制御部７は各プロセッサ５の処理状態を記憶
した状態レジスタ１０を読み出して、入力待ち状態にあ
るプロセッサ５の１つに対して、入出力制御信号８を出
力して起動をかける。入出力制御信号８を受けたプロセ
ッサ５は、データフロー制御部７により通知された担当
の処理ブロックの画像データを、入力バス２を介して取
り込む。さらに、前フレームのデータをフィードバック
バス１１を介してフィードバックフレームメモリ１２よ
り取り込み、予め決められた処理を行うにの処理を完了
したプロセッサ５は出力待ちの状態信号９を状態レジス
タ１０に出力して待ち状態に入る。その後に、データフ
ロー制御部７が状態レジスタを読み出した時、出力バス
４が空状態ならば、該当プロセッサ５に出力を許可する
制御信号を出力する。制御信号を受けたプロセッサ５は
出力バス４を介して処理済データを出力する。
次にこの動作の詳細を、第２図乃至第４図を参照して説
明する。ここでは、プロセッサ５が３つのプロセッサ５
Ａ、５Ｂ、５Ｇからなり、かつ動画像フレームを動的に
分割する場合について述べる。まず、各プロセッサ５Ａ
、５Ｂ、５Ｃ間には予め優先順位が決められており、優
先順位の高い順、例えばプロセッサ５Ａが一番高く、プ
ロセッサ５Ｃが一番低い順位に、ブロック単位で入力ブ
ロックを読み出し、各プロセッサ５Ａ〜５Ｃについて予
め設定されたプログラムにもとづいて画像符号化処理を
行う。このとき、フレームの先頭に位置する３つのブロ
ックは、第４図（ａ）、（ｂ）に示すようにプロセッサ
５Ａに対してブロックａ□がプロセッサ５Ｂに対してブ
ロックｂ工が、プロセッサ５Ｃに対してブロック単位が
それぞれ割り当てられる。これら３つのプロセッサ５Ａ
〜５Ｃのうち最初にブロックＣ１の処理を完了したプロ
セッサ５Ｃに対して、データフロー制御部７は次のブロ
ックＣ２を割り当てる。以降、上フレームの処理が完了
するまで、処理が完了して空状態となったプロセッサに
対して、次ブロックを担当させていく。すなわち、ブロ
ックｃ２→ブロックａ２→ブロックｂ２→ブロックｂ３
→・・・のようになる。
明する。ここでは、プロセッサ５が３つのプロセッサ５
Ａ、５Ｂ、５Ｇからなり、かつ動画像フレームを動的に
分割する場合について述べる。まず、各プロセッサ５Ａ
、５Ｂ、５Ｃ間には予め優先順位が決められており、優
先順位の高い順、例えばプロセッサ５Ａが一番高く、プ
ロセッサ５Ｃが一番低い順位に、ブロック単位で入力ブ
ロックを読み出し、各プロセッサ５Ａ〜５Ｃについて予
め設定されたプログラムにもとづいて画像符号化処理を
行う。このとき、フレームの先頭に位置する３つのブロ
ックは、第４図（ａ）、（ｂ）に示すようにプロセッサ
５Ａに対してブロックａ□がプロセッサ５Ｂに対してブ
ロックｂ工が、プロセッサ５Ｃに対してブロック単位が
それぞれ割り当てられる。これら３つのプロセッサ５Ａ
〜５Ｃのうち最初にブロックＣ１の処理を完了したプロ
セッサ５Ｃに対して、データフロー制御部７は次のブロ
ックＣ２を割り当てる。以降、上フレームの処理が完了
するまで、処理が完了して空状態となったプロセッサに
対して、次ブロックを担当させていく。すなわち、ブロ
ックｃ２→ブロックａ２→ブロックｂ２→ブロックｂ３
→・・・のようになる。
また、フィードバックフレームメモリ１２に記憶された
フィルタ未処理の１フレームのデータは、フィルタ処理
を行う有意画素を含む有効ブロックと有意画素を含まな
い無効ブロックから構成されている。そして、第１図に
おいて、データフロー制御部７からその有効ブロックの
うちの１つを割り当てられたプロセッサ５は、フィード
バックフレームメモリ１２から有効ブロックとその周辺
画素を入力してフィルタ処理を行う。プロセッサ５は処
理後に周辺ブロックのフィルタ処理に使用しないインサ
イド部１０６の画素をフィードバックフレームメモリ１
２上の入力データに上書きし、他のブロックで使用する
エツジ部１０７とコーナ部１０８の画素データ１０４は
一度ローカルメモリ６に退避させて１フレ一ム分遅延さ
せ、１フレ一ム分の処理が終了した後、フィードバック
フレームメモリ１２に１フレ一ム分のデータ１０５を転
送する。その結果、無効データはフィードバックフレー
ムメモリ１２にそのまま残り、有効ブロックデータのみ
書き換えられる。
フィルタ未処理の１フレームのデータは、フィルタ処理
を行う有意画素を含む有効ブロックと有意画素を含まな
い無効ブロックから構成されている。そして、第１図に
おいて、データフロー制御部７からその有効ブロックの
うちの１つを割り当てられたプロセッサ５は、フィード
バックフレームメモリ１２から有効ブロックとその周辺
画素を入力してフィルタ処理を行う。プロセッサ５は処
理後に周辺ブロックのフィルタ処理に使用しないインサ
イド部１０６の画素をフィードバックフレームメモリ１
２上の入力データに上書きし、他のブロックで使用する
エツジ部１０７とコーナ部１０８の画素データ１０４は
一度ローカルメモリ６に退避させて１フレ一ム分遅延さ
せ、１フレ一ム分の処理が終了した後、フィードバック
フレームメモリ１２に１フレ一ム分のデータ１０５を転
送する。その結果、無効データはフィードバックフレー
ムメモリ１２にそのまま残り、有効ブロックデータのみ
書き換えられる。
上記の制御方式においては、１フレームをＭ個のプロセ
ッサ５で処理したときの１フレーム当たりの処理時間Ｔ
は、 Ｔｆ：１つのプロセッサ５で１フレームの処理を行った
ときの、１フレームあたりの処理時間 α ：有効ブロック率（百分率） で与えられる。
ッサ５で処理したときの１フレーム当たりの処理時間Ｔ
は、 Ｔｆ：１つのプロセッサ５で１フレームの処理を行った
ときの、１フレームあたりの処理時間 α ：有効ブロック率（百分率） で与えられる。
以上のように、この発明によれば複数の並列接続された
プロセッサにより、入力バスから入力されたフレーム単
位の画像を小画面の複数ブロックに分けて並列処理して
、外部バスへ出力できるようにし、これらの各プロセッ
サの処理状態や外部バスの使用状態を状態レジスタに格
納し、この状態レジスタの状態出力にもとづいて、デー
タフロー制御部により上記プロセッサの負荷配分を上記
ブロック単位で動的に割り付け、かつこれらのプロセッ
サが上記入力バス、出力バスに非同期にアクセスするよ
うに構成したので、比較的低速のプロセッサを少数設け
るだけで、効率良く動画像の符号化、処理および退出を
制御することが可能になり、システムの小型化、ローコ
スト化に寄与できるものが得られる効果がある。
プロセッサにより、入力バスから入力されたフレーム単
位の画像を小画面の複数ブロックに分けて並列処理して
、外部バスへ出力できるようにし、これらの各プロセッ
サの処理状態や外部バスの使用状態を状態レジスタに格
納し、この状態レジスタの状態出力にもとづいて、デー
タフロー制御部により上記プロセッサの負荷配分を上記
ブロック単位で動的に割り付け、かつこれらのプロセッ
サが上記入力バス、出力バスに非同期にアクセスするよ
うに構成したので、比較的低速のプロセッサを少数設け
るだけで、効率良く動画像の符号化、処理および退出を
制御することが可能になり、システムの小型化、ローコ
スト化に寄与できるものが得られる効果がある。
第１図はこの発明の一実施例によるマルチプロセッサ制
御装置を示すブロック接続図、第２図は第１図の要部を
詳細に示すブロック接続図、第３図はこの発明において
フレーム分割した処理ブロックを示す説明図、第４図は
この発明においてプロセッサの負荷配分方法を示す説明
図、第５図は従来のマルチプロセッサ制御装置を示すブ
ロック接続図、第６図は典型的な動画像符号化で用いら
れるフィルタ処理の原理を示す説明図、第７図はフレー
ム画像の分割領域および処理時間を示す説明図である。 ２は入力バス、４は出力バス、５はディジタル信号処理
プロセッサ（プロセッサ）、１０は状態レジスタ。 なお１図中、同一符号は同一、または相当部分を示す。 （外２ろ） 第 図 （０） ｂｌ 第 ６ 図 第７図 ａｌ
御装置を示すブロック接続図、第２図は第１図の要部を
詳細に示すブロック接続図、第３図はこの発明において
フレーム分割した処理ブロックを示す説明図、第４図は
この発明においてプロセッサの負荷配分方法を示す説明
図、第５図は従来のマルチプロセッサ制御装置を示すブ
ロック接続図、第６図は典型的な動画像符号化で用いら
れるフィルタ処理の原理を示す説明図、第７図はフレー
ム画像の分割領域および処理時間を示す説明図である。 ２は入力バス、４は出力バス、５はディジタル信号処理
プロセッサ（プロセッサ）、１０は状態レジスタ。 なお１図中、同一符号は同一、または相当部分を示す。 （外２ろ） 第 図 （０） ｂｌ 第 ６ 図 第７図 ａｌ
Claims (1)
- 入力バスから入力されたフレーム単位の画像を小画面の
複数ブロックに分けて並列処理して外部バスへ出力する
複数の並列接続されたディジタル信号処理プロセッサと
、これらのディジタル信号処理プロセッサの処理状態お
よび上記外部バスの使用状態を記憶する状態レジスタと
、この状態レジスタの状態出力にもとづき、上記ディジ
タル信号処理プロセッサの負荷配分を上記ブロック単位
で動的に割り付け、かつこれらのディジタル信号処理プ
ロセッサが上記入力バスおよび出力バスに非同期にアク
セスできるようにするデータフロー制御部とを備えたマ
ルチプロセッサ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318370A JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318370A JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177961A true JPH03177961A (ja) | 1991-08-01 |
Family
ID=18098392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318370A Pending JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03177961A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652297A (ja) * | 1992-07-29 | 1994-02-25 | Dainippon Screen Mfg Co Ltd | 画像処理装置 |
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| US7254283B1 (en) | 1998-11-13 | 2007-08-07 | Minolta Co., Ltd. | Image processor processing image data in parallel with a plurality of processors |
-
1989
- 1989-12-07 JP JP1318370A patent/JPH03177961A/ja active Pending
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