JP2940967B2 - 半導体のマスクデータ変換処理装置 - Google Patents
半導体のマスクデータ変換処理装置Info
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Description
【発明の詳細な説明】 〔概要〕 半導体のマスクデータ変換処理装置に関し、 マスクデータ変換処理の効率を高めて処理時間を短縮
でき、かつ経済的な半導体のマスクデータ変換処理装置
に提供することを目的とし、 LSIのパターンデータに対応するCAD装置のフォーマッ
トをCPUを用いて実デバイスのマスクデータに変換する
半導体のマスクデータ変換処理装置において、前記CPU
を、マスクデータ変換処理の制御を行う制御CPUと、マ
スクデータ変換処理に必要な図形処理を含む演算処理を
行う演算CPUとに区分して階層化し、前記LSIのパターン
データを格納するメモリは、大容量メモリと該大容量メ
モリより容量の小さいデータメモリと該データメモリよ
り容量の小さいキャッシュメモリとに階層化し、該大容
量メモリは、実デバイスのマスクデータのうちのマスク
層１層分の作成に必要なデータを格納可能とし、該キャ
ッシュメモリは、少なくとも実デバイスのマスクデータ
のうちのフィールド領域分のデータを格納可能とし、前
記演算CPUは、前記階層化されたデータメモリ及びキャ
ッシュメモリを含んで図形処理プロセッサを構成し、複
数の該図形処理プロセッサは、前記制御CPUにより並列
制御が可能であるように構成する。
でき、かつ経済的な半導体のマスクデータ変換処理装置
に提供することを目的とし、 LSIのパターンデータに対応するCAD装置のフォーマッ
トをCPUを用いて実デバイスのマスクデータに変換する
半導体のマスクデータ変換処理装置において、前記CPU
を、マスクデータ変換処理の制御を行う制御CPUと、マ
スクデータ変換処理に必要な図形処理を含む演算処理を
行う演算CPUとに区分して階層化し、前記LSIのパターン
データを格納するメモリは、大容量メモリと該大容量メ
モリより容量の小さいデータメモリと該データメモリよ
り容量の小さいキャッシュメモリとに階層化し、該大容
量メモリは、実デバイスのマスクデータのうちのマスク
層１層分の作成に必要なデータを格納可能とし、該キャ
ッシュメモリは、少なくとも実デバイスのマスクデータ
のうちのフィールド領域分のデータを格納可能とし、前
記演算CPUは、前記階層化されたデータメモリ及びキャ
ッシュメモリを含んで図形処理プロセッサを構成し、複
数の該図形処理プロセッサは、前記制御CPUにより並列
制御が可能であるように構成する。
本発明は、半導体のマスクデータ変換処理装置に係わ
り、詳しくは、半導体パターン形成の初期工程であるマ
スクパターン形成における図形フォーマット変換処理や
プリントパターン形成工程における図形処理を行うマス
クデータ変換処理装置に関する。
り、詳しくは、半導体パターン形成の初期工程であるマ
スクパターン形成における図形フォーマット変換処理や
プリントパターン形成工程における図形処理を行うマス
クデータ変換処理装置に関する。
半導体装置のレイアウト設計（Layout design）はLSI
設計の中で最も重要な設計工程であり、LSIマスクのパ
ターンを設計する作業である。これは、論理設計により
得られた接続情報と回路設計により準備された論理セル
ライブラリを用いて、論理ゲートの配置・配線を行って
いくもので、製造条件による制約（デザインルール）に
従いながらチップ面積を可能な限り小さくすることが要
求され、LSIの性能の死命を制する作業であるともいわ
れている。そして、レイアウト設計完了後のデータは、
マスクパターンとして製造工程に渡されるが、このと
き、半導体のパターン作成においてパターン設計データ
を作るときに用いたCAD装置のフォーマットを実デバイ
スパターンにするために必要な製造データフォーマット
（例えば、MEBES,KLARIS）に変換する必要がある。
設計の中で最も重要な設計工程であり、LSIマスクのパ
ターンを設計する作業である。これは、論理設計により
得られた接続情報と回路設計により準備された論理セル
ライブラリを用いて、論理ゲートの配置・配線を行って
いくもので、製造条件による制約（デザインルール）に
従いながらチップ面積を可能な限り小さくすることが要
求され、LSIの性能の死命を制する作業であるともいわ
れている。そして、レイアウト設計完了後のデータは、
マスクパターンとして製造工程に渡されるが、このと
き、半導体のパターン作成においてパターン設計データ
を作るときに用いたCAD装置のフォーマットを実デバイ
スパターンにするために必要な製造データフォーマット
（例えば、MEBES,KLARIS）に変換する必要がある。
近年、本フォーマット変換処理に要する時間はICパタ
ーンの規模の増大と共に多大になりつつあり、本処理時
間を短縮する必要が急務となっている。
ーンの規模の増大と共に多大になりつつあり、本処理時
間を短縮する必要が急務となっている。
従来の半導体のマスクデータ変換処理装置では、LSI
のパターンデータに対応するCAD装置のフォーマットを
１つのCPUを用いてデータの授受の作業と変換作業を行
っている。したがって、データの授受にとって重要な高
速データチャネルの機能とデータ変換作業にとって重要
な高速の演算性の２つを同時に１つのCPUで所有してい
る。
のパターンデータに対応するCAD装置のフォーマットを
１つのCPUを用いてデータの授受の作業と変換作業を行
っている。したがって、データの授受にとって重要な高
速データチャネルの機能とデータ変換作業にとって重要
な高速の演算性の２つを同時に１つのCPUで所有してい
る。
しかしながら、このような従来の半導体のマスクデー
タ変換処理装置にあっては、１つのCPUで高速データチ
ャネル機能（制御機能）と高速の演算性の機能（演算機
能）とを所有しなくてはならない構成であったため、使
用するCPUの能力に制約されてマスクデータ変換処理の
効率が悪く、処理時間が長いという問題点があった。
タ変換処理装置にあっては、１つのCPUで高速データチ
ャネル機能（制御機能）と高速の演算性の機能（演算機
能）とを所有しなくてはならない構成であったため、使
用するCPUの能力に制約されてマスクデータ変換処理の
効率が悪く、処理時間が長いという問題点があった。
また、マスクデータ変換処理用の制御機能と演算機能
の双方を備えた専用のCPUを必要とすることから、経済
的でないという欠点があった。
の双方を備えた専用のCPUを必要とすることから、経済
的でないという欠点があった。
一方、上記不具合に対して、他のデータ処理装置で
は、例えば並列プロセッサの使用やメモリの階層化とい
うことも行われているが、これは半導体のマスクデータ
変換処理装置とは全く別の分野のことである。したがっ
て、並列プロセッサの使用においてもCAD装置のデータ
フォーマットや製造データフォーマットに必ず存在する
フィールドという概念が無く、制御の効率が悪化して並
列度を上げることはできず、結局、上述の問題点を解決
するには至っていない。
は、例えば並列プロセッサの使用やメモリの階層化とい
うことも行われているが、これは半導体のマスクデータ
変換処理装置とは全く別の分野のことである。したがっ
て、並列プロセッサの使用においてもCAD装置のデータ
フォーマットや製造データフォーマットに必ず存在する
フィールドという概念が無く、制御の効率が悪化して並
列度を上げることはできず、結局、上述の問題点を解決
するには至っていない。
そこで本発明は、マスクデータ変換処理の効率を高め
て処理時間を短縮でき、かつ経済的な半導体のマスクデ
ータ変換処理装置を提供することを目的としている。
て処理時間を短縮でき、かつ経済的な半導体のマスクデ
ータ変換処理装置を提供することを目的としている。
本発明による半導体のマスクデータ変換処理装置は、
上記目的達成のため、LSIのパターンデータに対応するC
AD装置のフォーマットをCPUを用いて実デバイスのマス
クデータに変換する半導体のマスクデータ変換処理装置
において、前記CPUを、マスクデータ変換処理の制御を
行う制御CPUと、マスクデータ変換処理に必要な図形処
理を含む演算処理を行う演算CPUとに区分して階層化
し、前記LSIのパターンデータを格納するメモリは、大
容量メモリと該大容量メモリより容量の小さいデータメ
モリと該データメモリより容量の小さいキャッシュメモ
リとに階層化し、該大容量メモリは、実デバイスのマス
クデータのうちのマスク層１層分の作成に必要なデータ
を格納可能とし、該キャッシュメモリは、少なくとも実
デバイスのマスクデータのうちのフィールド領域分のデ
ータを格納可能とし、前記演算CPUは、前記階層化され
たデータメモリ及びキャッシュメモリを含んで図形処理
プロセッサを構成し、複数の該図形処理プロセッサは、
前記制御CPUにより並列制御が可能であるようにしてい
る。
上記目的達成のため、LSIのパターンデータに対応するC
AD装置のフォーマットをCPUを用いて実デバイスのマス
クデータに変換する半導体のマスクデータ変換処理装置
において、前記CPUを、マスクデータ変換処理の制御を
行う制御CPUと、マスクデータ変換処理に必要な図形処
理を含む演算処理を行う演算CPUとに区分して階層化
し、前記LSIのパターンデータを格納するメモリは、大
容量メモリと該大容量メモリより容量の小さいデータメ
モリと該データメモリより容量の小さいキャッシュメモ
リとに階層化し、該大容量メモリは、実デバイスのマス
クデータのうちのマスク層１層分の作成に必要なデータ
を格納可能とし、該キャッシュメモリは、少なくとも実
デバイスのマスクデータのうちのフィールド領域分のデ
ータを格納可能とし、前記演算CPUは、前記階層化され
たデータメモリ及びキャッシュメモリを含んで図形処理
プロセッサを構成し、複数の該図形処理プロセッサは、
前記制御CPUにより並列制御が可能であるようにしてい
る。
本発明では、１つの制御CPUにより演算CPUを含む各図
形処理プロセッサが階層化されて並列制御され、マスク
データの変換処理が行われる。
形処理プロセッサが階層化されて並列制御され、マスク
データの変換処理が行われる。
したがって、制御と演算の２つの機能が区分され、し
かも図形処理の演算が並列処理されることでデータ変換
処理の効率が高まり、データ処理時間が短縮する。
かも図形処理の演算が並列処理されることでデータ変換
処理の効率が高まり、データ処理時間が短縮する。
以下、本発明を図形に基づいて説明する。
第１〜３図は本発明に係る半導体のマスクデータ変換
処理装置の一実施例を示す図である。
処理装置の一実施例を示す図である。
まず、構成を説明する。第１図は本装置のハード的全
体構成を示す図であり、この図において、マスクデータ
変換処理装置は制御CPU1、キーボード２、マウス３、フ
レームバッファ４、CRT5、ディスクインターフェース
６、ディスク７、CMT8、MTインターフェース９、磁気テ
ープ（MT）10、図形処理プロセッサ11、大容量メモリ1
2、画像メモリ13、CRT14、システムバス15およびローカ
ルバス16により構成される。
体構成を示す図であり、この図において、マスクデータ
変換処理装置は制御CPU1、キーボード２、マウス３、フ
レームバッファ４、CRT5、ディスクインターフェース
６、ディスク７、CMT8、MTインターフェース９、磁気テ
ープ（MT）10、図形処理プロセッサ11、大容量メモリ1
2、画像メモリ13、CRT14、システムバス15およびローカ
ルバス16により構成される。
制御CPU1はマスクデータ変換処理の制御を行うもの
で、１つ設けられ、複数の図形処理プロセッサ11を並列
作動させるべく必要な処理を行い、このときキーボード
２およびマウス３を介してオペレータからの指令が制御
CPU1に取り込まれる。また、制御CPU1の処理内容はフレ
ームバッファ４を含む画像回路で画像化され、CRT5によ
り外部に表示される。
で、１つ設けられ、複数の図形処理プロセッサ11を並列
作動させるべく必要な処理を行い、このときキーボード
２およびマウス３を介してオペレータからの指令が制御
CPU1に取り込まれる。また、制御CPU1の処理内容はフレ
ームバッファ４を含む画像回路で画像化され、CRT5によ
り外部に表示される。
ディスク７は、例えばハードディスクによって構成さ
れ、制御CPU1の処理に必要なデータを記憶し、SCSI規格
のディスクインターフェース６を介して制御CPU1との間
でデータの授受を行い、CMT8は複数のカセットMTを有し
ている。また、ディスク７よりさらに大容量のデータは
MTインターフェース９を介して磁気テープ10との間で授
受される。
れ、制御CPU1の処理に必要なデータを記憶し、SCSI規格
のディスクインターフェース６を介して制御CPU1との間
でデータの授受を行い、CMT8は複数のカセットMTを有し
ている。また、ディスク７よりさらに大容量のデータは
MTインターフェース９を介して磁気テープ10との間で授
受される。
図形処理プロセッサ11は第２図に示すように、演算CP
U21、キャシュメモリ22およびデータメモリ23によって
構成され、全体として８個設けられている。演算CPU21
はマスクデータ変換処理に必要な演算処理（主に図形処
理）を行い、このとき必要なデータはキャシュメモリ22
から取り込むとともにキャシュメモリ22に無いときはデ
ータメモリ23からアクセスする。
U21、キャシュメモリ22およびデータメモリ23によって
構成され、全体として８個設けられている。演算CPU21
はマスクデータ変換処理に必要な演算処理（主に図形処
理）を行い、このとき必要なデータはキャシュメモリ22
から取り込むとともにキャシュメモリ22に無いときはデ
ータメモリ23からアクセスする。
したがって、本実施例ではCPUが制御CPU1および演算C
PU21により階層化されている。
PU21により階層化されている。
キャシュメモリ22は最高次メモリに相当し、128KB程
度のものが用いられる。データメモリ23は２次メモリに
相当し、16MB程度のものが用いられる。
度のものが用いられる。データメモリ23は２次メモリに
相当し、16MB程度のものが用いられる。
大容量メモリ12は３次メモリに相当し、マスクデータ
変換処理で必要な図形データを線分情報に展開した形で
全て収容可能な容量を持ち、例えば64MB程度のものが用
いられ、全体として２個設けられる。そして、キャシュ
メモリ22、データメモリ23および大容量メモリ12は図形
データの記憶手段として階層化されており、演算CPU21
からアクセス可能である。したがって、大容量メモリ12
は全ての図形処理プロセッサ11からその記憶内容が参照
・更新可能である。また、キャシュメモリ22は、少なく
とも実デバイスのマスクデータのうちのフィールド領域
分のデータを格納可能であるように構成され、大容量メ
モリ12は実デバイスのマスクデータのうちのマスク層１
層分の作成に必要なデータを格納可能であり、さらに、
キャシュメモリ22および大容量メモリ12間はフィールド
領域単位で図形情報を転送できるように構成されてい
る。ここで、フィールドとは、露光装置（例えば、レク
チル露光装置）自体が持つビーム最大露光範囲のことで
あり、マスクデータ変換処理の工程において設計データ
を露光用データへ変換する際には、このフィールド単位
に分解して行う。なお、フィールドにはメインフィール
ドおよびサブフィールドを含む。また、フィールド単位
に分解して行う露光には、電子ビーム露光、Ｘ線露光、
レーザビーム露光が含まれる。したがって、例えば大容
量メモリ12からデータメモリ23に入力フィールドデータ
として情報を送るときは線分情報の形で該フィールド領
域分のデータを転送し、その逆の場合は１フィールド領
域分の図形処理済のデータを転送する。
変換処理で必要な図形データを線分情報に展開した形で
全て収容可能な容量を持ち、例えば64MB程度のものが用
いられ、全体として２個設けられる。そして、キャシュ
メモリ22、データメモリ23および大容量メモリ12は図形
データの記憶手段として階層化されており、演算CPU21
からアクセス可能である。したがって、大容量メモリ12
は全ての図形処理プロセッサ11からその記憶内容が参照
・更新可能である。また、キャシュメモリ22は、少なく
とも実デバイスのマスクデータのうちのフィールド領域
分のデータを格納可能であるように構成され、大容量メ
モリ12は実デバイスのマスクデータのうちのマスク層１
層分の作成に必要なデータを格納可能であり、さらに、
キャシュメモリ22および大容量メモリ12間はフィールド
領域単位で図形情報を転送できるように構成されてい
る。ここで、フィールドとは、露光装置（例えば、レク
チル露光装置）自体が持つビーム最大露光範囲のことで
あり、マスクデータ変換処理の工程において設計データ
を露光用データへ変換する際には、このフィールド単位
に分解して行う。なお、フィールドにはメインフィール
ドおよびサブフィールドを含む。また、フィールド単位
に分解して行う露光には、電子ビーム露光、Ｘ線露光、
レーザビーム露光が含まれる。したがって、例えば大容
量メモリ12からデータメモリ23に入力フィールドデータ
として情報を送るときは線分情報の形で該フィールド領
域分のデータを転送し、その逆の場合は１フィールド領
域分の図形処理済のデータを転送する。
画像メモリ13は図形処理プロセッサ11の処理内容を画
像表示するときに必要な画像データを記憶し、この画像
データはCRT14によって外部に表示される。
像表示するときに必要な画像データを記憶し、この画像
データはCRT14によって外部に表示される。
次に、作用を説明する。
あるLSIのレイアウト設計がCAD装置により終了する
と、次いで設計完了後のデータは、マスクパターンとし
て製造工程に渡されるが、このとき、半導体のパターン
作成においてパターン設計データを作るときに用いたCA
D装置のフォーマットは、本装置により実際の露光パタ
ーンに変換処理される。
と、次いで設計完了後のデータは、マスクパターンとし
て製造工程に渡されるが、このとき、半導体のパターン
作成においてパターン設計データを作るときに用いたCA
D装置のフォーマットは、本装置により実際の露光パタ
ーンに変換処理される。
変換処理の段階で露光のマスクパターンを作るときに
各種の論理処理が行われるが、その一例は第３図のよう
に示される。例えば、処理前の図形データ31、32をOR処
理すると、処理後の図形データ33として示され、同様に
AND処理、ANDNOT処理、EXCLUSIVE−OR処理後の各図形デ
ータ34〜37は図示のように表される。
各種の論理処理が行われるが、その一例は第３図のよう
に示される。例えば、処理前の図形データ31、32をOR処
理すると、処理後の図形データ33として示され、同様に
AND処理、ANDNOT処理、EXCLUSIVE−OR処理後の各図形デ
ータ34〜37は図示のように表される。
また、第４図に示すようにある１枚の露光のマスク層
41があるとき、フィールド42を１単位として８個の図形
処理プロセッサ11により順次マスク層41がレクチル露光
可能な露光パターンに変換処理されていく。なお、マス
ク層は通常数枚以上ある。
41があるとき、フィールド42を１単位として８個の図形
処理プロセッサ11により順次マスク層41がレクチル露光
可能な露光パターンに変換処理されていく。なお、マス
ク層は通常数枚以上ある。
さらに、マスクパターンのうち、繰り返し部分の表現
については必要最小限の情報だけを持ち、極力データ量
をコンパクトにしてデータ処理効率を高めることが行わ
れる。具体的には、オリジナルのパターンを１個だけ持
ち、他にＸ、Ｙ方向のピッチおよび配置個数の情報を持
つだけで、繰り返し部分を表現する。
については必要最小限の情報だけを持ち、極力データ量
をコンパクトにしてデータ処理効率を高めることが行わ
れる。具体的には、オリジナルのパターンを１個だけ持
ち、他にＸ、Ｙ方向のピッチおよび配置個数の情報を持
つだけで、繰り返し部分を表現する。
この場合、本実施例ではCPUが制御CPU1および演算CPU
21により階層化され、演算CPU21を含む各図形処理プロ
セッサ11が１つの制御CPUで並列制御される。したがっ
て、制御と図形処理演算の２つの機能が区分され、しか
も演算が並列処理されることでデータ変換処理の効率を
高めることができ、データ処理時間を大幅に短縮するこ
とができる。
21により階層化され、演算CPU21を含む各図形処理プロ
セッサ11が１つの制御CPUで並列制御される。したがっ
て、制御と図形処理演算の２つの機能が区分され、しか
も演算が並列処理されることでデータ変換処理の効率を
高めることができ、データ処理時間を大幅に短縮するこ
とができる。
また、制御CPU1にはデータ授受のためのデータチャネ
ル機能を重視した設計を、演算CPU21には図形処理のた
めの図形演算を高速に実行するための機能を重視した設
計を行うことができ、この結果、演算CPU21にはデータ
授受機能など図形処理に必要のない機能を備える必要が
なくなり、経済的に高性能なCPUを用いることができ
る。すなわち、マスクデータの変換処理用の制御機能と
演算機能の双方を備えた専用のCPUを必要としないの
で、通常のCPUでよくハードおよびソフト面ともその構
成を経済的（低コスト）にすることができる。したがっ
て、高性能なCPUにより、この面からもデータ処理時間
の大幅な短縮に寄与することができるとともに、マスク
データ変換処理装置を経済的なものとすることができ
る。
ル機能を重視した設計を、演算CPU21には図形処理のた
めの図形演算を高速に実行するための機能を重視した設
計を行うことができ、この結果、演算CPU21にはデータ
授受機能など図形処理に必要のない機能を備える必要が
なくなり、経済的に高性能なCPUを用いることができ
る。すなわち、マスクデータの変換処理用の制御機能と
演算機能の双方を備えた専用のCPUを必要としないの
で、通常のCPUでよくハードおよびソフト面ともその構
成を経済的（低コスト）にすることができる。したがっ
て、高性能なCPUにより、この面からもデータ処理時間
の大幅な短縮に寄与することができるとともに、マスク
データ変換処理装置を経済的なものとすることができ
る。
また、本実施例特有の効果として、次のような事項が
ある。
ある。
すなわち、本実施例では半導体のマスクデータ変換処
理を意識して十分なメモリ容量が定められ、かつ適切に
メモリの階層化が行われ、また、大容量メモリ12にはマ
スク層１層分の作成に必要なデータが格納され、実デバ
イスのマスクデータのうちのフィールド領域分のデータ
を単位として大容量メモリ12、キャシュメモリ22および
データメモリ23間でデータの格納、図形情報の転送が行
われて、マスクデータ変換処理が行われる。このため、
高次のメモリに現在処理しようとするデータをアクセス
するようなことは行われず、メモリの使用効率の低下が
避けられる。
理を意識して十分なメモリ容量が定められ、かつ適切に
メモリの階層化が行われ、また、大容量メモリ12にはマ
スク層１層分の作成に必要なデータが格納され、実デバ
イスのマスクデータのうちのフィールド領域分のデータ
を単位として大容量メモリ12、キャシュメモリ22および
データメモリ23間でデータの格納、図形情報の転送が行
われて、マスクデータ変換処理が行われる。このため、
高次のメモリに現在処理しようとするデータをアクセス
するようなことは行われず、メモリの使用効率の低下が
避けられる。
したがって、フィールドという概念が取り入れられる
ことで、各図形処理プロセッサ11は各フィールド毎の処
理を無駄なく、かつ並列に実行することが可能になって
制御の効率が高まり、並列度も向上してデータ処理時間
が短縮する。その結果、この面からもマスクデータの変
換処理時間を大幅に短縮することができる。
ことで、各図形処理プロセッサ11は各フィールド毎の処
理を無駄なく、かつ並列に実行することが可能になって
制御の効率が高まり、並列度も向上してデータ処理時間
が短縮する。その結果、この面からもマスクデータの変
換処理時間を大幅に短縮することができる。
なお、上記実施例では図形処理プロセッサ11を８個、
大容量メモリ12を２個設けた構成としているが、これに
限らず、他の並列構成であってもよく，要は必要とする
マスクデータの変換処理の実行が可能な範囲内で構成す
ればよい。
大容量メモリ12を２個設けた構成としているが、これに
限らず、他の並列構成であってもよく，要は必要とする
マスクデータの変換処理の実行が可能な範囲内で構成す
ればよい。
本発明によれば、マスクデータ変換処理の制御と演算
の２つの機能を区分して階層化し、かつ演算を並列処理
しているので、変換装置を経済的なものとすることがで
きるとともに、マスクデータ変換処理の効率を高めるこ
とができ、データ処理時間を短縮することができる。
の２つの機能を区分して階層化し、かつ演算を並列処理
しているので、変換装置を経済的なものとすることがで
きるとともに、マスクデータ変換処理の効率を高めるこ
とができ、データ処理時間を短縮することができる。
第１〜４図は本発明に係る半導体のマスクデータ変換処
理装置の一実施例を示す図であり、 第１図はその全体構成図、 第２図はその図形処理プロセッサの構成図、 第３図はそのマスクパターンの論理処理を説明する図、 第４図はそのマスク層の一例を示す図である。 １……制御CPU、 ２……キーボード、 ３……マウス、 ４……フレームバッファ、 ５、14……CRT、 ６……ディスクインターフェース、 ７……ディスク、 ８……CMT、 ９……MTインターフェース、 10……磁気テープ、 11……図形処理プロセッサ、 12……大容量メモリ、 13……画像メモリ、 15……システムバス、 16……ローカルバス、 21……演算CPU、 22……キャシュメモリ、 23……データメモリ。
理装置の一実施例を示す図であり、 第１図はその全体構成図、 第２図はその図形処理プロセッサの構成図、 第３図はそのマスクパターンの論理処理を説明する図、 第４図はそのマスク層の一例を示す図である。 １……制御CPU、 ２……キーボード、 ３……マウス、 ４……フレームバッファ、 ５、14……CRT、 ６……ディスクインターフェース、 ７……ディスク、 ８……CMT、 ９……MTインターフェース、 10……磁気テープ、 11……図形処理プロセッサ、 12……大容量メモリ、 13……画像メモリ、 15……システムバス、 16……ローカルバス、 21……演算CPU、 22……キャシュメモリ、 23……データメモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀内 伸泰 東京都渋谷区恵比寿４丁目６番１号 日 本コントロールシステム株式会社内 (56)参考文献 特開 昭63−7632（ＪＰ，Ａ) 特開 昭60−204061（ＪＰ，Ａ) 特開 昭63−6646（ＪＰ，Ａ) 特開 昭61−28155（ＪＰ，Ａ) 特開 平１−126758（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G03F 1/00 - 1/16
Claims (1)
- 【請求項１】LSIのパターンデータに対応するCAD装置の
フォーマットをCPUを用いて実デバイスのマスクデータ
に変換する半導体のマスクデータ変換処理装置におい
て、 前記CPUを、マスクデータ変換処理の制御を行う制御CPU
と、マスクデータ変換処理に必要な図形処理を含む演算
処理を行う演算CPUとに区分して階層化し、 前記LSIのパターンデータを格納するメモリは、大容量
メモリと該大容量メモリより容量の小さいデータメモリ
と該データメモリより容量の小さいキャッシュメモリと
に階層化し、 該大容量メモリは、実デバイスのマスクデータのうちの
マスク層１層分の作成に必要なデータを格納可能とし、 該キャッシュメモリは、少なくとも実デバイスのマスク
データのうちのフィールド領域分のデータを格納可能と
し、 前記演算CPUは、前記階層化されたデータメモリ及びキ
ャッシュメモリを含んで図形処理プロセッサを構成し、 複数の該図形処理プロセッサは、前記制御CPUにより並
列制御が可能であるように構成したことを特徴とする半
導体のマスクデータ変換処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34098589A JP2940967B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体のマスクデータ変換処理装置 |
| US08/180,498 US5448494A (en) | 1989-12-20 | 1994-01-12 | Mask data processing apparatus for integrated circuit production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34098589A JP2940967B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体のマスクデータ変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03197947A JPH03197947A (ja) | 1991-08-29 |
| JP2940967B2 true JP2940967B2 (ja) | 1999-08-25 |
Family
ID=18342136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34098589A Expired - Fee Related JP2940967B2 (ja) | 1989-12-20 | 1989-12-26 | 半導体のマスクデータ変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940967B2 (ja) |
-
1989
- 1989-12-26 JP JP34098589A patent/JP2940967B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03197947A (ja) | 1991-08-29 |
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