JP2813015B2 - 図形処理プロセッサ - Google Patents
図形処理プロセッサInfo
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Description
【発明の詳細な説明】 〔概要〕 図形処理プロセッサ関し、 CPUの待ち時間を短縮してマスクデータ変換処理の効
率を高め、処理時間を短縮できる図形処理プロセッサを
提供することを目的とし、 CPU、キャッシュメモリおよびメインメモリを備え、L
SIのパターンデータに対応するCAD装置のフォーマット
を実デバイスのマスクデータに変換する図形処理プロセ
ッサにおいて、前記メインメモリは、マスクデータ変換
処理に必要な図形データを少なくとも１部において密接
な関連のあるデータとして複数ワードで格納し、前記メ
インメモリからキャッシュメモリへのデータを複数ワー
ド同時に転送可能なように構成する。
率を高め、処理時間を短縮できる図形処理プロセッサを
提供することを目的とし、 CPU、キャッシュメモリおよびメインメモリを備え、L
SIのパターンデータに対応するCAD装置のフォーマット
を実デバイスのマスクデータに変換する図形処理プロセ
ッサにおいて、前記メインメモリは、マスクデータ変換
処理に必要な図形データを少なくとも１部において密接
な関連のあるデータとして複数ワードで格納し、前記メ
インメモリからキャッシュメモリへのデータを複数ワー
ド同時に転送可能なように構成する。
本発明は、処理プロセッサに係わり、詳しくは、半導
体パターン形成の初期工程であるマスクパターン形成に
おける図形フォーマット変換処理やプリントパターン形
成工程における図形処理を行う図形処理プロセッサに関
する。
体パターン形成の初期工程であるマスクパターン形成に
おける図形フォーマット変換処理やプリントパターン形
成工程における図形処理を行う図形処理プロセッサに関
する。
半導体装置のレイアウト設計（Layout design）はLSI
設計の中で最も重要な設計工程であり、LSIマスクのパ
ターンを設計する作業である。これは、論理設計により
得られた接続情報と回路設計により準備された論理セル
ライブラリを用いて、論理ゲートの配置・配線を行って
いくもので、製造条件による制約（デザインルール）に
従いながらチップ面積を可能な限り小さくすることが要
求され、LSIの性能の死命を制する作業であるともいわ
れている。そして、レイアウト設計完了後のデータは、
マスクパターンとして製造工程に渡されるが、このと
き、半導体のパターン作成においてパターン設計データ
を作るときに用いたCAD装置のフォーマットを実デバイ
スパターンにするために必要な製造データフォーマット
（例えば、MEBES,KLARIS）に変換する必要がある。
設計の中で最も重要な設計工程であり、LSIマスクのパ
ターンを設計する作業である。これは、論理設計により
得られた接続情報と回路設計により準備された論理セル
ライブラリを用いて、論理ゲートの配置・配線を行って
いくもので、製造条件による制約（デザインルール）に
従いながらチップ面積を可能な限り小さくすることが要
求され、LSIの性能の死命を制する作業であるともいわ
れている。そして、レイアウト設計完了後のデータは、
マスクパターンとして製造工程に渡されるが、このと
き、半導体のパターン作成においてパターン設計データ
を作るときに用いたCAD装置のフォーマットを実デバイ
スパターンにするために必要な製造データフォーマット
（例えば、MEBES,KLARIS）に変換する必要がある。
近年、本フォーマット変換処理に要する時間はICパタ
ーンの規模の増大と共に多大になりつつあり、本処理時
間を短縮する必要が急務となっている。
ーンの規模の増大と共に多大になりつつあり、本処理時
間を短縮する必要が急務となっている。
コンピュタシステムにおいてはシステム性能を向上さ
せるためにCPUとメインメモリ間にキャッシュメモリを
設け、このキャッシュメモリを介してデータ転送を行う
方式が一般的となっている。
せるためにCPUとメインメモリ間にキャッシュメモリを
設け、このキャッシュメモリを介してデータ転送を行う
方式が一般的となっている。
近年、CPU性能の飛躍的な向上に伴い、CPU動作時間に
対するメインメモリからキャッシュメモリへのデータ転
送時間の比率が大きくなりつつあり、データ転送時間を
短縮することが急務となっている。
対するメインメモリからキャッシュメモリへのデータ転
送時間の比率が大きくなりつつあり、データ転送時間を
短縮することが急務となっている。
このような要求は半導体のマスクデータ変換処理でも
同様であり、マスクデータ変換処装置に用いられる従来
の図形処理プロセッサでは、メインメモリ（データメモ
リに相当）にパターン設計データをそれほどの規則性を
持たせずに格納し、メインメモリからキャッシュメモリ
へのデータ転送は１ワードずつ複数回行われている。す
なわち、メインメモリとキャッシュメモリ間のデータバ
スは１ワードの幅に設定されている。
同様であり、マスクデータ変換処装置に用いられる従来
の図形処理プロセッサでは、メインメモリ（データメモ
リに相当）にパターン設計データをそれほどの規則性を
持たせずに格納し、メインメモリからキャッシュメモリ
へのデータ転送は１ワードずつ複数回行われている。す
なわち、メインメモリとキャッシュメモリ間のデータバ
スは１ワードの幅に設定されている。
しかしながら、このような従来の図形処理プロセッサ
にあっては、メインメモリからデータをキャッシュメモ
リに転送する場合、必要なデータが複数ワードに亘って
いるときは１ワードずつ複数回行う構成となっていたた
め、この間CPUは転送終了待ちの状態となり、CPUの動作
時間が減ってシステムの性能が低下し、マスクデータ変
換処理の効率が悪く、処理時間が長いという問題点があ
った。
にあっては、メインメモリからデータをキャッシュメモ
リに転送する場合、必要なデータが複数ワードに亘って
いるときは１ワードずつ複数回行う構成となっていたた
め、この間CPUは転送終了待ちの状態となり、CPUの動作
時間が減ってシステムの性能が低下し、マスクデータ変
換処理の効率が悪く、処理時間が長いという問題点があ
った。
例えば、第５図（ａ）に示すようにメインメモリから
４ワードのデータをキャッシュメモリに転送する場合、
１ワードずつ４回に別けて行われるため、この間CPUは
キャッシュメモリにアクセスできず、待ち時間になって
いた。
４ワードのデータをキャッシュメモリに転送する場合、
１ワードずつ４回に別けて行われるため、この間CPUは
キャッシュメモリにアクセスできず、待ち時間になって
いた。
一方、上記不具合に対して、他のデータ処理装置で
は、例えば複数ワードの転送も行われているが、これは
半導体のマスクデータ変換処理装置とは全く別の分野の
ことである。しかも、複数ワードの転送においても、CA
D装置のデータフォーマットや製造データフォーマット
で存在するマスクパターンを作る際の必要情報が関連付
けられてメインメモリに格納されているわけではなく、
ししたがって、データ読出の効率が悪化して転送効率を
上げることは、できず、結局、上述の問題点を解決する
には至っていない。
は、例えば複数ワードの転送も行われているが、これは
半導体のマスクデータ変換処理装置とは全く別の分野の
ことである。しかも、複数ワードの転送においても、CA
D装置のデータフォーマットや製造データフォーマット
で存在するマスクパターンを作る際の必要情報が関連付
けられてメインメモリに格納されているわけではなく、
ししたがって、データ読出の効率が悪化して転送効率を
上げることは、できず、結局、上述の問題点を解決する
には至っていない。
そこで、本発明は、CPUの待ち時間を短縮してマスク
データ変換処理の効率を高め、処理時間を短縮できる図
形処理プロセッサを提供することを目的としている。
データ変換処理の効率を高め、処理時間を短縮できる図
形処理プロセッサを提供することを目的としている。
本発明による図形処理プロセッサは、上記目的達成の
ため、CPU、キャッシュメモリおよびメインメモリを備
え、LSIのパターンデータに対応するCAD装置のフォーマ
ットを実デバイスのマスクデータに変換する図形処理プ
ロセッサにおいて、前記メインメモリは、マスクデータ
変換処理に必要な図形データを少なくとも１部において
密接な関係のあるデータとして複数ワードで格納し、前
記メインメモリからキャッシュメモリへのデータを複数
ワード同時に転送可能なように構成している。
ため、CPU、キャッシュメモリおよびメインメモリを備
え、LSIのパターンデータに対応するCAD装置のフォーマ
ットを実デバイスのマスクデータに変換する図形処理プ
ロセッサにおいて、前記メインメモリは、マスクデータ
変換処理に必要な図形データを少なくとも１部において
密接な関係のあるデータとして複数ワードで格納し、前
記メインメモリからキャッシュメモリへのデータを複数
ワード同時に転送可能なように構成している。
本発明では、マスクデータ変換処理に必要な図形デー
タが少なくとも１部において密接な関連のあるデータと
して複数ワードでメインメモリに格納され、メインメモ
リからキャッシュメモリへのデータは複数ワード同時に
転送される。
タが少なくとも１部において密接な関連のあるデータと
して複数ワードでメインメモリに格納され、メインメモ
リからキャッシュメモリへのデータは複数ワード同時に
転送される。
したがって、CPUの転送終了待ちの時間が減り、CPUの
動作時間が増えてシステムの性能が向上し、マスクデー
タ変換処理の効率が高まり、データ処理時間が短縮す
る。
動作時間が増えてシステムの性能が向上し、マスクデー
タ変換処理の効率が高まり、データ処理時間が短縮す
る。
以下、本発明を図面に基づいて説明する。
第１〜５図は本発明に係る図形処理プロセッサの一実
施例を示す図であり、半導体のマスクデータ変換処理装
置に適用した例である。
施例を示す図であり、半導体のマスクデータ変換処理装
置に適用した例である。
まず、構成を説明する。第１図は本装置のハード的全
体構成を示す図であり、この図において、マスクデータ
変換処理装置は制御CPU1、キーボード２、マウス３、フ
レームバッファ４、CRT5、ディスクインターフェース
６、ディスク７、CMT8、MTインターフェース９、磁気テ
ープ（MT）10、図形処理プロセッサ11、大容量メモリ1
2、画像メモリ13、CRT14、システムバス15およびローカ
ルバス16により構成される。
体構成を示す図であり、この図において、マスクデータ
変換処理装置は制御CPU1、キーボード２、マウス３、フ
レームバッファ４、CRT5、ディスクインターフェース
６、ディスク７、CMT8、MTインターフェース９、磁気テ
ープ（MT）10、図形処理プロセッサ11、大容量メモリ1
2、画像メモリ13、CRT14、システムバス15およびローカ
ルバス16により構成される。
制御CPU1はマスクデータ変換処理の制御を行うもの
で、１つ設けられ、複数の図形処理プロセッサ11を並列
作動させるべく必要な処理を行い、このときキーボード
２およびマウス３を介してオペレータからの指令が制御
CPU1に取り込まれる。また、制御CPU1の処理内容はフレ
ームバッファ４を含む画像回路で画像化され、CRT5によ
り外部に表示される。
で、１つ設けられ、複数の図形処理プロセッサ11を並列
作動させるべく必要な処理を行い、このときキーボード
２およびマウス３を介してオペレータからの指令が制御
CPU1に取り込まれる。また、制御CPU1の処理内容はフレ
ームバッファ４を含む画像回路で画像化され、CRT5によ
り外部に表示される。
ディスク７は、例えばハードディスクによって構成さ
れ、制御CPU1の処理に必要なデータを記憶し、SCSI規格
のディスクインターフェース６を介して制御CPU1との間
でデータの授受を行い、CMT8は複数のカセットMTを有し
ている。また、ディスク７よりさらに大容量のデータは
MTインターフェース９を介して磁気テープ10との間で授
受される。
れ、制御CPU1の処理に必要なデータを記憶し、SCSI規格
のディスクインターフェース６を介して制御CPU1との間
でデータの授受を行い、CMT8は複数のカセットMTを有し
ている。また、ディスク７よりさらに大容量のデータは
MTインターフェース９を介して磁気テープ10との間で授
受される。
図形処理プロセッサ11は第２図に示すように、演算CP
U21、キャッシュメモリ22およびデータメモリ23によっ
て構成され、全体として８個設けられている。演算CPU2
1はマスクデータ変換処理に必要な演算処理（主に図形
処理）を行い、このとき必要なデータはキャッシュメモ
リ22から取り込むとともにキャッシュメモリ22に無いと
きはデータメモリ23からキャッシュメモリ22にデータ転
送を行ってアクセスする。
U21、キャッシュメモリ22およびデータメモリ23によっ
て構成され、全体として８個設けられている。演算CPU2
1はマスクデータ変換処理に必要な演算処理（主に図形
処理）を行い、このとき必要なデータはキャッシュメモ
リ22から取り込むとともにキャッシュメモリ22に無いと
きはデータメモリ23からキャッシュメモリ22にデータ転
送を行ってアクセスする。
したがって、本実施例ではCPUが制御CPU1および演算C
PU21により階層化されている。
PU21により階層化されている。
キャッシュメモリ22は最高次メモリに相当し、128KB
程度のものが用いられる。データメモリ23は２次メモリ
であるが、本実施例ではメインメモリに相当し、16MB程
度のものが用いられる。
程度のものが用いられる。データメモリ23は２次メモリ
であるが、本実施例ではメインメモリに相当し、16MB程
度のものが用いられる。
ここで、本発明の特徴部分であるキャッシュメモリ22
とデータメモリ23間のデータ転送の構成について第３図
を参照して説明する。第３図に示すように演算CPU21と
キャッシュメモリ22を結ぶデータバス24は１ワードで32
ビットの幅を有し、キャッシュメモリ22とデータメモリ
23を結ぶデータバス25は４ワードで128ビットの幅を有
している。そして、キャッシュメモリ22はマスクデータ
変換処理に必要な図形データを少なくとも１部において
密接な関連のあるデータとして複数ワード（例えば、４
ワード）で格納している。
とデータメモリ23間のデータ転送の構成について第３図
を参照して説明する。第３図に示すように演算CPU21と
キャッシュメモリ22を結ぶデータバス24は１ワードで32
ビットの幅を有し、キャッシュメモリ22とデータメモリ
23を結ぶデータバス25は４ワードで128ビットの幅を有
している。そして、キャッシュメモリ22はマスクデータ
変換処理に必要な図形データを少なくとも１部において
密接な関連のあるデータとして複数ワード（例えば、４
ワード）で格納している。
再び第２図に戻り、大容量メモリ12は３次メモリに相
当し、マスクデータ変換処理で必要な図形データを線分
情報に展開した形で全て収容可能な容量を持ち、例えば
64MB程度のものが用いられ、全体として２個設けられ
る。そして、キャッシュメモリ22、データメモリ23およ
び大容量メモリ12は図形データの記憶手段として階層化
されており、演算CPU21からアクセス可能である。した
がって、大容量メモリ12は全ての図形処理プロセッサ11
からその記憶内容が参照・更新可能である。また、デー
タメモリ23は、少なくとも実デバイスのマスクデータの
うちのフィールド領域分のデータを格納可能であるよう
に構成され、大容量メモリ12は実デバイスのマスクデー
タのうちのマスク層１層分の作成に必要なデータを格納
可能であり、さらに、データメモリ23および大容量メモ
リ12間はフィールド領域単位で図形情報を転送できるよ
うに構成されている。ここで、フィールドとは、露光装
置（例えば、レクチル露光装置）自体が持つビーム最大
露光範囲のことであり、マスクデータ変換処理の工程に
おいて設計データを露光用データへ変換する際には、こ
のフィールド単位に分解して行う。なお、フィールドに
はメインフィールドおよびサブフィールドを含む。ま
た、フィールド単位に分解して行う露光には、電子ビー
ム露光、Ｘ線露光、レーザビーム露光が含まれる。した
がって、例えば大容量メモリ12からデータメモリ23に入
力フィールドデータとして情報を送るときは線分情報の
形で該フィールド領域分のデータを転送し、その逆の場
合は１フィールド領域分の図形処理済のデータを転送す
る。
当し、マスクデータ変換処理で必要な図形データを線分
情報に展開した形で全て収容可能な容量を持ち、例えば
64MB程度のものが用いられ、全体として２個設けられ
る。そして、キャッシュメモリ22、データメモリ23およ
び大容量メモリ12は図形データの記憶手段として階層化
されており、演算CPU21からアクセス可能である。した
がって、大容量メモリ12は全ての図形処理プロセッサ11
からその記憶内容が参照・更新可能である。また、デー
タメモリ23は、少なくとも実デバイスのマスクデータの
うちのフィールド領域分のデータを格納可能であるよう
に構成され、大容量メモリ12は実デバイスのマスクデー
タのうちのマスク層１層分の作成に必要なデータを格納
可能であり、さらに、データメモリ23および大容量メモ
リ12間はフィールド領域単位で図形情報を転送できるよ
うに構成されている。ここで、フィールドとは、露光装
置（例えば、レクチル露光装置）自体が持つビーム最大
露光範囲のことであり、マスクデータ変換処理の工程に
おいて設計データを露光用データへ変換する際には、こ
のフィールド単位に分解して行う。なお、フィールドに
はメインフィールドおよびサブフィールドを含む。ま
た、フィールド単位に分解して行う露光には、電子ビー
ム露光、Ｘ線露光、レーザビーム露光が含まれる。した
がって、例えば大容量メモリ12からデータメモリ23に入
力フィールドデータとして情報を送るときは線分情報の
形で該フィールド領域分のデータを転送し、その逆の場
合は１フィールド領域分の図形処理済のデータを転送す
る。
画像メモリ13は図形処理プロセッサ11の処理内容を画
像表示するときに必要な画像データを記憶し、この画像
データはCRT14によって外部に表示される。
像表示するときに必要な画像データを記憶し、この画像
データはCRT14によって外部に表示される。
次に、作用を説明する。
あるLSIのレイアウト設計がCAD装置により終了する
と、次いで設計完了後のデータは、マスクパターンとし
て製造工程に渡されるが、このとき、半導体のパターン
作成においてパターン設計データを作るときに用いたCA
D装置のフォーマットは、本装置により実際の露光パタ
ーンに変換処理される。
と、次いで設計完了後のデータは、マスクパターンとし
て製造工程に渡されるが、このとき、半導体のパターン
作成においてパターン設計データを作るときに用いたCA
D装置のフォーマットは、本装置により実際の露光パタ
ーンに変換処理される。
変換処理の段階で露光のマスクパターンを作るときに
各種の論理処理が行われるが、その一例は第４図のよう
に示される。例えば、処理前の図形データ31、32をOR処
理すると、処理後の図形データ33として示され、同様に
AND処理、ANDNOT処理、EXCLUSIVE−OR処理後の各図形デ
ータ34〜37は図示のように表される。
各種の論理処理が行われるが、その一例は第４図のよう
に示される。例えば、処理前の図形データ31、32をOR処
理すると、処理後の図形データ33として示され、同様に
AND処理、ANDNOT処理、EXCLUSIVE−OR処理後の各図形デ
ータ34〜37は図示のように表される。
また、ある１枚の露光のマスク層があるとき、フィー
ルドを１単位として順次マスク層がレクチル露光可能な
露光パターンに変換処理されていく。なお、マスク層は
通常数枚以上ある。
ルドを１単位として順次マスク層がレクチル露光可能な
露光パターンに変換処理されていく。なお、マスク層は
通常数枚以上ある。
さらに、マスクパターンのうち、繰り返し部分の表現
については必要最小限の情報だけを持ち、極力データ量
をコンパクトにしてデータ処理効率を高めることが行わ
れる。具体的には、オリジナルのパターンを１個だけ持
ち、他にＸ、Ｙ方向のピッチおよび配置個数の情報を持
つだけで、繰り返し部分を表現する。
については必要最小限の情報だけを持ち、極力データ量
をコンパクトにしてデータ処理効率を高めることが行わ
れる。具体的には、オリジナルのパターンを１個だけ持
ち、他にＸ、Ｙ方向のピッチおよび配置個数の情報を持
つだけで、繰り返し部分を表現する。
この場合、本実施例ではキャッシュメモリ22とデータ
メモリ23を結ぶデータバス25が４ワードで128ビットの
幅を有しており、上記のマスクデータ変換処理を実行中
に演算CPU21が１ワード32ビットのデータを読みにい
き、キャッシュメモリ22中にそのデータが存在しないと
きはデータメモリ23からキャッシュメモリ22へ一度に４
ワード128ビットのデータ転送を行う、これを従来技術
と比較すると、第５図（ｂ）に示すように上記データ転
送が一度に４ワードで行えるので、演算CPU21の待ち時
間が減少して演算CPU21の動作時間が増え、結果として
システム全体の性能が向上する。
メモリ23を結ぶデータバス25が４ワードで128ビットの
幅を有しており、上記のマスクデータ変換処理を実行中
に演算CPU21が１ワード32ビットのデータを読みにい
き、キャッシュメモリ22中にそのデータが存在しないと
きはデータメモリ23からキャッシュメモリ22へ一度に４
ワード128ビットのデータ転送を行う、これを従来技術
と比較すると、第５図（ｂ）に示すように上記データ転
送が一度に４ワードで行えるので、演算CPU21の待ち時
間が減少して演算CPU21の動作時間が増え、結果として
システム全体の性能が向上する。
また、データメモリ23はマスクデータ変換処理に必要
な図形データを少なくとも１部において密接な関連のあ
るデータとして複数ワード（例えば、４ワード）で格納
しており、これは１つのパターンを作成するときにこの
４ワードをアクセスすると、必要なデータが全て揃うこ
とを意味している。したがって、汎用のコンピュータシ
ステムを用いて半導体のマスクデータ変換処理を行う場
合に比して格段に処理能率が向上する。
な図形データを少なくとも１部において密接な関連のあ
るデータとして複数ワード（例えば、４ワード）で格納
しており、これは１つのパターンを作成するときにこの
４ワードをアクセスすると、必要なデータが全て揃うこ
とを意味している。したがって、汎用のコンピュータシ
ステムを用いて半導体のマスクデータ変換処理を行う場
合に比して格段に処理能率が向上する。
以上の２つの理由により、本実施例ではマスクデータ
変換処理の効率を高めることができ、データ処理時間を
短縮することができる。
変換処理の効率を高めることができ、データ処理時間を
短縮することができる。
また、本実施例特有の効果として次の事項が挙げられ
る。
る。
CPUが制御CPU1および演算CPU21により階層化され、演
算CPU21を含む各図形処理プロセッサ11が１つの制御CPU
1で並列制御される。したがって、制御と図形処理演算
の２つの機能が区分され、しかも演算が並列処理される
ことでデータ変換処理の効率を高めることができ、デー
タ処理時間を大幅に短縮することができる。
算CPU21を含む各図形処理プロセッサ11が１つの制御CPU
1で並列制御される。したがって、制御と図形処理演算
の２つの機能が区分され、しかも演算が並列処理される
ことでデータ変換処理の効率を高めることができ、デー
タ処理時間を大幅に短縮することができる。
また、制御CPU1にはデータ授受のためのデータチャネ
ル機能を重視した設計を、演算CPU21には図形の処理の
ための図形演算を高速に実行するための機能を重視した
設計を行うことができ、この結果、演算CPU21にはデー
タ授受機能など図形処理に必要のない機能を備える必要
がなくなり、経済的に高性能なCPUを用いることができ
る。すなわち、マスクデータの変換処理用の制御機能と
演算機能の双方を備えた専用のCPUを必要としないの
で、通常のCPUでよくハードおよびソフト面ともその構
成を経済的（低コスト）にすることができる。したがっ
て、高性能なCPUにより、この面からもデータ処理時間
の大幅な短縮に寄与することができるとともに、マスク
データ変換処理装置を経済的なものとすることができ
る。また、本実施例では半導体のマスクデータ変換処理
を意識して十分なメモリ容量が定められ、かつ適切にメ
モリの階層化が行われ、また、大容量メモリ12にはマス
ク層１層分の作成に必要なデータが格納され、実デバイ
スのマスクデータのうちのフィールド容量分のデータを
単位として大容量メモリ12、キャッシュメモリ22および
データメモリ23間でデータの格納、図形情報の転送が行
われて、マスクデータ変換処理が行われる。このため、
高次のメモリに現在処理しようとするデータをアクセス
するようなことは行われず、メモリの使用効率の低下が
避けられる。
ル機能を重視した設計を、演算CPU21には図形の処理の
ための図形演算を高速に実行するための機能を重視した
設計を行うことができ、この結果、演算CPU21にはデー
タ授受機能など図形処理に必要のない機能を備える必要
がなくなり、経済的に高性能なCPUを用いることができ
る。すなわち、マスクデータの変換処理用の制御機能と
演算機能の双方を備えた専用のCPUを必要としないの
で、通常のCPUでよくハードおよびソフト面ともその構
成を経済的（低コスト）にすることができる。したがっ
て、高性能なCPUにより、この面からもデータ処理時間
の大幅な短縮に寄与することができるとともに、マスク
データ変換処理装置を経済的なものとすることができ
る。また、本実施例では半導体のマスクデータ変換処理
を意識して十分なメモリ容量が定められ、かつ適切にメ
モリの階層化が行われ、また、大容量メモリ12にはマス
ク層１層分の作成に必要なデータが格納され、実デバイ
スのマスクデータのうちのフィールド容量分のデータを
単位として大容量メモリ12、キャッシュメモリ22および
データメモリ23間でデータの格納、図形情報の転送が行
われて、マスクデータ変換処理が行われる。このため、
高次のメモリに現在処理しようとするデータをアクセス
するようなことは行われず、メモリの使用効率の低下が
避けられる。
したがって、フィールドという概念が取り入れられる
ことで、各図形処理プロセッサ11は各フィールド毎の処
理を無駄なく、かつ並行に実行することが可能になって
制御の効率が高まり、並列度も向上してデータ処理時間
が短縮する。その結果、この面からもマスクデータの変
換処理時間を大幅に短縮することができる。
ことで、各図形処理プロセッサ11は各フィールド毎の処
理を無駄なく、かつ並行に実行することが可能になって
制御の効率が高まり、並列度も向上してデータ処理時間
が短縮する。その結果、この面からもマスクデータの変
換処理時間を大幅に短縮することができる。
なお、上記実施例ではキャッシュメモリとデータメモ
リを結ぶデータバスを４ワードで128ビットの幅を有す
る構成としているが、これに限るものではなく、必要な
範囲内で演算CPUとキャッシュメモリを結ぶデータバス
のＮ倍の容量を持つものとすればよい。
リを結ぶデータバスを４ワードで128ビットの幅を有す
る構成としているが、これに限るものではなく、必要な
範囲内で演算CPUとキャッシュメモリを結ぶデータバス
のＮ倍の容量を持つものとすればよい。
また、上記実施例では図形処理プロセッサ11を８個、
大容量メモリ12を２個設けた構成としているが、これに
限らず、他の並列構成であってもよく，要は必要とする
マスクデータの変換処理の実行が可能な範囲内で構成す
ればよい。
大容量メモリ12を２個設けた構成としているが、これに
限らず、他の並列構成であってもよく，要は必要とする
マスクデータの変換処理の実行が可能な範囲内で構成す
ればよい。
本発明によれば、CPUの転送終了待ちの時間を減らし
てCPUの動作時間を増やすことができ、システムの性能
を向上させてマスクデータ変換処理の効率を高めてデー
タ処理時間を短縮することができる。
てCPUの動作時間を増やすことができ、システムの性能
を向上させてマスクデータ変換処理の効率を高めてデー
タ処理時間を短縮することができる。
第１〜５図は本発明に係る図形処理プロセッサを適用し
たマスクデータ変換処理装置の一実施例を示す図であ
り、 第１図はその全体構成図、 第２図はその図形処理プロセッサの構成図、 第３図はそのデータバスの構成を示す図、 第４図はそのマスクパターンの論理処理を説明する図、 第５図はそのデータ転送動作を従来との対比で説明する
図である。 １……制御CPU、 ２……キーボード、 ３……マウス、 ４……フレームバッファ、 ５、14……CRT、 ６……ディスクインターフェース、 ７……ディスク、 ８……CMT、 ９……MTインターフェース、 10……磁気テープ、 11……図形処理プロセッサ、 12……大容量メモリ、 13……画像メモリ、 15……システムバス、 16……ローカルバス、 21……演算CPU、 22……キャッシュメモリ、 23……データメモリ（メインメモリ）、 24、25……データバス。
たマスクデータ変換処理装置の一実施例を示す図であ
り、 第１図はその全体構成図、 第２図はその図形処理プロセッサの構成図、 第３図はそのデータバスの構成を示す図、 第４図はそのマスクパターンの論理処理を説明する図、 第５図はそのデータ転送動作を従来との対比で説明する
図である。 １……制御CPU、 ２……キーボード、 ３……マウス、 ４……フレームバッファ、 ５、14……CRT、 ６……ディスクインターフェース、 ７……ディスク、 ８……CMT、 ９……MTインターフェース、 10……磁気テープ、 11……図形処理プロセッサ、 12……大容量メモリ、 13……画像メモリ、 15……システムバス、 16……ローカルバス、 21……演算CPU、 22……キャッシュメモリ、 23……データメモリ（メインメモリ）、 24、25……データバス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G03F 1/00 - 1/16 G06F 15/60 H01L 21/30
Claims (1)
- 【請求項１】CPU、キャッシュメモリおよびメインメモ
リを備え、 LSIのパターンデータに対応するCAD装置のフォーマット
を実デバイスのマスクデータに変換する図形処理プロセ
ッサにおいて、 前記メインメモリは、マスクデータ変換処理に必要な図
形データを少なくとも１部において密接な関連のあるデ
ータとして複数ワードで格納し、 前記メインメモリからキャッシュメモリへのデータを複
数ワード同時に転送可能なように構成したことを特徴と
する図形処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34098289A JP2813015B2 (ja) | 1989-12-26 | 1989-12-26 | 図形処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34098289A JP2813015B2 (ja) | 1989-12-26 | 1989-12-26 | 図形処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03197944A JPH03197944A (ja) | 1991-08-29 |
| JP2813015B2 true JP2813015B2 (ja) | 1998-10-22 |
Family
ID=18342108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34098289A Expired - Fee Related JP2813015B2 (ja) | 1989-12-26 | 1989-12-26 | 図形処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813015B2 (ja) |
-
1989
- 1989-12-26 JP JP34098289A patent/JP2813015B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03197944A (ja) | 1991-08-29 |
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