JP4047725B2 - レチクル/マスク書き込みのためのデータ管理方法 - Google Patents
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Description
本発明は、フォトリソグラフィックマスクまたはレチクルを作成するための方法等のフォトリソグラフィックパターニングに関し、特に、フォトリソグラフィックマスクまたはレチクルのためのデータ作成方法に関する。
全ての複雑な集積回路(IC)の大部分は、回路設計者によってコンピュータを用いて作成される。ほとんどの回路設計者は、回路に必要とされた機能性を定義するようにコンピュータプログラムを使用し、コンピュータは、電子的に等価な回路図を作成するために必要とされた機能性を解析する。
本発明は、フォトリソグラフィックプロセスによってICまたは他のデバイスを生成するためのマスクまたはレチクル書き込みツールに転送されるデータ量を低減する方法である。コンピュータは、デバイスの層を完全に規定する複数のセルを有するファイルを読み出す。1つ以上のこれらのセルが選択され、デバイスレイアウトにおいて選択されたセルと他のセルとの間の相互作用に基づいて改変される。マスク上に改変されたセルによって生成されない構造を生成し、この改変されたセルによるマスク上の付加的な構造の形成を妨げる1つ以上のさらなるセルまたは残りのセルが生成される。次いでこのコンピュータは、改変されたセルおよび1つ以上のさらなるセルのマスク上の全ての配置を含むマスクまたはレチクル書き込みツールのためのjobdeckを作成する。このjobdeckは、マスクまたはレチクル書き込みツールによって読み出し可能なフォーマットで作成される。一旦その記述が終了すると、jobdeckおよびjobdeckに配置されたセルの記述は、実行のためにマスクまたはレチクル書き込みツールに転送される。jobdeckおよびセルを用いるデバイス層のデータ表現は、マスク書き込みツールのための従来のフラットフォーマットよりもよりコンパクトであり、さらに同じマスクを生成するための完全なセットを提供する。
上述のように、本発明は、マスク書き込みツールに転送されるデータ量を低減させる態様でICレイアウトデータからのマスクを作成するための方法および装置である。これは、繰り返されそして冗長表現を除去している所定のセルを識別することによってなされる。全体のチップが忠実に再構成されることを保証することによって、以下に説明されるように所定の改変がセルに対してなされる。装置jobdeckは、セルが完全な層が作成されることを確実にするようにマスク上に配置されるようになっている場合にフォーマットし、次いで特定される。
Claims (15)
- マスク書き込みツールによって用いられる、集積回路の層を記述するファイルを作成する方法であって、
該方法は、
複数のセルを定義し、他のセルへの参照を含み得る階層入力ファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
該階層入力ファイルから1つ以上のセルを選択することと、
該選択されたセルの配置とオーバラップする配置を有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を含むように該選択されたセルを改変することと、
非選択のセルの配置において定義されるポリゴンまたはポリゴンの一部分であって、該選択され、改変されたセル内に存在しないポリゴンまたはポリゴンの一部分を含むように1つ以上の残りのセルを作成することと、
該選択され、改変されたセルおよび該1つ以上の残りのセルをその配置とともに記述することが該集積回路の層を記述するように、該非選択のセルを削除することによって、マスク書き込みツールによって用いられるファイルを作成することと
を包含する、方法。 - 各セルは、エクステントを有し、前記選択され、改変されたセルのうちの少なくともいくつかのエクステントは、マスクオーバーラップに書き込まれる、請求項1に記載の方法。
- 前記1つ以上の残りのセルを作成するステップは、前記選択され、改変されたセルがマスクに書き込まれる際に、無関係なパターンが該マスクに作成されることを防ぐポリゴンを有するセルを作成することを包含する、請求項1に記載の方法。
- 前記セルの選択は、前記集積回路の層において繰り返されるセルに限定される、請求項1に記載の方法。
- 各セルが占めるマスクの面積とマスクにセルの配置を書き込むために必要とされる時間とを決定することをさらに包含し、前記セルの選択は、前記選択され、改変されたセルが書き込まれるマスクの面積を最大化し、かつ、該選択され、改変されたセルを該マスクに書き込むために必要とされる時間を最小化するセルに限定される、請求項1に記載の方法。
- マスクライタが、選択され、改変されたセルの向きを変化させるかどうか決定し、変化させない場合に、該マスクライタが適切な向きにプリントする該選択され、改変されたセルの複製を作成することによって、該選択されたセルが改変される、請求項1に記載の方法。
- 複数の命令を含むコンピュータ読み取り可能媒体であって、該複数の命令は、コンピュータによって実行された際に、マスク書き込みツールによって用いられる、集積回路の層を記述するファイルを作成する方法を該コンピュータに実行させ、
該方法は、
複数のセルを定義し、他のセルへの参照を含む階層入力ファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
該階層入力ファイルから1つ以上のセルを選択することと、
該選択されたセルの配置とオーバラップする配置を有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を含むように該選択されたセルを改変することと、
非選択のセルの配置において定義されるポリゴンまたはポリゴンの一部分であって、該選択され、改変されたセル内に存在しないポリゴンまたはポリゴンの一部分を含むように1つ以上の残りのセルを作成することと、
該選択され、改変されたセルおよび該1つ以上の残りのセルをその配置とともに記述することが該集積回路の層を記述するように、該非選択のセルを削除することによって、マスク書き込みツールによって用いられるファイルを作成することと
を包含する、コンピュータ読み取り可能媒体。 - 前記選択され、改変されたセルがマスクに書き込まれる際に、無関係なパターンが該マスクに作成されることを防ぐポリゴンを有するセルを作成することによって、1つ以上の残りのセルを作成するように、前記複数の命令は前記コンピュータをさらに動作させる、請求項7に記載のコンピュータ読み取り可能媒体。
- 各セルが占めるマスクの面積とマスクにセルの配置を書き込むために必要とされる時間とを決定し、前記選択され、改変されたセルが書き込まれるマスクの面積を最大化し、かつ、該選択され、改変されたセルを該マスクに書き込むために必要とされる時間を最小化するセルに前記セルの選択を限定するように、前記複数の命令は前記コンピュータをさらに動作させる、請求項8に記載のコンピュータ読み取り可能媒体。
- マスクライタが、選択され、改変されたセルの向きを変化させるかどうか決定し、変化させない場合には、該マスクライタが適切な向きにプリントする該改変された選択セルの複製を作成することによって、前記選択されたセルを改変するように、前記複数の命令は前記コンピュータをさらに動作させる、請求項8に記載のコンピュータ読み取り可能媒体。
- 前記集積回路の層において繰り返されるセルに前記セルの選択を限定するように、前記複数の命令は前記コンピュータをさらに動作させる、請求項7に記載のコンピュータ読み取り可能媒体。
- 1つ以上のマスクを作成するために、マスクライタによって用いられる集積回路の層を記述するファイルを作成する方法であって、
該方法は、
複数のセルと該セルがプリントされるべき配置とを定義し、他のセルへの参照を含む階層入力データファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
複数のセルを選択し、
該選択されたセルのエクステントとオーバラップするエクステントを有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を組み込むことによって該選択されたセルを改変し、
該選択され、改変されたセルにおいて定義されていないポリゴンまたはポリゴンの一部分を含む1つ以上の残りのセルを作成することによって、
該入力データファイルの階層を低減することと、
該選択されたセルおよび該1つ以上の残りセルとそれらの配置とを含むことによって該集積回路の層を記述する、該マスクライタによって用いられる該ファイルを作成することと
を包含する、方法。 - 複数の命令を含むコンピュータ読み取り可能媒体であって、該複数の命令は、コンピュータによって実行された際に、1つ以上のマスクを作成するために、マスクライタによって用いられる、集積回路の層を記述するファイルを作成する方法を該コンピュータに実行させ、
該方法は、
複数のセルと該セルがプリントされるべき配置とを定義し、他のセルへの参照を含む階層入力データファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
複数のセルを選択し、
該選択されたセルの配置とオーバラップする配置を有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を組み込むことによって該選択されたセルを改変し、
該選択され、改変されたセルにおいて定義されていないポリゴンまたはポリゴンの一部分を含む1つ以上の残りのセルを作成することによって、
該入力データファイルの階層を低減することと、
該選択されたセルおよび該1つ以上の残りセルとそれらの配置とを含むことによって該集積回路の層を記述する、該マスクライタによって用いられる該ファイルを作成することと
を包含する、コンピュータ読み取り可能媒体。 - 1つ以上のマスクを作成するために、マスクライタによって用いられる、集積回路上の層を記述するファイルであって、
該ファイルは、
複数のセルと該セルが配置されるべき場所の指示とを定義し、他のセルへの参照を含む階層入力ファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
該階層入力ファイルから1つ以上のセルを選択することと、
該選択されたセルの配置とオーバラップする配置を有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を含むように該選択されたセルを改変することと、
非選択のセルの配置において定義されるポリゴンまたはポリゴンの一部分であって、該選択され、改変されたセル内に存在しないポリゴンまたはポリゴンの一部分を含むように1つ以上の残りのセルを作成することと、
該選択され、改変されたセルおよび該1つ以上の残りのセルをその配置とともに記述することが該集積回路の層を記述するように、該非選択のセルを削除することによって、マスク書き込みツールによって用いられるファイルを作成することと
によって作成される、ファイル。 - 1つ以上のマスクを作成するために、マスクライタによって用いられる、集積回路上の層を記述するファイルであって、
該ファイルは、
複数のセルと該複数のセルが配置されるべき場所の指示とを定義し、他のセルへの参照を含む階層入力データファイルを受け取ることであって、該複数のセルのそれぞれは、マスク上で作成されるパターンに対応する1つ以上のポリゴンを定義する、ことと、
複数のセルを選択し、
該選択されたセルの配置とオーバラップする配置を有する非選択のセルにおいて定義されるポリゴンまたはポリゴンの一部分を組み込むことによって該選択されたセルを改変し、
該選択され、改変されたセルにおいて定義されていないポリゴンまたはポリゴンの一部分を含む1つ以上の残りのセルを作成することによって、
該入力データファイルの階層を低減することと、
該選択されたセルおよび該1つ以上の残りセルとそれらの配置とを含むことによって該集積回路の層を記述する、該マスクライタによって用いられる該ファイルを作成することと
によって作成される、ファイル。
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US7024640B2 (en) * | 2001-06-29 | 2006-04-04 | Koninklijke Philips Electronics N.V. | Integrated circuit cell identification |
US6868537B1 (en) * | 2002-02-25 | 2005-03-15 | Xilinx, Inc. | Method of generating an IC mask using a reduced database |
US6931613B2 (en) | 2002-06-24 | 2005-08-16 | Thomas H. Kauth | Hierarchical feature extraction for electrical interaction calculations |
WO2004008245A2 (en) * | 2002-07-12 | 2004-01-22 | Cadence Design Systems, Inc. | Method and system for context-specific mask inspection |
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US6807663B2 (en) * | 2002-09-23 | 2004-10-19 | Numerical Technologies, Inc. | Accelerated layout processing using OPC pre-processing |
US6898780B2 (en) * | 2002-12-20 | 2005-05-24 | Lsi Logic Corporation | Method and system for constructing a hierarchy-driven chip covering for optical proximity correction |
EP1644855A4 (en) * | 2003-07-14 | 2007-08-01 | Cadence Design Systems Inc | METHOD FOR PRODUCING STRUCTURES FOR PRODUCING INTEGRATED CIRCUITS |
US7024638B2 (en) * | 2003-07-14 | 2006-04-04 | Cadence Design Systems, Inc. | Method for creating patterns for producing integrated circuits |
DE10356966A1 (de) * | 2003-12-05 | 2005-12-22 | Infineon Technologies Ag | Verfahren zum Erstellen einer Steueranweisung für ein Maskenschreibgerät |
US7069534B2 (en) | 2003-12-17 | 2006-06-27 | Sahouria Emile Y | Mask creation with hierarchy management using cover cells |
JP2005209850A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の設計システムと製造システム |
US7275226B2 (en) * | 2004-04-21 | 2007-09-25 | International Business Machines Corporation | Method of performing latch up check on an integrated circuit design |
US8219940B2 (en) * | 2005-07-06 | 2012-07-10 | Semiconductor Insights Inc. | Method and apparatus for removing dummy features from a data structure |
US7712068B2 (en) * | 2006-02-17 | 2010-05-04 | Zhuoxiang Ren | Computation of electrical properties of an IC layout |
US7490308B2 (en) * | 2006-03-31 | 2009-02-10 | International Business Machines Corporation | Method for implementing overlay-based modification of VLSI design layout |
US7823103B2 (en) * | 2006-10-24 | 2010-10-26 | International Business Machines Corporation | Method and system of introducing hierarchy into design rule checking test cases and rotation of test case data |
US7966585B2 (en) * | 2006-12-13 | 2011-06-21 | Mentor Graphics Corporation | Selective shielding for multiple exposure masks |
US7802226B2 (en) * | 2007-01-08 | 2010-09-21 | Mentor Graphics Corporation | Data preparation for multiple mask printing |
US8713483B2 (en) | 2007-06-05 | 2014-04-29 | Mentor Graphics Corporation | IC layout parsing for multiple masks |
JP5024141B2 (ja) * | 2008-03-21 | 2012-09-12 | 富士通セミコンダクター株式会社 | パターンデータの作成方法、そのパターンデータを作成するプログラム、及び、そのプログラムを含む媒体 |
KR101888940B1 (ko) * | 2012-03-28 | 2018-08-17 | 삼성전자주식회사 | 패턴 레이아웃을 디자인하는 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5050091A (en) | 1985-02-28 | 1991-09-17 | Electric Editor, Inc. | Integrated electric design system with automatic constraint satisfaction |
JPH07249748A (ja) * | 1994-03-14 | 1995-09-26 | Fujitsu Ltd | マスタースライス型lsiの設計装置 |
US5682323A (en) * | 1995-03-06 | 1997-10-28 | Lsi Logic Corporation | System and method for performing optical proximity correction on macrocell libraries |
US5740071A (en) * | 1995-06-07 | 1998-04-14 | International Business Machines Corporation | Method and apparatus for selective shape adjustment of hierarchical designs |
JP3934719B2 (ja) * | 1995-12-22 | 2007-06-20 | 株式会社東芝 | 光近接効果補正方法 |
KR100439562B1 (ko) * | 1996-03-07 | 2005-10-19 | 마츠시타 덴끼 산교 가부시키가이샤 | 트랜지스터 배치 방법 |
US6370679B1 (en) * | 1997-09-17 | 2002-04-09 | Numerical Technologies, Inc. | Data hierarchy layout correction and verification method and apparatus |
JP4156700B2 (ja) * | 1998-03-16 | 2008-09-24 | 富士通株式会社 | 露光データ作成方法、露光データ作成装置、及び、記録媒体 |
US6416907B1 (en) * | 2000-04-27 | 2002-07-09 | Micron Technology, Inc. | Method for designing photolithographic reticle layout, reticle, and photolithographic process |
US6560766B2 (en) * | 2001-07-26 | 2003-05-06 | Numerical Technologies, Inc. | Method and apparatus for analyzing a layout using an instance-based representation |
-
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