TWI447887B - 電路元件孔鏈結構及其佈局方法 - Google Patents

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電路元件孔鏈結構及其佈局方法
本發明係有關於積體電路製程及積體電路測試結構，更具體而言，係關於作為測試電路之電路元件孔鏈結構及其佈局方法。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。如此一來，所製造具有更高密度的半導體晶片的可靠度測試也越形重要。
為了達到測試半導體晶片可靠度的目的，通常必須於晶片上設置測試電路，以判斷可能導致半導體電路發生缺陷的製程參數或變數。基於測試半導體晶片可靠度所設置的測試電路，可稱為製程監控(PCM)，典型上，可藉由於晶圓周圍或角落設置孔鏈(via chain)作為用於製程監控之測試電路。
於習知技術中，孔鏈係經設計成如第1圖所示之矩形外觀，主要用於在直流測試(DC testing)中檢查電阻值變異。但是對於先進的半導體製造技術而言，此類孔鏈將明顯受到射頻耦合及串音效應的影響。舉例而言，第1圖所示之矩形孔鏈具有節省尺寸面積的優點，但對於饋入交流信號(ac signal)或射頻信號(RF signal)的測試情況而言，此類外觀卻存在有相當程度的邊緣寄生電容(fringing parasitic capacitance)Cp。
具體而言，對於此類孔鏈而言，當進行上述交流或射頻測試時，信號將通過該等邊緣寄生電容Cp，進而使得對通孔電阻值(via resistance)的評估發生錯誤。
因此，如何提出一種可應用於直流測試中，同時能夠於交流或射頻測試中達到降低射頻耦合及串音效應所造成之影響，以避免上述種種缺失的電路元件孔鏈結構，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺點，本發明提供一種電路元件孔鏈結構，係應用於先進的半導體製程，能夠於交流或射頻測試中有效地降低射頻耦合及串音效應所造成之影響，該電路元件孔鏈結構包括：包括複數個彼此間隔排列為環狀之第一金屬片之第一金屬層；形成於各該第一金屬片上之複數個通孔；以及形成於該複數個通孔上之第二金屬層，該第二金屬層包括複數個彼此間隔排列為環狀之第二金屬片，其中，各該第一金屬片與第二金屬片彼此錯位，並藉由各該通孔電性連接該第一金屬片與第二金屬片，以令該第一金屬片與第二金屬片形成串聯關係。
此外，本發明又提供一種電路元件孔鏈結構佈局方法，包括：形成包括複數個彼此間隔排列為環狀之第一金屬片的第一金屬層；於各該第一金屬片上形成至少二個通孔；以及於該通孔上形成第二金屬層，係包括複數個彼此間隔排列為環狀之第二金屬片，其中，各該第一金屬片與第二金屬片彼此錯位，並藉由各該通孔電性連接該第一金屬片與第二金屬片，以令該第一金屬片與第二金屬片形成串聯關係。
相較於習知技術，本發明不但能夠有效地避免或降低孔鏈結構之間產生邊緣寄生電容Cp，並能降低射頻耦合及串音效應，藉由對通孔電阻值的正確評估，顯著改善對於半導體製程測試之可靠度。
以下係藉由特定的具體實施形態說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施形態加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在未悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“第三”、“第四”、“上方”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
請參照第2A及2B圖，係本發明第一實施例之電路元件孔鏈結構2之上視圖和局部立體圖。如圖所示，該電路元件孔鏈結構2係呈現環狀的結構，且具有第一金屬層20、第二金屬層22及複數個形成於該第一金屬層20上之通孔24，該第二金屬層22係位於該第一金屬層20的上方，其中，該第一金屬層20具有複數個第一金屬片202，該第二金屬層22具有複數個第二金屬片224。
該複數個第一金屬片202彼此之間係以適當的間隔排列為環狀，且以兩個相鄰的第一金屬片202係以頭尾相鄰之形式形成環狀的結構。舉例而言，如圖所示，該複數個第一金屬片202皆分別具有第一端點202a及第二端點202b，其中，一該第一金屬片202的第一端點202a與相鄰之另一第一金屬片202的第二端點202b相鄰，據此形成環狀的結構，且各該通孔24係分別形成於該第一金屬片202之第一端點202a和第二端點202b上。
該第二金屬層22，係形成於該複數個通孔24上，該第二金屬層22包括複數個彼此間隔排列為環狀之第二金屬片224，其中，各該第一金屬片202與第二金屬片224彼此錯位，並藉由各該通孔24電性連接該第一金屬片202與第二金屬片224，以令該第一金屬片202與第二金屬片224形成串聯關係。
同樣地，該複數個第二金屬片224彼此之間亦係以適當的間隔排列為環狀，且兩個相鄰的第二金屬片224係頭尾相鄰形成環狀的結構。舉例而言，如圖所示，該複數個第二金屬片224皆分別具有第三端點224a及第四端點224b，其中，且該第三端點224a對應位於該第一端點202a上之通孔24上，該第四端點224b對應位於該第二端點202b上之通孔24上。
此外，如圖所示，該複數個第一金屬片202係排列為橢圓形，且該複數個第二金屬片224亦排列為橢圓形，惟亦可排列為圓形或其他環狀外形。
此外，於本發明之實施態樣中，可進一步包含接地環210及第一、第二、第三接地墊片211、213、215及第一、第二信號墊片212、214。須特別注意的是，該第一、第二、第三接地墊片211、213、215係電性連接至該接地環210，而該第一信號墊片212係電性連接至該第一金屬層20或該第二金屬層22；第二信號墊片214係電性連接至該第一金屬層20或該第二金屬層22，亦即，該等接地墊片與該等信號墊片兩者係互相電性絕緣的。舉例而言，該第一信號墊片212係電性連接至上述的串聯結構，以將交流或射頻測試信號饋入該電路元件孔鏈結構2，且該第二信號墊片214亦係電性連接至上述的串聯結構，以接收來自該電路元件孔鏈結構2之交流或射頻測試輸出信號。
為得到本發明之孔鏈結構，本發明復提供一種電路元件孔鏈結構佈局方法，該佈局方法主要包括：形成第一金屬層20，係包括複數個彼此間隔排列為環狀之第一金屬片202；於各該第一金屬片202上形成至少二個通孔24；以及於該通孔上形成第二金屬層22，係包括複數個彼此間隔排列為環狀之第二金屬片224，其中，各該第一金屬片202與第二金屬片224彼此錯位，並藉由各該通孔24電性連接該第一金屬片202與第二金屬片224，以令該第一金屬片202與第二金屬片224形成串聯關係。
請參閱第3A至3C圖，細詳細說明該電路元件孔鏈結構之佈局方法。首先，準備一矽基材25，例如，於一晶圓上形成第一金屬層20，係包括複數個彼此間隔排列為環狀之第一金屬片202。
接著，如第3B圖所示，形成介電層26於該矽基材25和該第一金屬層20上，該介電層26具有複數個外露部分該第一金屬層20之開口261。
如第3C圖所示，於該開口261中透過如電鍍之方式形成通孔24；以及於該介電層26上形成第二金屬層22。
更具體而言，各該第一金屬片202具有第一端點202a和第二端點202b，且一該第一金屬片202的第一端點202a與相鄰之另一第一金屬片202的第二端點202b相鄰，且各該通孔24係分別形成於該第一金屬片202之第一端點202a和第二端點202b上。各該第二金屬片224具有第三端點224a和第四端點224b，且該第三端點224a對應位於該第一端點202a上之通孔24上，該第四端點224b對應位於該第二端點202b上之通孔24上。
在此須特別強調的是，該矽基材25亦可以其他電路基板材料代替，如印刷電路板、III-V族基板、絕緣體基板等。
第二實施例
請參照第4圖，係本發明第二實施例之電路元件孔鏈結構4之上視圖。相較於第一實施例之電路元件孔鏈結構，除了省略該接地環210及該等接地墊片211、213、215以外，該電路元件孔鏈結構4不同之處在於第一金屬片402的形狀並非規則的矩形。該電路元件孔鏈結構4同樣係由複數個第一金屬片402、複數個第二金屬片424及複數個通孔44所構成。
本實施例所欲強調的是，該電路元件孔鏈結構並不受限於該等第一金屬片402及第二金屬片424甚至該等通孔44的形狀，主要目的在於避免或降低邊緣寄生電容Cp於交流或射頻測試中降低射頻耦合及造成串音效應。
此外，應留意到，本發明上述實施態樣中僅僅以兩層金屬層作為說明範例，然而，本發明並不限定於此，亦即，本發明上述各實施形態皆可類推並應用至具有複數層金屬層之情況。
綜上所述，本發明之電路元件孔鏈結構及其佈局方法，能夠利用類似環狀的結構避免或降低孔鏈之間的邊緣寄生電容Cp，藉此提升射頻耦合，同時避免發生串音。再者，相較於習知的矩形孔鏈結構，本發明之孔鏈結構能夠使得於交流或射頻測試中對通孔電阻值的評估更加正確，俾供使用者判斷可能導致半導體電路發生缺陷的製程參數或變數，同時提升半導體裝置及製程的可靠度。
上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
2、4．．．電路元件孔鏈結構
20．．．第一金屬層
202、402．．．第一金屬片
202a．．．第一端點
202b．．．第二端點
210．．．接地環
211．．．第一接地墊片
212．．．第一信號墊片
213．．．第二接地墊片
214．．．第二信號墊片
215．．．第三接地墊片
22．．．第二金屬層
224、424．．．第二金屬片
224a．．．第三端點
224b．．．第四端點
24、44．．．通孔
25．．．矽基材
26．．．介電層
261．．．開口
第1圖係示意地描繪習知半導體製程中作為測試電路之矩形孔鏈之上視圖；
第2A及2B圖係分別顯示本發明第一實施例之電路元件孔鏈結構之上視圖及局部立體圖；
第3A至3C圖係本發明之電路元件孔鏈結構佈局方法示意圖；以及
第4圖係本發明第二實施例之電路元件孔鏈結構之上視圖。
2．．．電路元件孔鏈結構
20．．．第一金屬層
202．．．第一金屬片
202a．．．第一端點
202b．．．第二端點
210．．．接地環
211．．．第一接地墊片
212．．．第一信號墊片
213．．．第二接地墊片
214．．．第二信號墊片
215．．．第三接地墊片
22．．．第二金屬層
224．．．第二金屬片
224a．．．第三端點
224b．．．第四端點
24．．．通孔

Claims (14)

  1. 一種電路元件孔鏈結構，包括：第一金屬層，係包括複數個彼此間隔排列為環狀之第一金屬片；複數個通孔，係形成於各該第一金屬片上；以及第二金屬層，係形成於該複數個通孔上，該第二金屬層包括複數個彼此間隔排列為環狀之第二金屬片，其中，各該第一金屬片與第二金屬片彼此錯位，並藉由各該通孔電性連接該第一金屬片與第二金屬片，以令該第一金屬片與第二金屬片形成串聯關係。
  2. 如申請專利範圍第1項所述之電路元件孔鏈結構，其中，各該第一金屬片具有第一端點和第二端點，且一該第一金屬片的第一端點與相鄰之另一第一金屬片的第二端點相鄰，且各該通孔係分別形成於該第一金屬片之第一端點和第二端點上。
  3. 如申請專利範圍第2項所述之電路元件孔鏈結構，其中，各該第二金屬片具有第三端點和第四端點，且該第三端點對應位於該第一端點上之通孔上，該第四端點對應位於該第二端點上之通孔上。
  4. 如申請專利範圍第1項所述之電路元件孔鏈結構，復包括基材及介電層，其中，該第一金屬層係形成於該基材上，該介電層係形成於該基材和該第一金屬層上，且具有複數個外露部分該第一金屬層之開口，該通孔係形成於該開口中。
  5. 如申請專利範圍第1項所述之電路元件孔鏈結構，其中，該複數個第一金屬片係排列為橢圓形或圓形。
  6. 如申請專利範圍第1項所述之電路元件孔鏈結構，其中，該複數個第二金屬片係排列為橢圓形或圓形。
  7. 如申請專利範圍第1項所述之電路元件孔鏈結構，復包括接地環，其中，該接地環係由導電性材料形成於該第一金屬層及該第二金屬層的外圍，圍繞該第一金屬層及該第二金屬層。
  8. 如申請專利範圍第7項所述之電路元件孔鏈結構，復包括第一、第二、第三接地墊片及第一、第二信號墊片，其中，該第一、第二、第三接地墊片係電性連接至該接地環，而該第一信號墊片係電性連接至該第一金屬層或該第二金屬層；第二信號墊片係電性連接至該第一金屬層或該第二金屬層。
  9. 一種電路元件孔鏈結構佈局方法，係包括：形成第一金屬層，係包括複數個彼此間隔排列為環狀之第一金屬片；於各該第一金屬片上形成至少二個通孔；以及於該通孔上形成第二金屬層，係包括複數個彼此間隔排列為環狀之第二金屬片，其中，各該第一金屬片與第二金屬片彼此錯位，並藉由各該通孔電性連接該第一金屬片與第二金屬片，以令該第一金屬片與第二金屬片形成串聯關係。
  10. 如申請專利範圍第9項所述之電路元件孔鏈結構佈局方法，其中，各該第一金屬片具有第一端點和第二端點，且一該第一金屬片的第一端點與相鄰之另一第一金屬片的第二端點相鄰，且各該通孔係分別形成於該第一金屬片之第一端點和第二端點上。
  11. 如申請專利範圍第10項所述之電路元件孔鏈結構佈局方法，其中，各該第二金屬片具有第三端點和第四端點，且該第三端點對應位於該第一端點上之通孔上，該第四端點對應位於該第二端點上之通孔上。
  12. 如申請專利範圍第9項所述之電路元件孔鏈結構佈局方法，其中，該第一金屬層係形成於基材上，且該佈局方法復包括於形成第一金屬層後，形成介電層於該基材和該第一金屬層上，該介電層具有複數個外露部分該第一金屬層之開口，俾將該通孔形成於該開口中；以及於該介電層上形成第二金屬層。
  13. 如申請專利範圍第9項所述之電路元件孔鏈結構佈局方法，其中，該複數個第一金屬片係排列為橢圓形或圓形。
  14. 如申請專利範圍第9項所述之電路元件孔鏈結構佈局方法，其中，該複數個第二金屬片係排列為橢圓形或圓形。
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