TW201636628A - 貫孔漏電與擊穿測試 - Google Patents

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Abstract

本發明涉及一種貫孔漏電與擊穿測試，各項特定具體實施例包括貫孔測試結構，該貫孔測試結構包括：第一端點，該第一端點耦接至該結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。

Description

貫孔漏電與擊穿測試
本發明涉及積體電路。更具體地說，本發明涉及貫孔漏電與擊穿測試。
積體電路(IC)是一種含有許多小型、互連元件的半導體裝置。這些元件共同作用，使IC能夠進行諸如控制電子裝置的工作、或進行邏輯運算。IC在電腦、手機、及許多其它電子裝置都看得到。
IC及其它半導體裝置一般包含多層。層與層之間的連接稱為貫孔。在積體電路設計中，貫孔是絕緣氧化物層中的小型開口，在IC不同層之間提供傳導性連接。複數個貫孔耦接在一起以連接一IC中的一個傳導區域至同一或一相鄰IC中的另一傳導區域。
貫孔在製造時會有錯誤。當貫孔中出現製造錯誤時，貫孔可能無法適當傳導，從而可能妨礙IC正確作用。因此，貫孔結構的測試是IC生產及可靠度的重要方面。
貫孔相關漏電及擊穿是後段(BEOL)程序發展及可靠度的首要問題之一。諸如貫孔-梳齒(第1圖)及纏結式貫孔鏈(第2圖)等傳統貫孔測試結構不能夠精確診 斷貫孔相關問題的根本原因(在第1圖及第2圖中，M1、M2是金屬層，V1是貫孔)。舉例而言，此類結構不能夠各別分析並且區分貫孔的頂端出現的貫孔漏電/擊穿問題與貫孔的底端出現的貫孔漏電/擊穿問題有何不同。此資訊對於程序開發至關重要，對於自對準接觸程序尤其重要。另外，此類貫孔測試結構無法電氣識別貫孔疊置(overlay)問題，而且無法區分貫孔-線路與線路-線路漏電及/或擊穿。
一第一方面包括一種測試結構，該測試結構包含：第一三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。
一第二方面包括半導體晶圓，該半導體晶圓包含：第一三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第 三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。
一第三方面包括一種測試方法，該測試方法包含：提供包括至少一個貫孔的三端點貫孔測試結構；以及使用該三端點貫孔測試結構，隔離並獲得位在該貫孔的頂端的貫孔頂端測量數據以及位在該貫孔的底端的貫孔底端數據。
10‧‧‧貫孔測試結構
12‧‧‧上層
14‧‧‧下層
20‧‧‧比較圖
30‧‧‧測試結構
32‧‧‧上層
34‧‧‧下層
50‧‧‧貫孔測試結構
50-1‧‧‧貫孔測試結構
50-2‧‧‧貫孔測試結構
50-N‧‧‧貫孔測試結構
60‧‧‧擊穿電壓測量
62‧‧‧線條
100‧‧‧半導體晶圓
102‧‧‧積體電路芯片
104‧‧‧鋸縫區
T1‧‧‧第一端點
T2‧‧‧第二端點
T3‧‧‧第三端點
本發明的這些及其它特徵經由以下本發明各項方面的詳細說明，搭配繪示本發明各項具體實施例的附圖，將得以更加輕易瞭解。
第1圖繪示相關技術貫孔-梳齒測試結構。
第2圖繪示相關技術纏結式貫孔鏈測試結構。
第3圖根據具體實施例，繪示三端點貫孔測試結構。
第4A及4B圖根據具體實施例，繪示第3圖的一對貫孔測試結構。
第5圖為在貫孔-頂端與貫孔-底端處，分別使用第4A及4B圖中所示貫孔測試結構獲得的說明性測量比較圖。
第6圖根據具體實施例，繪示與第3圖的貫孔測試結構搭配使用的三端點測試結構。
第7A及7B圖根據具體實施例，繪示與第6圖的測試結構一起使用的第3圖的貫孔測試結構。
第8圖為使用第7A及7B圖所示測試結構收集的貫孔與無貫孔感測數據的說明性比較圖。
第9圖根據具體實施例，繪示另一三端點貫孔測試結構。
第10圖根據具體實施例，繪示第9圖的複數個三端點貫孔測試結構。
第11A及11B圖根據具體實施例，分別繪示正X貫孔移位及負X貫孔移位的效應。
第12圖根據具體實施例，為擊穿電壓測量與失準的說明性關係圖。
第13圖根據具體實施例，為包括貫孔測試結構的說明性半導體晶圓。
如以上所提，本文中揭示的發明目的涉及積體電路。更具體地說，本發明目的是涉及貫孔漏電與擊穿測試。
在具體實施例中，本披露的貫孔測試結構(下文稱為“貫孔測試結構”)可位於半導體晶圓上圍繞半導體晶粒的鋸縫(kerf)區域中。鋸縫區域是製造程序完成時，把半導體晶圓分成個別半導體晶粒的切割區。在其它具體實施例中，貫孔測試結構也可位於半導體晶粒裡面。貫孔測試結構可使用半導體處理技術在半導體晶圓上形 成。
第3圖繪示的是根據具體實施例的三端點貫孔測試結構10。貫孔測試結構10包括配置在複數個層(例如：2層)中的多條導電(例如：金屬)感測線、以及把不同層中感測線連接在一起的複數個導電貫孔V0。
在第3圖所示的具體實施例中，貫孔測試結構10包括上層12，該上層包含多條隔開且交替的感測線E1、E2。各感測線E1是指定為“上漏(Leak Above)”感測線。貫孔測試結構10的上層12中的感測線E1是電氣耦接至第一端點T1。
貫孔測試結構10更包括下層14，該下層包含多條隔開的感測線E3。感測線E3是指定為“下漏(Leak Below)”感測線。貫孔測試結構10的上層12中的感測線E2透過貫孔V0電氣耦接至貫孔測試結構10的下層14中的感測線E3。感測線E2電氣耦接至第二端點T2。感測線E3電氣耦接至第三端點T3。在具體實施例中，貫孔測試結構10的上層12中的感測線E1、E2與貫孔測試結構10的下層14中的感測線E3彼此垂直。如第3圖所示，連接至第一端點T1的感測線E1與連接至第二端點T2的感測線E2是佈置成梳齒配置(例如：感測線E1與感測線E2交替)。
與諸如第1圖所示的貫孔-梳齒測試結構以及第2圖所示的纏結式貫孔鏈測試結構等現有的貫孔測試結構不同，本披露的貫孔測試結構10能夠把貫孔的頂端(貫 孔-頂端)出現的問題與貫孔的底端(貫孔-底端)出現的問題作區分。再者，貫孔測試結構10可用於區分貫孔-線路與線路-線路問題。貫孔測試結構10也可用於識別貫孔疊置問題。
根據具體實施例，如第4A、4B圖所示，可提供貫孔測試結構10的複數個克隆拷貝(cloned copy)。如第4A圖所示，可令端點T3維持浮動，在分別穿過端點T1與T2的感測線E1與E2之間施加偏壓Vvia-top來隔離並且調查貫孔-頂端問題。再者，如第4B圖所示，可令端點T1維持浮動，在分別穿過端點T2與T3的感測線E2與E3之間施加偏壓Vvia-bot來隔離並且調查貫孔-底端問題。第4A、4B圖中施加至貫孔測試結構10的偏壓Vvia-top、Vvia-bot可以不同，而且可收集並評估各類數據(例如：漏電流、擊穿電壓等)。
第5圖繪示使用例如第4A、4B圖所示貫孔測試結構10獲得的貫孔-頂端與貫孔-底端感測數據的說明性比較第2圖0。在這項實施例中，清楚看到貫孔-底端比貫孔-頂端出現更槽的擊穿電壓問題。也就是說，在貫孔-底端測得的擊穿電壓小於在貫孔-頂端測得的擊穿電壓。擊穿電壓可例如通過施加以固定率線性升高的電壓來測定。漏電流是在電壓上升時測量。漏電流出現陡峭(例如：突然)升高的點位是擊穿電壓。
其它數據可通過運用與第3圖所示類似但不具有貫孔V0的測試結構來推導。舉例而言，如第6圖所 示，測試結構30實質為第3圖的貫孔測試結構10的仿製件(clone)(但不具有任何貫孔V0)，其包括上層32，該上層包含多條隔開且交替的感測線E1、E2。測試結構30的上層32中的感測線E1電氣耦接至第一端點T1。測試結構30的上層32中的感測線E2電氣耦接至第二端點T2。
測試結構30更包括下層34，該下層包含多條隔開的感測線E3。然而，與第3圖所示的貫孔測試結構10不同，測試結構30的上層32中的感測線E2未電氣耦接至測試結構30的下層34中的感測線E3。在測試結構30中，感測線E3電氣耦接至第三端點T3。
根據具體實施例，貫孔-線路對比線路-線路的問題可在某些操作條件下，通過比較第3圖的貫孔測試結構10的操作與第6圖的測試結構30的操作來檢驗。舉例而言，如第7A及7B圖所示，各測試結構10、30的端點T1與T3連結在一起。偏壓Vbias施加於測試結構10、30兩者中的端點(T1、T3)與T2之間。施加至第7A、7B圖所示測試結構10、30的偏壓Vbias可以不同，而且可收集並評估各種數據(例如：擊穿電壓數據)。
第8圖繪示分別使用第7A、7B圖所示測試結構10、30收集的貫孔與無貫孔感測數據的說明性比較圖。在這項實施例中，清楚看到貫孔V0對擊穿電壓的影響大，而且貫孔V0的底端尺寸控制差。
第9圖根據具體實施例，繪示另一三端點貫孔測試結構50。貫孔測試結構50類似於第3圖所示的貫 孔測試結構10，差別在於貫孔V0與鄰接線(例如：感測線E1)之間的間距已通過沿著X軸及/或Y軸使貫孔V0移位一距離來調製。如第10圖所示，可為了測試目的而提供複數個這些貫孔測試結構50-1、50-2、...、50-N，對於各貫孔測試結構，貫孔V0沿著X軸及/或Y軸的移位量都不同。
使用貫孔測試結構50，各式各樣的數據可定量擷取並用於分析，例如疊置(overlay)、貫孔尺寸、線寬、貫孔-線路、及其它問題。舉例而言，第11A、11B圖分別繪示因為負X移位及正X移位導致的擊穿電壓效應，箭號指示貫孔V0失準(misalignment)加大。由第11A、11B圖可輕易看出，擊穿電壓隨著失準量順著X方向加大而降低。
其它資訊可通過對具有不同貫孔V0失準的複數個貫孔測試結構50比較擊穿電壓與貫孔V0失準來獲得。第12圖展示的是繪示擊穿電壓與失準的說明性關係圖。
在第12圖中，複數個擊穿電壓測量60是使用順著X方向具有不同貫孔V0失準的複數個測試結構50來進行。如能看出的是，最高擊穿電壓Vbd-max在存在有-2nm貫孔失準時出現。這指示半導體晶圓處理之後，呈現-2nm的總疊置移位XOL。因此，-2nm貫孔失準結構可用於引回+2nm疊置移位以提供最置中的結構，同時擊穿電壓最高。
兩條線路之間的實際間距XPP可基於導致零 擊穿電壓(即貫孔V0將會接觸相鄰線路的點位)的負與正失準距離的總計，從第12圖的關係圖擷取出來。貫孔-線路間距可通過把原始設計間距減去疊置移位XOL來測定。再者，如第12圖所示，擊穿場強度EBD是通過線條62的斜率來給定。
第13圖展示半導體晶圓100的俯視示意圖，該半導體晶圓包括積體電路芯片102以及位於此等積體電路芯片102之間的鋸縫區104。以上根據具體實施例所述的貫孔測試結構可在鋸縫區104中形成。
貫孔測試結構的各項例示性具體實施例已在本文中揭示。然而，本領的域技術人員應該瞭解此類貫孔測試結構中元件(例如：感測線、貫孔、端點等)的數目並不受限於圖中所示。
本文中使用的術語目的只是為了說明特定例示性具體實施例，而且用意不在於限制。單數形式“一”及“該”於本文中使用時，用意可在於也包括複數形式，除非內容另有清楚指示。“包含”、“包括”及“具有”等詞具有可兼性，並因此指明所述特徵、整體、步驟、操作、元件及/或元件的存在，但未排除一或多個其它特徵、整體、步驟、操作、元件、元件及/或其群組的存在或加入。本文中所述的方法步驟、程序及操作不是要視為其必然需要按照所述或所示的特定順序來進行，除非進行順序有具體確定。還要瞭解的是，可運用另外或替代的步驟。
當一元件或層稱為位在另一元件或層 “上”、“接合至”、“連接至”或“耦接至”另一元件時，該元件或層可直接位在該另一元件或層上、接合、連接或耦接至該另一元件或層、或可存在中介元件或層。相比之下，當一元件稱為“直接位在”另一元件或層“上”、“直接接合至”、“直接連接至”或“直接耦接至”另一元件或層時，可能不存在中介元件或層。用於說明元件與元件之間關係的字組應該以相似的方式來詮釋(例如：“介於...之間”相對於“直接介於...之間”、“相鄰”相對於“直接相鄰”等)。“及/或”一詞於本文中使用時，包括相關列示項目一或多個的任何及所有組合。
諸如“內”、“外”、“下方”、“下面”、“下”、“上面”、“上”及類似者等空間相對用語可在本文中用於方便說明，用以說明如圖中所示，一個元件或特徵與另一(多個)元件或特徵的關係。除了圖中所示方位以外，空間相對用語用意還可在於含括使用或操作的裝置的不同方位。舉例而言，若圖中裝置翻倒，說明成位在其它元件或特徵“下面”或“下方”的元件則會取向為位在此等其它元件或特徵“上面”。因此，“下面”這個例示性用語可含括上面與下面這兩種方位。裝置可按另一種方式取向(轉動90度或轉動到其它方位)，從而可詮釋本文中使用的空間相對描述符。
本發明的各項方面的前述說明已為了描述及說明目的而介紹。用意不在於窮舉或把本發明限制於所揭示的精確形式，而且許多修改及變例明顯是有可能的。此 類對於本領域的技術人員可能顯而易見的修改及變例是如隨附申請專利範圍所界定，包括於本發明的範疇內。
本發明的各項具體實施例的說明已為了描述目的而介紹，但用意不在於窮舉或受限於所揭示的具體實施例。許多修改及變例對於本領域的技術人員將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語在選擇方面是為了最佳闡釋具體實施例的原理、對於市售技術的實務應用或技術改良、或是為了讓本領域的技術人員能夠瞭解本文中揭示的具體實施例。
10‧‧‧貫孔測試結構
12‧‧‧上層
14‧‧‧下層
T1‧‧‧第一端點
T2‧‧‧第二端點
T3‧‧‧第三端點

Claims (19)

  1. 一種測試結構，其包含：第一三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。
  2. 如申請專利範圍第1項所述的測試結構，更包含：施加於該第一端點與該第二端點之間用以隔離並獲得貫孔頂端測量數據的偏壓。
  3. 如申請專利範圍第1項所述的測試結構，更包含：施加於該第二端點與該第三端點之間用以隔離並獲得貫孔底端測量數據的偏壓。
  4. 如申請專利範圍第1項所述的測試結構，更包含：第二三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該第二三端點貫孔測試結構的頂層中的第一組感測線； 第二端點，該第二端點耦接至該第二三端點貫孔測試結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；以及第三端點，該第三端點耦接至該第二三端點貫孔測試結構的底層中的第三組感測線。
  5. 如申請專利範圍第4項所述的測試結構，其中，該第一三端點貫孔測試結構的該第一與第三端點連結在一起，並且其中，該第二三端點貫孔測試結構的該第一與第三端點連結在一起，該測試結構更包含：施加於該第一三端點貫孔測試結構的該第一端點與該第二端點之間的偏壓，以及施加於該第二三端點貫孔測試結構的該第一端點與該第二端點之間的偏壓。
  6. 如申請專利範圍第1項所述的測試結構，更包含：複數個該第一三端點貫孔測試結構，其中，在各該複數個第一三端點貫孔測試結構中，該貫孔沿著至少一個軸移位不同距離。
  7. 如申請專利範圍第1項所述的測試結構，其中，該測試結構位於半導體晶圓的鋸縫區。
  8. 一種半導體晶圓，其包含：第一三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該結構的該頂層 中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。
  9. 如申請專利範圍第8項所述的半導體晶圓，更包含：施加於該第一端點與該第二端點之間用以隔離並獲得貫孔頂端測量數據的偏壓。
  10. 如申請專利範圍第8項所述的半導體晶圓，更包含：施加於該第二端點與該第三端點之間用以隔離並獲得貫孔底端測量數據的偏壓。
  11. 如申請專利範圍第8項所述的半導體晶圓，更包含：第二三端點貫孔測試結構，其包括：第一端點，該第一端點耦接至該第二三端點貫孔測試結構的頂層中的第一組感測線；第二端點，該第二端點耦接至該第二三端點貫孔測試結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；以及第三端點，該第三端點耦接至該第二三端點貫孔測試結構的底層中的第三組感測線。
  12. 如申請專利範圍第11項所述的半導體晶圓，其中，該第一三端點貫孔測試結構的該第一與第三端點連結在一起，並且其中，該第二三端點貫孔測試結構的該第一與第三端點連結在一起，該測試結構更包含：施加於該第一三端點貫孔測試結構的該第一端點與該第二端點之間的偏壓，以及施加於該第二三端點貫孔測試結構的該第一端點與該第二端點之間的偏壓。
  13. 如申請專利範圍第8項所述的半導體晶圓，更包含：複數個該第一三端點貫孔測試結構，其中，在各該複數個第一三端點貫孔測試結構中，該貫孔沿著至少一個軸移位不同距離。
  14. 如申請專利範圍第8項所述的半導體晶圓，其中，該測試結構位於該半導體晶圓的鋸縫區。
  15. 一種測試方法，其包含：提供包括至少一個貫孔的三端點貫孔測試結構；以及使用該三端點貫孔測試結構，隔離並獲得位在該貫孔的頂端的貫孔頂端測量數據以及位在該貫孔的底端的貫孔底端數據。
  16. 如申請專利範圍第15項所述的測試方法，其中，該測量數據包含電壓擊穿數據。
  17. 如申請專利範圍第15項所述的測試方法，其中，該三端點貫孔測試結構包括：第一端點，該第一端點耦接至該結構的頂層中的第 一組感測線；第二端點，該第二端點耦接至該結構的該頂層中的第二組感測線，其中，該第一組感測線與該第二組感測線佈置成梳齒配置；第三端點，該第三端點耦接至該結構的底層中的第三組感測線；以及複數個貫孔，該複數個貫孔電氣耦接該結構的該頂層中的該第二組感測線至該結構的該底層中的該第三組感測線，各貫孔具有貫孔頂端及貫孔底端。
  18. 如申請專利範圍第17項所述的測試方法，更包含：於該第一端點與該第二端點之間施加用以隔離並獲得該貫孔頂端測量數據的偏壓。
  19. 如申請專利範圍第17項所述的測試方法，更包含：於該第二端點與該第三端點之間施加用以隔離並獲得該貫孔底端測量數據的偏壓。
TW105101832A 2015-03-30 2016-01-21 貫孔漏電與擊穿測試 TWI612315B (zh)

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