WO2019244514A1 - 撮像素子及び電子機器 - Google Patents

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WO2019244514A1
WO2019244514A1 PCT/JP2019/019101 JP2019019101W WO2019244514A1 WO 2019244514 A1 WO2019244514 A1 WO 2019244514A1 JP 2019019101 W JP2019019101 W JP 2019019101W WO 2019244514 A1 WO2019244514 A1 WO 2019244514A1
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unit
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喜昭 稲田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras

Definitions

  • the present disclosure relates to an imaging device and an electronic device.
  • a plurality of light receiving elements are divided into several element groups, and an inspection pad is provided corresponding to each element group. Then, each element group is connected to a common test signal line, each test pad is connected to both an output circuit and an input circuit, and a changeover switch is used to connect the test signal line to the corresponding test pad. By connecting to either the output circuit or the input circuit, the inspection of the light receiving element can be performed using the inspection pad.
  • the light receiving chip described in Patent Document 1 is for the purpose of inspecting a light receiving element in a state before a perforated electrode for outputting a light receiving signal is formed.
  • the present disclosure has an object to provide an imaging device capable of performing an inspection on a wiring formed for each pixel row or each pixel column with a minimum number of additional circuits, and an electronic device including the imaging device.
  • the image sensor of the present disclosure for achieving the above object, A first substrate on which a pixel circuit connected to the light receiving unit is formed, and a second substrate on which a pixel control unit for controlling the pixel circuit is formed;
  • the first substrate is A first wiring formed corresponding to the first pixel row or pixel column; A second wiring formed corresponding to the second pixel row or pixel column; A first connection unit that connects the first wiring to the pixel control unit; A second connection unit that connects the second wiring and the pixel control unit; A switch unit that controls connection between the first wiring and the second wiring; A first electrode connected to the first wiring via the switch unit, and A second electrode connected to the second wiring via the switch portion;
  • an electronic device for achieving the above-described object includes an imaging device having the above-described configuration.
  • FIG. 1 is a block diagram schematically illustrating a basic configuration of a CMOS image sensor that is an example of an imaging device according to the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 3 is a block diagram illustrating an example of a configuration of a column parallel analog-to-digital converter mounted on a CMOS image sensor.
  • FIG. 4 is an exploded perspective view schematically showing a stacked chip structure.
  • FIG. 5 is a schematic configuration diagram illustrating a specific configuration of the first semiconductor substrate according to the embodiment of the present disclosure.
  • FIG. 6 is a circuit diagram illustrating a circuit example of the switch unit according to the first embodiment.
  • FIG. 1 is a block diagram schematically illustrating a basic configuration of a CMOS image sensor that is an example of an imaging device according to the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 3 is a
  • FIG. 7 is a circuit diagram showing a circuit example for performing an open test of one daisy chain in the first embodiment.
  • FIG. 8 is a circuit diagram illustrating a circuit example of a switch unit according to the second embodiment.
  • FIG. 9 is a circuit diagram showing a circuit example for performing an open test of two daisy chains in the second embodiment.
  • FIG. 10 is a circuit diagram showing a circuit example for performing a short test between adjacent wirings (control lines) in the second embodiment.
  • FIG. 11 is a cross-sectional view illustrating a main part of the imaging element wafer according to the third embodiment.
  • FIG. 12 is a schematic configuration diagram illustrating a specific configuration of a first semiconductor substrate according to a modified example of the present disclosure.
  • FIG. 13 is a diagram illustrating an application example of the technology according to the present disclosure.
  • FIG. 14 is a block diagram illustrating a configuration of an imaging device that is an example of the electronic device of the present disclosure.
  • Example 1 (example of open test) 3-2.
  • Example 2 (Example of open / short test) 3-3.
  • Embodiment 3 (Example of imaging device wafer having open / short test function) 4.
  • Modification 5.
  • Electronic device of the present disclosure (example of imaging device) 6. Configurations that the present disclosure can take
  • the first wiring and the second wiring are provided for each pixel row, each pixel column, or each pixel row and each pixel column in a matrix pixel arrangement.
  • the switch portion may have a structure in which a first wiring and a second wiring are connected in series between the first electrode and the second electrode.
  • a plurality of wirings exist between the first wiring and the second wiring, and the first electrode and the first electrode
  • a structure in which a first wiring, a plurality of wirings, and a second wiring are connected in series between the second wiring and the second electrode can be employed.
  • the first wiring, the plurality of wirings, and the second wiring are provided between the first electrode and the second electrode. Can be inspected for disconnection. Alternatively, between the first electrode and the second electrode, the quality of a transistor included in a pixel can be checked.
  • a configuration in which two first electrodes and two second electrodes are provided may be employed.
  • the first wiring, the plurality of wirings, and the wiring of the odd-numbered row / odd-numbered column among the second wirings are provided between the one of the first electrodes and the one of the second electrodes for the switch unit.
  • the first wiring, the plurality of wirings, and the wiring of even-numbered rows / even-numbered columns of the second wiring are connected in series between the other of the first electrode and the other of the second electrodes. It can be configured to be connected.
  • whether or not the odd-numbered row / odd-numbered line is disconnected between one of the first electrodes and one of the second electrodes. Can be inspected to check whether there is a break in the wiring of the even-numbered row / even-numbered column between the other of the first electrode and the other of the second electrode.
  • the presence or absence of a short circuit between adjacent wirings can be checked based on whether or not a current flows between the odd-numbered row / odd-numbered column serial connection wiring and the even-numbered row / even column serial connection wiring. It can be configured.
  • the switch element included in the switch unit may be configured to have the same conductivity type as the transistor included in the pixel.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor manufactured by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram schematically illustrating a basic configuration of a CMOS image sensor that is an example of an imaging device according to the present disclosure.
  • the configuration has a peripheral circuit section of the section 11.
  • the row direction refers to the arrangement direction of the pixels 2 in the pixel row (so-called horizontal direction)
  • the column direction refers to the arrangement direction of the pixels 2 in the pixel column (so-called vertical direction).
  • the pixel 2 generates and accumulates a photoelectric charge corresponding to the amount of received light by performing photoelectric conversion.
  • the peripheral circuit section of the pixel array section 11 includes, for example, a row selection section 12, a constant current source section 13, an analog-digital conversion section 14, a horizontal transfer scanning section 15, a signal processing section 16, a timing control section 17, and the like. Have been.
  • control lines 31 1 to 31 m are arranged along a row direction in a pixel array in a matrix for each pixel row. Have been.
  • vertical signal lines 32 1 to 32 n are arranged along the column direction for each pixel column.
  • the control line 31 transmits a driving signal for driving when reading a signal from the pixel 2.
  • the control line 31 is illustrated as one line, but is not limited to one line.
  • One end of the control line 31 is connected to an output terminal corresponding to each row of the row selection unit 12.
  • each circuit portion of the peripheral circuit portion of the pixel array portion 11, that is, the row selection portion 12, the constant current source portion 13, the analog-digital conversion portion 14, the horizontal transfer scanning portion 15, the signal processing portion 16, and the timing The control unit 17 will be described.
  • the row selection unit 12 is configured by a shift register, an address decoder, and the like, and controls the scanning of the pixel rows and the addresses of the pixel rows when selecting each pixel 2 of the pixel array unit 11. Although a specific configuration of the row selection unit 12 is not shown, the row selection unit 12 generally has two scanning systems, that is, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the pixels 2 of the pixel array unit 11 sequentially in row units in order to read out pixel signals from the pixels 2.
  • the pixel signal read from the pixel 2 is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning on the readout row on which the readout scanning is performed by the readout scanning system before the readout scanning by the shutter speed time.
  • the so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by the sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photoelectric charge of the photoelectric conversion unit and starting a new exposure (starting accumulation of the photoelectric charge).
  • the constant current source unit 13 includes a plurality of current sources I including, for example, MOS transistors connected to each of the vertical signal lines 32 1 to 32 n for each pixel column. A bias current is supplied to each pixel 2 in the pixel row through each of the vertical signal lines 32 1 to 32 n .
  • the analog-to-digital converter 14 includes a set of a plurality of analog-to-digital converters provided corresponding to the pixel columns of the pixel array unit 11, for example, provided for each pixel column.
  • the analog-to-digital converter 14 is a column-parallel analog-to-digital converter that converts an analog pixel signal output through each of the vertical signal lines 32 1 to 32 n for each pixel column into an N-bit digital signal. is there.
  • analog-to-digital converter in the column-parallel analog-to-digital converter 14 for example, a single-slope analog-to-digital converter that is an example of a reference signal comparison type analog-to-digital converter can be used.
  • analog-to-digital converter is not limited to a single slope type analog-to-digital converter, but may be a successive approximation type analog-to-digital converter, a delta-sigma modulation type ( ⁇ modulation type) analog-to-digital converter, etc. Can be used.
  • the horizontal transfer scanning unit 15 includes a shift register, an address decoder, and the like, and controls the scanning of the pixel columns and the address of the pixel columns when reading out the signal of each pixel 2 of the pixel array unit 11. Under the control of the horizontal transfer scanning unit 15, the pixel signal converted into a digital signal by the analog-to-digital conversion unit 14 is read out to a horizontal transfer line 18 having a width of 2N bits for each pixel column.
  • the signal processing unit 16 performs predetermined signal processing on a digital pixel signal supplied through the horizontal transfer line 18 to generate two-dimensional image data. For example, the signal processing unit 16 corrects a vertical line defect or a point defect, clamps a signal, or performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. Or The signal processing unit 16 outputs the generated image data as an output signal of the CMOS image sensor 1 to a subsequent device.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, and the like, and based on these generated signals, a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal The drive control of the transfer scanning unit 15 and the signal processing unit 16 is performed.
  • FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the pixel 2.
  • the pixel 2 has, for example, a photodiode 21 as a photoelectric conversion unit that is a light receiving unit.
  • the pixel 2 has a pixel configuration including a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25 in addition to the photodiode 21.
  • the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, for example, an N-channel MOS type field effect transistor (Field effect transistor: FET) is used.
  • FET Field effect transistor
  • a plurality of control lines are wired in common to the pixels 2 in the same pixel row as the control line 31 described above.
  • the plurality of control lines are connected to output terminals of the row selection unit 12 corresponding to the respective pixel rows in pixel row units.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of control lines.
  • the photodiode 21 has an anode electrode connected to a low-potential-side power supply (for example, ground), photoelectrically converts received light into a photocharge (here, photoelectrons) having a charge amount corresponding to the light amount, and converts the light into light. Accumulate charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region where the gate electrode of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charges into a voltage.
  • a transfer signal TRG for which a high level (for example, VDD level) becomes active is supplied to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 is turned on in response to the transfer signal TRG, and thereby photoelectrically converted by the photodiode 21 and transfers the photoelectric charge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD. To the gate electrode of the reset transistor 23, a reset signal RST at which a high level becomes active is supplied from the row selection unit 12. The reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage VDD .
  • the amplification transistor 24 has a gate electrode connected to the floating diffusion FD and a drain electrode connected to the node of the high-potential-side power supply voltage VDD .
  • the amplification transistor 24 serves as an input of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, the source electrode of the amplification transistor 24 is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD to the potential of the vertical signal line 32.
  • the selection transistor 25 has a drain electrode connected to the source electrode of the amplification transistor 24 and a source electrode connected to the vertical signal line 32.
  • the selection signal SEL which becomes active at a high level is supplied from the row selection unit 12 to the gate electrode of the selection transistor 25.
  • the selection transistor 25 is turned on in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the vertical signal line 32 by setting the pixel 2 to the selection state.
  • the selection transistor 25 may have a circuit configuration connected between the node of the high-potential-side power supply voltage V DD and the drain electrode of the amplification transistor 24. Further, in the present example, as the pixel circuit of the pixel 2, a 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, four transistors (Tr) has been described as an example. , But is not limited to this.
  • the selection transistor 25 can be omitted, and a 3Tr configuration in which the amplification transistor 24 has the function of the selection transistor 25 can be used. Alternatively, if necessary, a configuration of 5Tr or more in which the number of transistors is increased can be used. .
  • FIG. 3 is a block diagram illustrating an example of the configuration of the column parallel analog-to-digital converter 14.
  • the analog-to-digital converter 14 in the CMOS image sensor 1 according to the present disclosure includes a set of a plurality of single-slope analog-to-digital converters provided for each of the vertical signal lines 32 1 to 32 n .
  • the single-slope analog-to-digital converter 140 in the n-th column will be described as an example.
  • the single-slope analog-to-digital converter 140 has a circuit configuration including a comparator 141, a counter circuit 142, and a latch circuit 143.
  • the single-slope analog-to-digital converter 140 uses a so-called RAMP waveform (slope waveform) reference signal in which the voltage value changes linearly with time.
  • the reference signal of the ramp waveform is generated by the reference signal generation unit 19.
  • the reference signal generator 19 can be configured using, for example, a DAC (digital-analog conversion) circuit.
  • the comparator 141 uses the analog pixel signal read from the pixel 2 as a comparison input, uses the reference signal of the ramp waveform generated by the reference signal generation unit 19 as a reference input, and compares the two signals.
  • the output of the comparator 141 is in the first state (for example, high level) when the reference signal is larger than the pixel signal, and is in the second state (when the reference signal is lower than the pixel signal). For example, low level).
  • the comparator 141 outputs a pulse signal having a pulse width corresponding to the signal level of the pixel signal, specifically, a pulse width corresponding to the magnitude of the signal level, as a comparison result.
  • the clock signal CLK is supplied from the timing control unit 17 to the counter circuit 142 at the same timing as the supply start timing of the reference signal to the comparator 141. Then, the counter circuit 142 measures the period of the pulse width of the output pulse of the comparator 141, that is, the period from the start of the comparison operation to the end of the comparison operation, by performing the counting operation in synchronization with the clock signal CLK. .
  • the count result (count value) of the counter circuit 142 is a digital value obtained by digitizing an analog pixel signal.
  • the latch circuit 143 holds (latches) a digital value which is a count result of the counter circuit 142.
  • the latch circuit 143 is an example of noise removal processing by calculating the difference between the D-phase count value corresponding to the pixel signal at the signal level and the P-phase count value corresponding to the pixel signal at the reset level. , CDS (Correlated Double Sampling). Then, the latched digital value is output to the horizontal transfer line 18 under the driving of the horizontal transfer scanning unit 15.
  • the reference signal of the linearly changing analog value generated by the reference signal generator 19 and the pixel A digital value is obtained from the time information until the magnitude relationship with the analog pixel signal output from 2 changes.
  • the analog-to-digital converter 14 in which the analog-to-digital converters 140 are arranged in a one-to-one relationship with the pixel columns is illustrated.
  • the analog-to-digital converter 14 including the converter 140 may be used.
  • the chip (semiconductor integrated circuit) structure of the CMOS image sensor 1 having the above configuration is a stacked chip structure (a so-called stacked chip).
  • the pixel 2 may have a back-illuminated pixel structure in which light is emitted from the opposite back surface.
  • a front-illuminated pixel structure in which light is emitted from the front side can be used.
  • FIG. 4 is an exploded perspective view schematically showing a stacked chip structure of the CMOS image sensor 1.
  • the stacked chip structure has a structure in which at least two semiconductor substrates of a first semiconductor substrate 41 and a second semiconductor substrate 42 are stacked.
  • each pixel 2 of the pixel array unit 11, control lines 31 1 to 31 m , and vertical signal lines 32 1 to 32 n are formed on the first semiconductor substrate 41 of the first layer.
  • the second semiconductor substrate 42 of the second layer includes a row selection unit 12, a constant current source unit 13, an analog-digital conversion unit 14, a horizontal transfer scanning unit 15, a signal processing unit 16, a timing control unit 17, A pixel control unit including the reference signal generation unit 19 and the like is formed.
  • the pixel control unit is a peripheral circuit unit of the pixel array unit 11. Then, the first semiconductor substrate 41 of the first layer and the second semiconductor substrate 42 of the second layer are electrically connected by connection portions 43 and 44 such as TCV (Through Chip Via) and Cu-Cu hybrid bonding. .
  • the first semiconductor substrate 41 of the first layer only needs to have a size (area) as large as the pixel array section 11 can be formed. ), And thus the overall size of the chip can be reduced. Further, a process suitable for manufacturing the pixel 2 can be applied to the first semiconductor substrate 41 of the first layer, and a process suitable for manufacturing the pixel control unit can be applied to the second semiconductor substrate 42 of the second layer. Therefore, there is a merit that the process can be optimized in manufacturing the CMOS image sensor 1. In particular, in manufacturing a pixel control unit, an advanced process can be applied.
  • the two-layer structure in which the first semiconductor substrate 41 and the second semiconductor substrate 42 are stacked is exemplified, but the stacked structure is not limited to the two-layer structure, and may be three or more layers.
  • the structure can also be adopted.
  • the row selection unit 12, the constant current source unit 13, the analog-digital conversion unit 14, the horizontal transfer scanning unit 15, the signal processing unit 16, the timing control unit 17, and the reference signal generation The pixel control section including the section 19 and the like can be formed separately on the semiconductor substrate of the second and subsequent layers.
  • ⁇ ⁇ As a method of laminating the laminated chips, there is a method of laminating a wafer and a wafer (WOW: Wafer On Wafer), and a method of laminating a wafer and a good chip (COW: Chip On Wafer).
  • WOW Wafer On Wafer
  • COW Chip On Wafer
  • the yield can be increased by selectively combining non-defective products and non-defective products.
  • a pixel circuit is constituted only by N-channel transistors as shown in FIG. .
  • a pixel control unit which is a peripheral circuit of the pixel array unit 11 is formed on the second semiconductor substrate 42 side. That is, no pixel control unit is mounted on the first semiconductor substrate 41 side. Therefore, in the case of a COW-type laminated chip, it is difficult to select non-defective / defective products on the first semiconductor substrate 41 side, which is a sensor substrate (pixel chip), before bonding, and the yield improvement effect is suppressed. Have been.
  • connection portions 43 and 44 are connection nodes to which the control lines 31 1 to 31 m and the vertical signal lines 32 1 to 32 n are connected.
  • the number of connection nodes of the connection units 43 and 44 is tens of thousands in proportion to the number of pixels of the pixel array unit 11.
  • the image pickup device having a multilayer structure has a higher wiring ratio of the control lines 31 1 to 31 m and the vertical signal lines 32 1 to 32 n and the connection portions 43 and 44 than the defective rate of a single pixel in order to increase the number of pixels.
  • the main purpose is to check only the wiring layer, and by adding a minimum number of circuits, Inspection for the presence / absence of open / short can be realized with a small number of needle contact terminals.
  • a first wiring is formed corresponding to a first pixel row or a pixel column
  • a second wiring is formed corresponding to a second pixel row or a pixel column.
  • the first wiring which is formed corresponding to the pixel row refers to a control line 31 1 which is formed corresponding to the first pixel row, second formed corresponding to the pixel row
  • the wiring refers to a control line 31 m formed corresponding to the m-th pixel row.
  • the wiring refers to a vertical signal line 32 n formed corresponding to the n-th pixel column. Further, between the first wiring and the second wiring, there are a plurality of wirings, that is, the vertical signal lines 32 2 to 32 n-1 .
  • the first semiconductor substrate 41 includes wirings (control lines 31 1 to 31 m and vertical signal lines 32 1 to 32 n ) formed on the first semiconductor substrate 41 and the second semiconductor substrate 41. Connection portions 43 (43A, 43B) and 44 (44A, 44B) for connecting to a pixel control portion formed on a second semiconductor substrate 42 as a substrate are provided.
  • the first semiconductor substrate 41 is further provided with switch portions 45A, 45B and switch portions 46A, 46B, and first electrodes 47A, 48A and second electrodes 47B, 48B.
  • the first electrodes 47A and 48A and the second electrodes 47B and 48B are needle contact terminals used for inspection in a wafer state.
  • Switch unit 45A, 45B is controlled with the control line 31 1 is a first wiring, a connection with the second a wiring control lines 31 m.
  • the switch units 46A and 46B control the connection between the vertical signal line 32 1 as the first wiring and the vertical signal line 32 n as the second wiring.
  • the first electrode 47A is connected to the control line 31 1 through the switch section 45A.
  • the second electrode 47B is connected to the control line 31 m through the switch section 45B.
  • the first electrode 48A is connected to the vertical signal line 32 1 through the switch section 46A.
  • the second electrode 48B is connected to the vertical signal line 32 n via the switch 46B.
  • the first electrodes 47A, 48A and the second electrodes 47B, 48B are needle contact terminals.
  • the switch units 45A and 45B and the switch units 46A and 46B, and the first electrodes 47A and 48A and the second electrodes 47B. , 48B it is possible to realize the inspection of the presence / absence of the open / short of the wiring. As a result, both suppression of increase in chip area and improvement in yield can be achieved.
  • the open / short inspection of the wiring is realized by adding a minimum circuit of the switch portions 45A and 45B and the switch portions 46A and 46B, and the first electrodes 47A and 48A and the second electrodes 47B and 48B.
  • a specific example of the present embodiment will be described.
  • the switch units 45A and 45B, the first electrode 47A, and the second electrode 47B for checking whether the control lines 31 1 to 31 m are open / short will be described.
  • the first embodiment is a circuit example of the switch units 45A and 45B for checking whether or not the control lines 31 1 to 31 m are open (disconnected).
  • FIG. 6 illustrates a circuit example of the switch units 45A and 45B according to the first embodiment.
  • connection portions 43A and 43B is constituted by connection nodes N 1a to N ma and N 1b to N mb corresponding to the number of rows of the pixel array portion 11. Both ends of control lines 31 1 to 31 m are connected to these connection nodes N 1a to N ma and N 1b to N mb .
  • Each of the switch units 45A and 45B is composed of switch elements SW 1a to SW ma and SW 1b to SW mb corresponding to the number of rows of the pixel array unit 11.
  • the switch sections 45A and 45B are described below by turning on (closed) the switch elements SW 1a to SW ma and SW 1b to SW mb during the open inspection (test) of the control lines 31 1 to 31 m.
  • a daisy chain in which the control lines 31 1 to 31 m are connected in series is provided.
  • one end of the first row of the switch element SW 1a is connected to the first electrode 47A.
  • the other ends of the switch elements SW 1a to SW ma in each row are connected to connection nodes N 1a to N ma of the connection section 43A, respectively.
  • One end of the switch element SW 2a in the second row and one end of the switch element SW 3a in the third row are commonly connected, and one end of the switch element SW 4a in the fourth row and one end of the switch element SW 5a in the fifth row are common. It is connected to the.
  • each one end of the switch element every two rows are connected in common, finally, one end of each of m-1 th row of the switch element SW m-1a and m-th row of the switch element SW ma is common It is connected.
  • one ends of the switch elements SW 1b to SW mb in each row are connected to connection nodes N 1b to N mb of the connection unit 43B, respectively.
  • the other ends of the first row of switch elements SW 1b and the second row of switch elements SW 2b are connected in common, and the other ends of the third row of switch elements SW 3b and the fourth row of switch elements SW 4b Are connected in common.
  • the other ends of the switch elements are connected in common every two rows, and finally, the switch elements SW m-2a in the (m-2) th row and the switch elements SW m-1a in the (m-1) th row are finally connected.
  • the other ends are commonly connected.
  • the other end of the switch element SWmb on the m-th row is connected to the second electrode 47B.
  • each switch element of the switch unit 45A and the switch unit 45B causes the control lines 31 1 to 31 m to be connected in series between the first electrode 47A and the second electrode 47B. Is connected to one daisy chain.
  • a plurality of wires can be formed with a small number of needle contact terminals of the first electrode 47A and the second electrode 47B. Open inspection (test) can be performed.
  • FIG. 7 shows a circuit example for performing an open test of one daisy chain.
  • two measurement probes 51 and 52 will be used.
  • a measurement circuit 53 is connected between the measurement probes 51 and 52, and the measurement probes 51 and 52 are brought into contact with the first electrode 47A and the second electrode 47B, which are needle contact terminals, to thereby form one daisy.
  • the measurement circuit 53 connected between the measurement probes 51 and 52 may have, for example, a circuit configuration in which a DC power supply 531, a resistance element 532, and an ammeter 533 are connected in series.
  • the switches 45A and 45B, the first electrode 47A, and the second electrode 47B for checking whether or not the control lines 31 1 to 31 m are open have been described as examples. The same applies to the switch units 46A and 46B, the first electrode 48A, and the second electrode 48B for checking whether or not the vertical signal lines 32 1 to 32 n are open.
  • a configuration for inspecting both open existence of control lines 31 1 ⁇ 31 m, and the vertical signal lines 32 1 ⁇ 32 n, the control lines 31 1 ⁇ 31 m, and the vertical signal line It is also possible to adopt a configuration in which any one of 32 1 to 32 n is checked for the presence or absence of open.
  • the second embodiment is a circuit example of the switch units 45A and 45B for checking whether the control lines 31 1 to 31 m are open (disconnected) and whether there is a short circuit between adjacent wirings.
  • FIG. 8 illustrates a circuit example of the switch units 45A and 45B according to the second embodiment.
  • Example 2 in order to realize a short test between adjacent wires, it is provided a first electrode 47A and second electrode 47B two by two (the first electrode 47A _1, 47A _2 and second electrode 47B _1, 47B _2).
  • the one end of the first row of switching elements SW 1a and the second row of the switch element SW 2a are respectively connected to the first electrode 47A _1, 47A _2.
  • the other ends of the switch elements SW 1a to SW ma in each row are connected to connection nodes N 1a to N ma of the connection section 43A, respectively.
  • One end of the switch element SW 3a in the third row and one end of the switch element SW 5a in the fifth row are commonly connected, and one end of the switch element SW 4a in the fourth row and one end of the switch element SW 6a in the sixth row are common. It is connected to the.
  • each one end of the switching element in units of two rows in every other row are connected in common, finally, each of the m-2 line of the switch element SW m-2a and the m-th row of the switch element SW ma One end is commonly connected.
  • one ends of the switch elements SW 1b to SW mb in each row are connected to connection nodes N 1b to N mb of the connection unit 43B, respectively.
  • the other ends of the first row of switch elements SW 1b and the third row of switch elements SW 3b are connected in common, and the other ends of the second row of switch elements SW 2b and the fourth row of switch elements SW 4b Are connected in common.
  • one end of each of the switch elements is commonly connected every other row in units of two rows. Then, m-1 th row of the switch element SW m-1a and m-th row of the switching elements SW mb each other end, the second electrode 47B _1, are connected to the 47B _2.
  • Example 2 by the action of each switch element of the switching section 45A and the switch section 45B, the control lines 31 1 ⁇ 31 m, between the first electrode 47A _1 and the second electrode 47B _1 and between the first electrode 47A _2 and the second electrode 47B _2, odd rows, for each even row (i.e., every other line) two daisy chain connected in series is formed .
  • the control lines 31 1 ⁇ 31 m By daisy-chained to every other row, the first electrode 47A _1, 47A _2 and second electrode 47B _1, with a small number of needles against terminal 47B _2, An open test of a plurality of wirings (control lines 31 1 to 31 m ) can be performed.
  • FIG. 9 shows a circuit example for performing an open test of two daisy chains.
  • the measuring probe 51 _1, 52 measurement circuit 53 - 1 is connected between _1, measuring probe 51 _2, connect the measurement circuit 53 _2 between 52 _2, measuring probe 51 _1, 51 _2 and 52 _1, 52 _2 first electrode 47A _1, 47A _2 and second electrode 47B _1, by contacting the 47B _2 can perform open test of the two daisy chain.
  • the measurement circuits 53_1 and 53_2 can have the same configuration as that of the first embodiment.
  • control lines 31 1 to 31 m can be inspected (tested) for the presence / absence of a short circuit between adjacent wiring lines (control lines).
  • the short test between adjacent wirings can be performed based on whether a current flows between the two daisy chains when a predetermined voltage is applied between the two (two systems) daisy chains.
  • FIG. 10 shows a circuit example for performing a short test between adjacent wirings.
  • the first electrode 47A _1 and the second electrode 47B _1 connected to ground as a reference potential (ground).
  • a DC power supply 531 and an ammeter 533 are connected in series, contacting the measuring probe 51 - 1 to the first electrode 47A _1.
  • the switches 45A and 45B, the first electrode 47A, and the second electrode 47B for performing the open / short test on the control lines 31 1 to 31 m have been described as examples. The same applies to the switch units 46A and 46B for performing the open / short test of the vertical signal lines 32 1 to 32 n , the first electrode 48A, and the second electrode 48B.
  • the open / short test is performed on both the control lines 31 1 to 31 m and the vertical signal lines 32 1 to 32 n .
  • the control lines 31 1 to 31 m and the vertical signal lines are used. It is also possible to adopt a configuration in which an open / short test of any one of 32 1 to 32 n is performed.
  • FIG. 11 is a cross-sectional view of a main part of the imaging element wafer according to the third embodiment.
  • the imaging element wafer 60 according to the third embodiment includes a first semiconductor substrate 41 that is a sensor substrate on which the pixel array unit 11 is formed, and a second semiconductor substrate that is a circuit substrate on which a peripheral circuit unit of the pixel array unit 11 is formed. 42 are laminated in a three-dimensional structure.
  • the image sensor wafer 60 is composed of a chip area 61 and a PAD area 62 when viewed in plan.
  • the chip area 61 includes a pixel area 63 and a peripheral area 64.
  • a wiring layer 71 and a protective film 72 covering the wiring layer 71 are provided on the surface of the first semiconductor substrate 41 opposite to the light receiving surface A, that is, on the surface on the second semiconductor substrate 42 side. .
  • a wiring layer 73 and a protective film 74 covering the wiring layer 73 are provided on the front surface side of the second semiconductor substrate 42, that is, on the surface on the first semiconductor substrate 41 side.
  • a protective film 75 is provided on the back surface side of the second semiconductor substrate 42.
  • the first semiconductor substrate 41 and the second semiconductor substrate 42 are bonded between a protective film 72 and a protective film 74.
  • the antireflection film 81 On the back side of the first semiconductor substrate 41, that is, on the light receiving surface A, the antireflection film 81, the interface state suppression film 82, the etching stop film 83, the wiring groove forming film 84, the wiring 85, the cap film 86, and A light shielding film 87 is provided.
  • a transparent protective film 88, a color filter 89, and an on-chip lens 90 are stacked in this order.
  • the device terminals 55 are provided on the wiring layer 73 in the PAD region 62, and the device terminals 55 are provided on the driving layer extending from the wiring layer 73 in the chip region 61. It is connected to the embedded wiring 97 of the circuit. Further, the PAD region 62 is provided with an opening 62a opened to the light receiving surface A side, and the opening 62a is formed as a through hole exposing the device terminal 55.
  • the first semiconductor substrate 41 is, for example, a thin film of a single crystal silicon substrate.
  • a plurality of photodiodes (photoelectric conversion units) 21 are arranged along the light receiving surface A.
  • the photodiode 21 has a stacked structure of, for example, an n-type diffusion layer and a p-type diffusion layer. Note that the photodiode 21 is provided for each pixel, and FIG. 11 illustrates a cross-sectional structure of one pixel.
  • the floating diffusion FD made of an n + -type impurity layer, the source / drain region 65 of the transistor Tr, and furthermore, Other impurity layers not shown, an element isolation region 66, and the like are provided.
  • a through via 67 penetrating the first semiconductor substrate 41 is provided in the peripheral region 64 outside the pixel region 63.
  • the through via 67 is made of a conductive material embedded in a connection hole formed through the first semiconductor substrate 41 with an isolation insulating film 68 interposed therebetween.
  • the transfer gate TG is disposed on the interface side with the first semiconductor substrate 41 via a gate insulating film not shown here. Further, a gate electrode 69 of the transistor Tr, and other electrodes not shown here are provided.
  • the transfer gate TG corresponds to the gate electrode of the transfer transistor 22 in the pixel circuit of FIG. 2, and the transistor Tr corresponds to another transistor.
  • the transfer gate TG and the gate electrode 69 are covered with an interlayer insulating film 76, and a buried wiring 77 using, for example, copper (Cu) is formed as a multilayer wiring in a groove pattern provided in the interlayer insulating film 76. Is provided. These buried wirings 77 are connected to each other by vias, and a part is connected to the source / drain region 66, the transfer gate TG, and further to the gate electrode 69. Further, a through via 67 provided in the first semiconductor substrate 41 is also connected to the embedded wiring 77, and a pixel circuit is configured by the transistor Tr, the embedded wiring 77, and the like.
  • Cu copper
  • An insulating protective film 72 is provided on the interlayer insulating film 76 on which the buried wiring 77 as described above is formed. Then, on the surface of the protective film 72, the first semiconductor substrate 41 as a sensor substrate is bonded and laminated to the second semiconductor substrate 42 as a circuit substrate.
  • the second semiconductor substrate 42 is, for example, a thin film of a single crystal silicon substrate.
  • the surface layer on the first semiconductor substrate 41 side includes a source / drain region 91 of the transistor Tr, an impurity layer (not shown), and element isolation.
  • An area 92 and the like are provided.
  • the gate In the chip region 61 of the wiring layer 73 provided on the surface of the second semiconductor substrate 42, the gate provided on the interface side with the second semiconductor substrate 42 via a gate insulating film (not shown) It has an electrode 95 and further other electrodes not shown here. These gate electrodes 95 and other electrodes are covered with an interlayer insulating film 78, and a buried wiring 97 using, for example, copper (Cu) is provided in a groove pattern provided in the interlayer insulating film 78. It is provided as. These buried wirings 97 are connected to each other by vias, and a part of them is connected to the source / drain region 91 and the gate electrode 95.
  • a gate insulating film not shown
  • These gate electrodes 95 and other electrodes are covered with an interlayer insulating film 78, and a buried wiring 97 using, for example, copper (Cu) is provided in a groove pattern provided in the interlayer insulating film 78. It is provided as.
  • These buried wirings 97 are connected to
  • an aluminum wiring 98 is provided on the second semiconductor substrate 42 side of the multilayer wiring.
  • the aluminum wiring 98 is connected to the buried wiring 97 by a via, and is covered with an interlayer insulating film 78.
  • the surface of the interlayer insulating film 78 has an uneven shape corresponding to the aluminum wiring 98, and a flattening film 79 is provided to cover the uneven surface, and the surface of the flattening film 79 is a flat surface.
  • the insulating protective film 74 is provided on the flattening film 79 as described above.
  • the second semiconductor substrate 42 as a circuit substrate is bonded to the first semiconductor substrate 41 as a sensor substrate. It is laminated.
  • a protective film 75 that covers the second semiconductor substrate 42 is provided on a back surface opposite to the front surface on which the wiring layer 73 is provided.
  • each layer on the light receiving surface A that is, the antireflection film 81, the interface state suppression film 82, the etching stop film 83, the wiring groove forming film 84, the wiring 85, the cap film 86, the light shielding film 87, and the transparent protective film 88 , The color filter 89 and the on-chip lens 90 will be described.
  • the antireflection film 81, the interface state suppression film 82, the etching stop film 83, and the wiring groove A formation film 84 is provided on the light receiving surface A of the first semiconductor substrate 41. Further, a wiring 85 is provided in the wiring groove forming film 84, and a cap film 86 is provided to cover the wiring 85.
  • an antireflection film 81, an interface state suppression film 82, and a light shielding film 87 are provided on the light receiving surface A of the first semiconductor substrate 41.
  • an antireflection film 81 and an interface state suppression film 82 are provided on the light receiving surface A of the first semiconductor substrate 41.
  • the antireflection film 81 is formed using an insulating material having a higher refractive index than silicon oxide, such as hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), or silicon nitride.
  • the interface level suppression film 82 is formed using, for example, silicon oxide (SiO 2 ).
  • the etching stop film 83 is made of a material having a low etching selectivity with respect to the material of the upper wiring groove forming film 84, and is made of, for example, silicon nitride (SiN).
  • the wiring groove forming film 84 is formed using, for example, silicon oxide (SiO 2 ).
  • the cap film 86 is formed using, for example, silicon nitride (SiN).
  • the wiring 85 is provided on the light receiving surface A in the peripheral area 64 of the chip area 61 as a buried wiring buried in the wiring groove forming film 84.
  • the wiring 85 is formed so as to be embedded integrally with the through via 67, and connects between the through vias 67.
  • the upper part of the wiring 85 is covered with a cap film 86.
  • the through via 67 penetrates through the etching stop film 83, the interface state suppression film 82, and the antireflection film 81 from the wiring 85 on the light receiving surface A in the peripheral region 64 of the chip region 61, And is provided in a state of reaching the wiring layer 71.
  • a plurality of through vias 67 are provided, and are connected to the embedded wiring 77 of the first semiconductor substrate 41 and the aluminum wiring 98 or the embedded wiring 97 of the second semiconductor substrate 42.
  • the wiring 85 and the through via 67 are connected to the wiring groove and the connection hole through the wiring groove formed in the wiring groove forming film 84 and the isolation insulating film 68 that continuously covers the inner wall of the connection hole at the bottom thereof. It is integrally formed by embedding copper (Cu).
  • the portion of the wiring groove corresponds to the wiring 85
  • the portion of the connection hole corresponds to the through via 67.
  • the isolation insulating film 68 is made of a material having a function of preventing diffusion of copper (Cu) such as silicon nitride (SiN).
  • the through vias 67 By connecting the through vias 67 with the wiring 85 in this manner, the embedded wiring 77 of the first semiconductor substrate 41 to which the through via 67 is connected and the aluminum wiring 98 or the embedded wiring of the second semiconductor substrate 42 are connected.
  • the wiring 97 is electrically connected. That is, by connecting the through vias 67 with the wiring 85, the drive circuit of the first semiconductor substrate 41 and the drive circuit of the second semiconductor substrate 42 are connected.
  • Light shielding film 87 is provided above the interface state suppression film 82 on the light-receiving surface A in the pixel region 63 of the chip region 61, and includes a plurality of light-receiving openings 87 a corresponding to each photodiode (photoelectric conversion unit) 21. Have.
  • a light-shielding film 87 is made of a conductive material having excellent light-shielding properties, such as aluminum (Al) or tungsten (W), and is grounded to the first semiconductor substrate 41 at the opening 87b. It is provided in a state.
  • the transparent protective film 88 is provided in the chip region 61 and the PAD region 62 so as to cover the cap film 86 and the light shielding film 87 on the light receiving surface A.
  • the transparent protective film 88 is made of an insulating material, and is made of, for example, acrylic resin.
  • Color filter 89 and on-chip lens 90 In the pixel region 63 of the chip region 61, a color filter 89 and an on-chip lens 90 corresponding to each photodiode 21 are provided on the transparent protective film 88.
  • the color filter 89 is configured with each color corresponding to each photodiode 21.
  • the arrangement of the color filters 89 for each color is not particularly limited.
  • the on-chip lens 90 focuses the incident light on each photodiode 21.
  • an on-chip lens film 90 a integral with the on-chip lens 90 is provided on the transparent protective film 88.
  • the through via 67 provided through the first semiconductor substrate 41 to reach the wiring layer 71 and connected to the embedded wiring 77 is, for example, as shown in FIG. connection unit 43A shown, 43B of the connection node N 1a ⁇ N ma, corresponding to N 1b ⁇ N mb. Then, the switching elements SW 1a to SW ma and SW 1b to SW mb of the switch sections 45A and 45B are connected to the through via 67 via the embedded wiring 77.
  • the imaging element wafer 60 employs a configuration in which the transistor 20 is used as the switch elements SW 1a to SW ma and SW 1b to SW mb of the switch units 45A and 45B in FIG. From the viewpoint of the process, the transistor 20 has the same conductivity type as the transistors constituting the pixel 2 (the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25 in FIG. 2). It is more preferable to use an N-channel transistor) than to use transistors of different conductivity types.
  • the source / drain region 201 of the transistor 20 as a switch element is provided on the chip region 61 of the first semiconductor substrate 41 on the surface side opposite to the light receiving surface A.
  • the gate electrode 203 of the transistor 20 is disposed on the interface side with the first semiconductor substrate 41 in the chip region 61 of the wiring layer 71 provided on the surface of the first semiconductor substrate 41, It is provided via an insulating film.
  • the measurement pad 26 is provided on the same layer as the protective film 72 covering the wiring layer 71. Measuring pad 26, and the first electrode 47A and second electrode 47B of FIG. 6, the first electrode 47A _1 in FIG. 8, 47A _2 and second electrode 47B _1, the electrode pads corresponding to 47B _2 is there.
  • the measurement pad 26 is a needle contact terminal used for an open / short inspection of the wiring on the first semiconductor substrate 41 side before the first semiconductor substrate 41 and the second semiconductor substrate 42 are bonded to each other.
  • the imaging device in which the light receiving unit (photoelectric conversion unit) and the pixel circuit are both formed on the first semiconductor substrate 41 which is the first substrate is exemplified. In some cases, only the light receiving portion is formed on a separate substrate. In this case, a pixel circuit (or a part thereof) is formed on the first semiconductor substrate 41, and the pixel circuit is electrically connected to a light receiving portion of another substrate by Cu-Cu hybrid bonding or the like. become.
  • the CMOS image sensor 1 according to the present embodiment described above can be used for various devices that sense light such as visible light, infrared light, ultraviolet light, and X-ray, as shown in FIG. 13, for example. Specific examples of various devices are listed below.
  • a device that captures images for viewing such as a digital camera or a portable device with a camera function.
  • Devices used for traffic such as in-vehicle sensors that capture images of the rear, surroundings, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles, etc.
  • Apparatus used for home appliances such as TVs, refrigerators, air conditioners, etc. in order to take images and operate the equipment in accordance with the gestures ⁇ Endoscopes, devices that perform blood vessel imaging by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes ⁇ Equipment used for security, such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for photographing skin and scalp Beauty such as microscope
  • Such action camera or wearable cameras provided by equipment and sports applications such as for the use, such as a camera for monitoring a sports state of the apparatus, groves and crops that are provided for use in, is provided for use in agricultural equipment
  • ⁇ Electronic device of the present disclosure The technology according to the present disclosure can be applied to various products.
  • an imaging apparatus such as a digital still camera or a video camera
  • a portable terminal apparatus having an imaging function such as a mobile phone, or a copying machine using an imaging element in an image reading unit will be described.
  • FIG. 14 is a block diagram illustrating a configuration of an imaging device that is an example of the electronic device of the present disclosure.
  • an imaging apparatus 100 includes an imaging optical system 101 including a lens group and the like, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device 106. , An operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the imaging optical system 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the optical system 101 into an electric signal for each pixel and outputs the electric signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing, for example, white balance processing, demosaic processing, gamma correction processing, and the like.
  • the frame memory 104 is used for storing data as needed in the course of signal processing in the DSP circuit 103.
  • the display device 105 includes a panel-type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or the still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disk, and a hard disk (HDD) drive.
  • a recording medium such as a portable semiconductor memory, an optical disk, and a hard disk (HDD) drive.
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies, which are operating power supplies for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107, to these supply targets.
  • the CMOS image sensor 1 according to the above-described embodiment can be used as the imaging unit 102.
  • the wiring formed for each pixel row or each pixel column can be inspected with a minimum number of additional circuits, so that an increase in chip area can be suppressed. Therefore, by using the CMOS image sensor 1 according to the above-described embodiment as the imaging unit 102, it is possible to contribute to suppressing an increase in the size of the imaging device 100.
  • the present disclosure may have the following configurations.
  • ⁇ A. Image sensor ⁇ [A-1] a first substrate on which a pixel circuit connected to a light receiving unit is formed, and a second substrate on which a pixel control unit for controlling the pixel circuit is formed,
  • the first substrate is A first wiring formed corresponding to the first pixel row or pixel column; A second wiring formed corresponding to the second pixel row or pixel column; A first connection unit that connects the first wiring to the pixel control unit; A second connection unit that connects the second wiring and the pixel control unit; A switch unit that controls connection between the first wiring and the second wiring; A first electrode connected to the first wiring via the switch unit, and A second electrode connected to the second wiring via the switch unit; Imaging device.
  • the first wiring and the second wiring are provided for each pixel row, each pixel column, or each pixel row and each pixel column in a matrix of pixel arrangement.
  • the switch unit connects the first wiring and the second wiring in series between the first electrode and the second electrode.
  • a plurality of wirings exist between the first wiring and the second wiring, A switch unit that connects a first wiring, a plurality of wirings, and a second wiring in series between the first electrode and the second electrode; The imaging device according to the above [A-3].
  • the first wiring, the plurality of wirings, and the second wiring can be inspected for disconnection between the first electrode and the second electrode.
  • [A-6] Between the first electrode and the second electrode, it is possible to inspect the quality of a transistor forming a pixel.
  • [A-7] The first electrode and the second electrode are provided two by two, The switch unit connects a first line, a plurality of lines, and a line of an odd row / odd column among the second lines in series between one of the first electrodes and one of the second electrodes.
  • a first wiring, a plurality of wirings, and wirings of even rows / even columns among the second wirings are connected in series between the other of the first electrodes and the other of the second electrodes;
  • [A-9] Checking for short-circuit between adjacent wirings by checking whether a current flows between odd-row / odd-column serial connection wiring and even-row / even-column serial connection wiring Is possible, The imaging device according to the above [A-7].
  • the switch element constituting the switch section is composed of a transistor of the same conductivity type as the transistor constituting the pixel.
  • the first substrate is A first wiring formed corresponding to the first pixel row or pixel column; A second wiring formed corresponding to the second pixel row or pixel column; A first connection unit that connects the first wiring to the pixel control unit; A second connection unit that connects the second wiring and the pixel control unit; A switch unit that controls connection between the first wiring and the second wiring; A first electrode connected to the first wiring via the switch unit, and A second electrode connected to the second wiring via the switch unit; An electronic device having an image sensor.
  • the first wiring and the second wiring are provided for each pixel row and each pixel column, or for each pixel row and each pixel column in a pixel arrangement in a matrix.
  • the switch unit connects the first wiring and the second wiring in series between the first electrode and the second electrode.
  • a plurality of wirings exist between the first wiring and the second wiring, A switch unit that connects a first wiring, a plurality of wirings, and a second wiring in series between the first electrode and the second electrode; The electronic device according to the above [B-3].
  • [B-7] The first electrode and the second electrode are provided two by two, The switch unit connects a first line, a plurality of lines, and a line of an odd row / odd column among the second lines in series between one of the first electrode and one of the second electrodes.
  • a first wiring, a plurality of wirings, and wirings of even rows / even columns among the second wirings are connected in series between the other of the first electrodes and the other of the second electrodes;
  • SYMBOLS 1 CMOS image sensor, 2 ... Pixel, 11 ... Pixel array part, 12 ... Row selection part, 13 ... Constant current source part, 14 ... Analog-digital conversion part, 15 ... Horizontal transfer scanning section, 16 ... Signal processing section, 17 ... Timing control section, 18 ... Horizontal transfer line, 19 ... Reference signal generation section, 21 ... Photodiode (photoelectric conversion) , 22 ... transfer transistor, 23 ... reset transistor, 24 ... amplification transistor, 25 ... selection transistor, 31 (31 1 to 31 m ) ... control line, 32 (32 1 ...

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Abstract

本開示の撮像素子は、受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成る。そして、第１の基板は、第１の画素行又は画素列に対応して形成された第１の配線、第２の画素行又は画素列に対応して形成された第２の配線、第１の配線と画素制御部とを接続する第１の接続部、第２の配線と画素制御部とを接続する第２の接続部、第１の配線と第２の配線との接続を制御するスイッチ部、スイッチ部を介して第１の配線に接続される第１の電極、及び、スイッチ部を介して第２の配線に接続される第２の電極を備える。

Description

撮像素子及び電子機器
　本開示は、撮像素子及び電子機器に関する。
　半導体基板上にマトリクス状に配置されて成る受光素子について、受光信号出力用の穿孔状電極が形成される以前の状態でも、検査を行うことができるようにした受光チップがある（例えば、特許文献１参照）。
　特許文献１に記載の受光チップでは、複数の受光素子を幾つかの素子群に分割し、各素子群に対応して検査用パッドを設ける。そして、各素子群をそれぞれ共通の検査用信号線に接続し、各検査用パッドには、出力回路及び入力回路の双方を接続し、切替スイッチにより、検査用信号線を、対応する検査用パッドの出力回路又は入力回路の何れかに接続することで、検査用パッドを用いて受光素子の検査を可能にしている。
特開２０１５－１６５５４４号公報
　上記の特許文献１に記載の受光チップは、受光信号出力用の穿孔状電極が形成される以前の状態での、受光素子の検査を目的としてなされたものである。
　本開示は、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができる撮像素子及び当該撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の撮像素子は、
　受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の画素行又は画素列に対応して形成された第１の配線、
　第２の画素行又は画素列に対応して形成された第２の配線、
　第１の配線と画素制御部とを接続する第１の接続部、
　第２の配線と画素制御部とを接続する第２の接続部、
　第１の配線と第２の配線との接続を制御するスイッチ部、
　スイッチ部を介して第１の配線に接続される第１の電極、及び、
　スイッチ部を介して第２の配線に接続される第２の電極を備えることを特徴とする。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の撮像素子を有することを特徴とする。
図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、ＣＭＯＳイメージセンサに搭載される列並列アナログ－デジタル変換部の構成の一例を示すブロック図である。 図４は、積層型のチップ構造の概略を示す分解斜視図である。 図５は、本開示の実施形態に係る第１半導体基板の具体的な構成を示す概略構成図である。 図６は、実施例１に係るスイッチ部の回路例を示す回路図である。 図７は、実施例１における１本のデイジーチェーンのオープンテストを行うための回路例を示す回路図である。 図８は、実施例２に係るスイッチ部の回路例を示す回路図である。 図９は、実施例２における２本のデイジーチェーンのオープンテストを行うための回路例を示す回路図である。 図１０は、実施例２における隣接配線（制御線）間のショートテストを行うための回路例を示す回路図である。 図１１は、実施例３に係る撮像素子ウェハの要部を示す断面図である。 図１２は、本開示の変形例に係る第１半導体基板の具体的な構成を示す概略構成図である。 図１３は、本開示に係る技術の適用例を示す図である。 図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
　１．本開示の撮像素子及び電子機器、全般に関する説明
　２．本開示の撮像素子
　　２－１．ＣＭＯＳイメージセンサの構成例
　　２－２．画素の構成例
　　２－３．アナログ－デジタル変換部の構成例
　　２－４．積層型のチップ構造
　３．実施形態の説明
　　３－１．実施例１（オープンテストの例）
　　３－２．実施例２（オープン／ショートテストの例）
　　３－３．実施例３（オープン／ショートのテスト機能を備えた撮像素子ウェハの例）
　４．変形例
　５．本開示の電子機器（撮像装置の例）
　６．本開示がとることができる構成
＜本開示の撮像素子及び電子機器、全般に関する説明＞
　本開示の撮像素子及び電子機器にあっては、第１の配線及び第２の配線について、行列状の画素配置の画素行毎、画素列毎、又は、画素行毎及び画素列毎に設けられている構成とすることができる。また、スイッチ部について、第１の電極と第２の電極との間に、第１の配線と第２の配線とを直列に接続する構成とすることができる。
　上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、第１の配線と第２の配線との間に複数の配線が存在しており、スイッチ部について、第１の電極と第２の電極との間に、第１の配線、複数の配線、及び、第２の配線を直列に接続する構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、第１の電極と第２の電極との間において、第１の配線、複数の配線、及び、第２の配線の断線の有無の検査を行うことが可能な構成とすることができる。あるいは又、第１の電極と第２の電極との間において、画素を構成するトランジスタの良否の検査を行うことが可能な構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、第１の電極及び第２の電極が２つずつ設けられている構成とすることができる。このとき、スイッチ部について、第１の電極の一方と第２の電極の一方との間に、第１の配線、複数の配線、及び、第２の配線のうち奇数行／奇数列の配線を直列に接続し、第１の電極の他方と第２の電極の他方との間に、第１の配線、複数の配線、及び、第２の配線のうち偶数行／偶数列の配線を直列に接続する構成とすることができる。
　更に、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、第１の電極の一方と第２の電極の一方との間において、奇数行／奇数列の配線の断線の有無の検査を行い、第１の電極の他方と第２の電極の他方との間において、偶数行／偶数列の配線の断線の有無の検査を行うことが可能な構成とすることができる。または、奇数行／奇数列の直列接続の配線と、偶数行／偶数列の直列接続の配線との間に電流が流れるか否かによって隣接配線間の短絡の有無の検査を行うことが可能な構成とすることができる。
　また、上述した好ましい構成を含む本開示の撮像素子及び電子機器にあっては、スイッチ部を構成するスイッチ素子について、画素を構成するトランジスタと同じ導電型のトランジスタから成る構成とすることができる。
＜本開示の撮像素子＞
　本開示の技術が適用される、本開示の撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ－Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
［ＣＭＯＳイメージセンサの構成例］
　図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　本例に係るＣＭＯＳイメージセンサ１は、受光部（光電変換部）を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に制御線３１1～３１m（以下、総称して「制御線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２1～３２n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。制御線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、制御線３１について１本の配線として図示しているが、１本に限られるものではない。制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部分、即ち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に垂直信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２1～３２nの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器の集合から成る。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３２1～３２nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ－デジタル変換部である。
　列並列アナログ－デジタル変換部１４におけるアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。但し、アナログ－デジタル変換器としては、シングルスロープ型アナログ－デジタル変換器に限られるものではなく、逐次比較型アナログ－デジタル変換器やデルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器などを用いることができる。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ－デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。
　信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。
［画素の回路構成例］
　図２は、画素２の回路構成の一例を示す回路図である。画素２は、受光部である光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとしては、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。画素２をＮチャネルトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この画素２に対して、先述した制御線３１として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　尚、選択トランジスタ２５については、高電位側電源電圧ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［アナログ－デジタル変換部の構成例］
　次に、列並列アナログ－デジタル変換部１４の構成例について説明する。図３は、列並列アナログ－デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ－デジタル変換部１４は、垂直信号線３２1～３２nの各々に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合から成る列並列アナログ－デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ－デジタル変換器１４０が配置されて成るアナログ－デジタル変換部１４とすることも可能である。
［積層型のチップ構造］
　上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造は、積層型のチップ構造（所謂、積層チップ）となっている。また、画素２の構造については、配線層が形成される側の基板面を表面（正面）とするとき、その反対側の裏面側から光が照射される裏面照射型の画素構造とすることもできるし、表面側から光が照射される表面照射型の画素構造とすることもできる。
　図４は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図４に示すように、積層型のチップ構造は、第１半導体基板４１及び第２半導体基板４２の少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、１層目の第１半導体基板４１には、画素アレイ部１１の各画素２、制御線３１1～３１m、及び、垂直信号線３２1～３２nが形成される。また、２層目の第２半導体基板４２には、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等から成る画素制御部が形成される。画素制御部は、画素アレイ部１１の周辺回路部である。そして、１層目の第１半導体基板４１と２層目の第２半導体基板４２とは、ＴＣＶ（Through Chip Via）やＣｕ－Ｃｕハイブリッドボンディングなどの接続部４３，４４で電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１によれば、１層目の第１半導体基板４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、第１半導体基板４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４１には、画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４２には、画素制御部の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１を製造するに当たって、プロセスの最適化を図ることができるメリットもある。特に、画素制御部を作製するに当たっては、先端プロセスの適用が可能になる。
　尚、ここでは、第１半導体基板４１及び第２半導体基板４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等から成る画素制御部については、２層目以降の半導体基板に分散して形成することができる。
　ところで、ＣＭＯＳイメージセンサ１の良品／不良品の選別では、制御線３１1～３１mや垂直信号線３２1～３２nなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われる。画素アレイ部１１が形成された第１半導体基板４１と、画素制御部が形成された第２半導体基板４２とを貼り合わせた３次元構造の積層チップ（積層型のチップ構造）の場合は、第１半導体基板４１及び第２半導体基板４２を貼り合わせた後の最終形状であるウェハ状態での検査にて、良品／不良品の選別を行うケースが一般的である。
　積層チップの積層方式には、ウェハとウェハとを貼り合わせる方式（ＷＯＷ：Wafer On Wafer）や、ウェハと良品チップとを貼り合わせる方式（ＣＯＷ：Chip On Wafer）などがある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。
　ところで、図４に示す積層構造の場合には、第１半導体基板４１側は、面積効率や工程削減視点の最適化により、図２に示すようにＮチャネルトランジスタのみで画素回路が構成されている。そして、画素アレイ部１１の周辺回路である画素制御部は、第２半導体基板４２側に形成されている。すなわち、第１半導体基板４１側には、画素制御部が搭載されていない。そのため、ＣＯＷ方式の積層チップの場合は、貼り合わせ前に、センサ基板（画素チップ）である第１半導体基板４１側の良品／不良品の選別を行うことが困難であり、歩留り改善効果が抑制されている。
　先述したように、第１半導体基板４１と第２半導体基板４２とは、ＴＣＶ（Through Chip Via）やＣｕ－Ｃｕハイブリッドボンディングなどの接続部４３，４４で電気的に接続されており、その接続部４３，４４は、制御線３１1～３１m及び垂直信号線３２1～３２nが接続される接続ノードで構成される。そして、接続部４３，４４の接続ノードの数は、画素アレイ部１１の画素数に比例し、数万本の数となる。この接続ノードの全てに針当て端子を搭載することで、制御線３１1～３１m及び垂直信号線３２1～３２nの配線のオープン／ショートの検査を行うことも可能である。しかし、端子ピッチ及び端子数に比べて針当て端子はサイズが数十倍も大きく、接続ノードの全てに針当て端子を搭載することは面積的にも現実的でない。
＜実施形態の説明＞
　近年の積層構造の撮像素子は、多画素高速化のために画素単体の不良率よりも、制御線３１1～３１mや垂直信号線３２1～３２nの配線、及び、接続部４３，４４の接続ノードの不良率が高い傾向にある。そこで、本開示の実施形態では、画素アレイ部１１が形成されるセンサ基板である第１半導体基板４１において、配線層のみのチェックを主眼におき、最小限の回路を追加することにより、配線のオープン／ショートの有無の検査を、少数の針当て端子で実現できるようにする。以下に、本開示の実施形態に係る第１半導体基板４１の具体的な構成について、図５を用いて説明する。
　第１の基板である第１半導体基板４１には、第１の画素行又は画素列に対応して第１の配線が形成され、第２の画素行又は画素列に対応して第２の配線が形成されている。ここでは、画素行に対応して形成される第１の配線は、１行目の画素行に対応して形成される制御線３１1を言い、画素行に対応して形成される第２の配線は、ｍ行目の画素行に対応して形成される制御線３１mを言う。そして、第１の配線と第２の配線との間には、複数の配線、即ち、制御線３１2～制御線３１m-1が存在している。
　また、画素列に対応して形成される第１の配線は、１列目の画素列に対応して形成される垂直信号線３２1を言い、画素列に対応して形成される第２の配線は、ｎ列目の画素列に対応して形成される垂直信号線３２nを言う。そして、第１の配線と第２の配線との間には、複数の配線、即ち、垂直信号線３２2～垂直信号線３２n-1が存在している。
　図４でも説明したように、第１半導体基板４１には、第１半導体基板４１上に形成された配線（制御線３１1～３１m及び垂直信号線３２1～３２n）と、第２の基板である第２半導体基板４２上に形成された画素制御部とを接続する接続部４３（４３Ａ，４３Ｂ），４４（４４Ａ，４４Ｂ）が設けられている。第１半導体基板４１には更に、スイッチ部４５Ａ，４５Ｂ及びスイッチ部４６Ａ，４６Ｂ、並びに、第１の電極４７Ａ，４８Ａ及び第２の電極４７Ｂ，４８Ｂが設けられている。第１の電極４７Ａ，４８Ａ及び第２の電極４７Ｂ，４８Ｂは、ウェハ状態での検査に用いられる針当て端子である。
　スイッチ部４５Ａ，４５Ｂは、第１の配線である制御線３１1と、第２の配線である制御線３１mとの接続を制御する。スイッチ部４６Ａ，４６Ｂは、第１の配線である垂直信号線３２1と、第２の配線である垂直信号線３２nとの接続を制御する。第１の電極４７Ａは、スイッチ部４５Ａを介して制御線３１1に接続される。第２の電極４７Ｂは、スイッチ部４５Ｂを介して制御線３１mに接続される。第１の電極４８Ａは、スイッチ部４６Ａを介して垂直信号線３２1に接続される。第２の電極４８Ｂは、スイッチ部４６Ｂを介して垂直信号線３２nに接続される。第１の電極４７Ａ，４８Ａ、及び、第２の電極４７Ｂ，４８Ｂは、針当て端子である。
　上述したように、本実施形態によれば、３次元積層構造のＣＭＯＳイメージセンサ１において、スイッチ部４５Ａ，４５Ｂ及びスイッチ部４６Ａ，４６Ｂ、並びに、第１の電極４７Ａ，４８Ａ及び第２の電極４７Ｂ，４８Ｂの最小限の回路を追加することにより、配線のオープン／ショートの有無の検査を実現することができる。その結果、チップ面積の増大の抑制と歩留りの向上とを両立させることができる。
　以下に、スイッチ部４５Ａ，４５Ｂ及びスイッチ部４６Ａ，４６Ｂ、並びに、第１の電極４７Ａ，４８Ａ及び第２の電極４７Ｂ，４８Ｂの最小限の回路の追加によって、配線のオープン／ショートの検査を実現する本実施形態の具体的な実施例について説明する。
　以下では、制御線３１1～３１mのオープン／ショートの有無の検査を行うためのスイッチ部４５Ａ，４５Ｂ、第１の電極４７Ａ、及び、第２の電極４７Ｂについて説明することとする。
［実施例１］
　実施例１は、制御線３１1～３１mのオープン（断線）の有無の検査を行うためのスイッチ部４５Ａ，４５Ｂの回路例である。実施例１に係るスイッチ部４５Ａ，４５Ｂの回路例を図６に示す。
　接続部４３Ａ，４３Ｂは各々、画素アレイ部１１の行数に対応した数の接続ノードＮ1a～Ｎma，Ｎ1b～Ｎmbによって構成されている。そして、これらの接続ノードＮ1a～Ｎma，Ｎ1b～Ｎmbには、制御線３１1～３１mの両端が接続されている。
　スイッチ部４５Ａ，４５Ｂは各々、画素アレイ部１１の行数に対応した数のスイッチ素子ＳＷ1a～ＳＷma，ＳＷ1b～ＳＷmbによって構成されている。スイッチ部４５Ａ，４５Ｂは、制御線３１1～３１mのオープン検査（テスト）時に、スイッチ素子ＳＷ1a～ＳＷma，ＳＷ1b～ＳＷmbをオン（閉）状態にすることによって、以下に説明するように、制御線３１1～３１mを直列に接続したデイジーチェーンとする。
　スイッチ部４５Ａにおいて、１行目のスイッチ素子ＳＷ1aの一端は第１の電極４７Ａに接続されている。各行のスイッチ素子ＳＷ1a～ＳＷmaの各他端は、接続部４３Ａの接続ノードＮ1a～Ｎmaにそれぞれ接続されている。そして、２行目のスイッチ素子ＳＷ2a及び３行目のスイッチ素子ＳＷ3aの各一端が共通に接続され、４行目のスイッチ素子ＳＷ4a及び５行目のスイッチ素子ＳＷ5aの各一端が共通に接続されている。以降同様に、２行毎にスイッチ素子の各一端が共通に接続され、最終的に、ｍ－１行目のスイッチ素子ＳＷm-1a及びｍ行目のスイッチ素子ＳＷmaの各一端が共通に接続されている。
　スイッチ部４５Ｂにおいて、各行のスイッチ素子ＳＷ1b～ＳＷmbの各一端は、接続部４３Ｂの接続ノードＮ1b～Ｎmbにそれぞれ接続されている。そして、１行目のスイッチ素子ＳＷ1b及び２行目のスイッチ素子ＳＷ2bの各他端が共通に接続され、３行目のスイッチ素子ＳＷ3b及び４行目のスイッチ素子ＳＷ4bの各他端が共通に接続されている。以降同様に、２行毎にスイッチ素子の各他端が共通に接続され、最終的に、ｍ－２行目のスイッチ素子ＳＷm-2a及びｍ－１行目のスイッチ素子ＳＷm-1aの各他端が共通に接続されている。そして、ｍ行目のスイッチ素子ＳＷmbの他端は、第２の電極４７Ｂに接続されている。
　上述したように、実施例１では、スイッチ部４５Ａ及びスイッチ部４５Ｂの各スイッチ素子の作用により、制御線３１1～３１mについて、第１の電極４７Ａと第２の電極４７Ｂとの間に直列に接続された１本のデイジーチェーンが形成される。このように、制御線３１1～３１mをデイジーチェーン接続することで、第１の電極４７Ａ及び第２の電極４７Ｂの少数の針当て端子で、複数の配線（制御線３１1～３１m）のオープン検査（テスト）を行うことができる。
　１本のデイジーチェーンのオープンテストを行うための回路例を図７に示す。１本のデイジーチェーンのオープンテストには、２個の測定用プローブ５１，５２を用いることになる。そして、測定用プローブ５１，５２間に測定回路５３を接続し、測定用プローブ５１，５２を、針当て端子である第１の電極４７Ａ及び第２の電極４７Ｂに接触させることによって１本のデイジーチェーンのオープンテストを行うことができる。測定用プローブ５１，５２間に接続する測定回路５３については、例えば、直流電源５３１、抵抗素子５３２、及び、電流計５３３が直列接続されて成る回路構成とすることができる。
　上記の実施例１では、制御線３１1～３１mのオープン有無の検査を行うためのスイッチ部４５Ａ，４５Ｂ、第１の電極４７Ａ、及び、第２の電極４７Ｂを例に挙げて説明したが、垂直信号線３２1～３２nのオープン有無の検査を行うためのスイッチ部４６Ａ，４６Ｂ、第１の電極４８Ａ、及び、第２の電極４８Ｂについても同様である。
　また、上記の実施例１では、制御線３１1～３１m及び垂直信号線３２1～３２nの双方のオープン有無の検査を行う構成としたが、制御線３１1～３１m及び垂直信号線３２1～３２nのいずれか一方のオープン有無の検査を行う構成とすることもできる。
［実施例２］
　実施例２は、制御線３１1～３１mのオープン（断線）の有無、及び、隣接配線間のショート（短絡）の有無の検査を行うためのスイッチ部４５Ａ，４５Ｂの回路例である。実施例２に係るスイッチ部４５Ａ，４５Ｂの回路例を図８に示す。
　実施例２の場合、隣接配線間のショートテストを実現するために、第１の電極４７Ａ及び第２の電極４７Ｂを２つずつ設けられている（第１の電極４７Ａ_1，４７Ａ_2及び第２の電極４７Ｂ_1，４７Ｂ_2）。
　スイッチ部４５Ａにおいて、１行目のスイッチ素子ＳＷ1a及び２行目のスイッチ素子ＳＷ2aの各一端は第１の電極４７Ａ_1，４７Ａ_2にそれぞれ接続されている。各行のスイッチ素子ＳＷ1a～ＳＷmaの各他端は、接続部４３Ａの接続ノードＮ1a～Ｎmaにそれぞれ接続されている。そして、３行目のスイッチ素子ＳＷ3a及び５行目のスイッチ素子ＳＷ5aの各一端が共通に接続され、４行目のスイッチ素子ＳＷ4a及び６行目のスイッチ素子ＳＷ6aの各一端が共通に接続されている。以降同様に、１行おきに２行単位でスイッチ素子の各一端が共通に接続され、最終的に、ｍ－２行目のスイッチ素子ＳＷm-2a及びｍ行目のスイッチ素子ＳＷmaの各一端が共通に接続されている。
　スイッチ部４５Ｂにおいて、各行のスイッチ素子ＳＷ1b～ＳＷmbの各一端は、接続部４３Ｂの接続ノードＮ1b～Ｎmbにそれぞれ接続されている。そして、１行目のスイッチ素子ＳＷ1b及び３行目のスイッチ素子ＳＷ3bの各他端が共通に接続され、２行目のスイッチ素子ＳＷ2b及び４行目のスイッチ素子ＳＷ4bの各他端が共通に接続されている。以降同様に、１行おきに２行単位でスイッチ素子の各一端が共通に接続されている。そして、ｍ－１行目のスイッチ素子ＳＷm-1a及びｍ行目のスイッチ素子ＳＷmb各他端は、第２の電極４７Ｂ_1，４７Ｂ_2にそれぞれ接続されている。
　上述したように、実施例２では、スイッチ部４５Ａ及びスイッチ部４５Ｂの各スイッチ素子の作用により、制御線３１1～３１mについて、第１の電極４７Ａ_1と第２の電極４７Ｂ_1との間、及び、第１の電極４７Ａ_2と第２の電極４７Ｂ_2との間に、奇数行、偶数行毎に（即ち、１行おきに）直列に接続された２本のデイジーチェーンが形成される。このように、制御線３１1～３１mを１行おきにデイジーチェーン接続することで、第１の電極４７Ａ_1，４７Ａ_2及び第２の電極４７Ｂ_1，４７Ｂ_2の少数の針当て端子で、複数の配線（制御線３１1～３１m）のオープンテストを行うことができる。
　２本のデイジーチェーンのオープンテストを行うための回路例を図９に示す。２本のデイジーチェーンのオープンテストには、４個の測定用プローブ５１_1，５１_2及び５２_1，５２_2を用いることになる。そして、測定用プローブ５１_1，５２_1間に測定回路５３_1を接続し、測定用プローブ５１_2，５２_2間に測定回路５３_2を接続し、測定用プローブ５１_1，５１_2及び５２_1，５２_2を第１の電極４７Ａ_1，４７Ａ_2及び第２の電極４７Ｂ_1，４７Ｂ_2に接触させることによって２本のデイジーチェーンのオープンテストを行うことができる。測定回路５３_1，５３_2については、実施例１の場合と同様の構成とすることができる。
　また、実施例２では、制御線３１1～３１mについて、オープンテストに加えて、隣接配線（制御線）間のショート（短絡）の有無の検査（テスト）を行うことができる。隣接配線間のショートテストについては、２本（２系統）のデイジーチェーン間に所定の電圧を与えたときに、当該２本のデイジーチェーン間に電流が流れるか否かによって行うことができる。
　隣接配線間のショートテストを行うための回路例を図１０に示す。例えば、測定用プローブ５１_2及び測定用プローブ５２_2を介して、第１の電極４７Ａ_1及び第２の電極４７Ｂ_1を、基準電位としてのグランドに接続する（接地する）。そして、測定用プローブ５１_1とグランドとの間に、直流電源５３１及び電流計５３３を直列に接続し、測定用プローブ５１_1を第１の電極４７Ａ_1に接触させる。これにより、２本のデイジーチェーン間に所定の電圧を与え、当該２本のデイジーチェーン間に電流が流れるか否かによって隣接配線間のショートの有無の検査を行うことができる。
　上記の実施例２では、制御線３１1～３１mのオープン／ショートテストを行うためのスイッチ部４５Ａ，４５Ｂ、第１の電極４７Ａ、及び、第２の電極４７Ｂを例に挙げて説明したが、垂直信号線３２1～３２nのオープン／ショートテストを行うためのスイッチ部４６Ａ，４６Ｂ、第１の電極４８Ａ、及び、第２の電極４８Ｂについても同様である。
　また、上記の実施例２では、制御線３１1～３１m及び垂直信号線３２1～３２nの双方のオープン／ショートテストを行う構成としたが、制御線３１1～３１m及び垂直信号線３２1～３２nのいずれか一方のオープン／ショートテストを行う構成とすることもできる。
［実施例３］
　実施例３は、配線のオープン／ショートのテスト機能を備えた撮像素子ウェハの例である。実施例３に係る撮像素子ウェハの要部の断面図を図１１に示す。実施例３に係る撮像素子ウェハ６０は、画素アレイ部１１が形成されたセンサ基板である第１半導体基板４１と、画素アレイ部１１の周辺回路部が形成された回路基板である第２半導体基板４２とを積層させた状態で貼り合わせた３次元構造となっている。
　実施例３に係る撮像素子ウェハ６０は、平面的に見ると、チップ領域６１とＰＡＤ領域６２とで構成されている。そして、チップ領域６１は、画素領域６３と周辺領域６４とで構成されている。
　第１半導体基板４１の受光面Ａとは逆の表面側、即ち、第２半導体基板４２側の面上には、配線層７１、及び、当該配線層７１を覆う保護膜７２が設けられている。一方、第２半導体基板４２の表面側、即ち、第１半導体基板４１側の面上には、配線層７３、及び、当該配線層７３を覆う保護膜７４が設けられている。また、第２半導体基板４２の裏面側には、保護膜７５が設けられている。これらの第１半導体基板４１及び第２半導体基板４２は、保護膜７２と保護膜７４との間で貼り合わせられている。
　第１半導体基板４１の裏面側、即ち、受光面Ａ上には、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、配線溝形成膜８４、配線８５、キャップ膜８６、及び、遮光膜８７が設けられている。そして、遮光膜８７上には、透明保護膜８８、カラーフィルタ８９、及び、オンチップレンズ９０がこの順に積層されている。
　以上のような層構成の撮像素子ウェハ６０において、ＰＡＤ領域６２の配線層７３にはデバイス端子５５が設けられており、当該デバイス端子５５は、チップ領域６１の配線層７３から延設された駆動回路の埋込配線９７と接続されている。更に、ＰＡＤ領域６２には、受光面Ａ側に開口した開口部６２ａが設けられおり、当該開口部６２ａは、デバイス端子５５を露出させる貫通孔として形成されている。
　次に、上記の構成の撮像素子ウェハ６０において、第１半導体基板４１の各層の構成、第２半導体基板４２の各層の構成、及び、受光面Ａ上の各層の構成の詳細について順に説明する。
（第１半導体基板／センサ基板）
　第１半導体基板４１は、例えば単結晶シリコン基板を薄膜化したものである。第１半導体基板４１における各チップ領域６１内の画素領域６３には、受光面Ａに沿って複数のフォトダイオード（光電変換部）２１が配列形成されている。フォトダイオード２１は、例えばｎ型拡散層とｐ型拡散層との積層構造で構成されている。尚、フォトダイオード２１は、画素毎に設けられており、図１１においては１画素分の断面構造を図示している。
　また、第１半導体基板４１のチップ領域６１において、受光面Ａとは逆の表面側には、ｎ＋型不純物層からなるフローティングディフュージョンＦＤ、トランジスタＴｒのソース／ドレイン領域６５、更には、ここでの図示を省略した他の不純物層、及び、素子分離領域６６などが設けられている。
　更に、第１半導体基板４１のチップ領域６１において、画素領域６３の外側の周辺領域６４には、第１半導体基板４１を貫通する貫通ビア６７が設けられている。この貫通ビア６７は、第１半導体基板４１を貫通して形成された接続孔内に、分離絶縁膜６８を介して埋め込まれた導電性材料によって構成されている。
　第１半導体基板４１の表面上に設けられた配線層７１のチップ領域６１には、第１半導体基板４１との界面側に、ここでの図示を省略したゲート絶縁膜を介して、転送ゲートＴＧ及びトランジスタＴｒのゲート電極６９、更には、ここでの図示を省略した他の電極が設けられている。ここで、転送ゲートＴＧは、図２の画素回路における転送トランジスタ２２のゲート電極に相当し、トランジスタＴｒは、他のトランジスタに相当する。
　転送ゲートＴＧ及びゲート電極６９は、層間絶縁膜７６で覆われており、この層間絶縁膜７６に設けられた溝パターン内には、例えば銅（Ｃｕ）を用いた埋込配線７７が多層配線として設けられている。これらの埋込配線７７は、ビアによって相互に接続され、また一部がソース／ドレイン領域６６、転送ゲートＴＧ、更には、ゲート電極６９に接続された構成となっている。また、埋込配線７７には、第１半導体基板４１に設けられた貫通ビア６７も接続され、トランジスタＴｒ及び埋込配線７７等によって画素回路が構成されている。
　以上のような埋込配線７７が形成された層間絶縁膜７６上に、絶縁性の保護膜７２が設けられている。そして、保護膜７２表面において、センサ基板である第１半導体基板４１が、回路基板である第２半導体基板４２に貼り合わせられて積層化されている。
（第２半導体基板／回路基板）
　第２半導体基板４２は、例えば単結晶シリコン基板を薄膜化したものである。この第２半導体基板４２のチップ領域６１において、第１半導体基板４１側の表面層には、トランジスタＴｒのソース／ドレイン領域９１、更には、ここでの図示を省略した不純物層、及び、素子分離領域９２などが設けられている。
　第２半導体基板４２の表面上に設けられた配線層７３のチップ領域６１には、第２半導体基板４２との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられたゲート電極９５、更には、ここでの図示を省略した他の電極を有している。これらのゲート電極９５及び他の電極は、層間絶縁膜７８で覆われており、この層間絶縁膜７８に設けられた溝パターン内には例えば銅（Ｃｕ）を用いた埋込配線９７が多層配線として設けられている。これらの埋込配線９７は、ビアによって相互に接続され、また一部がソース／ドレイン領域９１やゲート電極９５に接続された構成となっている。
　更に、多層配線の第２半導体基板４２側には、アルミニウム配線９８が設けられている。アルミニウム配線９８は、ビアによって埋込配線９７と接続され、層間絶縁膜７８で覆われている。層間絶縁膜７８の表面はアルミニウム配線９８に応じた凹凸形状になっており、この凹凸表面を覆って平坦化膜７９が設けられ、その平坦化膜７９の表面は平坦面となっている。
　以上のような平坦化膜７９上に絶縁性の保護膜７４が設けられ、この保護膜７４表面において、回路基板である第２半導体基板４２が、センサ基板である第１半導体基板４１に貼り合わせられて積層化されている。また、第２半導体基板４２において、配線層７３が設けられた表面側とは逆の裏面側には、第２半導体基板４２を覆う保護膜７５が設けられている。
（受光面Ａ上の各層等）
　続いて、受光面Ａ上の各層、即ち、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、配線溝形成膜８４、配線８５、キャップ膜８６、遮光膜８７、透明保護膜８８、カラーフィルタ８９、及び、オンチップレンズ９０について説明する。
　チップ領域６１の周辺領域６４においては、第１半導体基板４１の受光面Ａ上に、受光面Ａ側から順に、反射防止膜８１、界面準位抑制膜８２、エッチングストップ膜８３、及び、配線溝形成膜８４が設けられている。更に、配線溝形成膜８４内に配線８５が設けられ、この配線８５を覆ってキャップ膜８６が設けられている。
　チップ領域６１の画素領域６３においては、第１半導体基板４１の受光面Ａ上に、反射防止膜８１、界面準位抑制膜８２、及び、遮光膜８７が設けられている。ＰＡＤ領域６２においては、第１半導体基板４１の受光面Ａ上に、反射防止膜８１及び界面準位抑制膜８２が設けられている。
　以上のような構成の各層において、各層の材料として、次のような材料を用いることができる。反射防止膜８１は、例えば酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、又は、窒化シリコンなど、酸化シリコンよりも高屈折率の絶縁性材料を用いて構成される。界面準位抑制膜８２は、例えば酸化シリコン（ＳｉＯ2）を用いて構成される。エッチングストップ膜８３は、上層の配線溝形成膜８４を構成する材料に対してエッチング選択比が低く抑えられる材料が用いられ、例えば窒化シリコン（ＳｉＮ）を用いて構成される。配線溝形成膜８４は、例えば酸化シリコン（ＳｉＯ2）を用いて構成される。キャップ膜８６は、例えば窒化シリコン（ＳｉＮ）を用いて構成される。
・配線８５、
　配線８５は、チップ領域６１の周辺領域６４における受光面Ａ上に、配線溝形成膜８４に埋め込まれた埋込配線として設けられている。この配線８５は貫通ビア６７と一体に埋め込まれて形成されたものであり、貫通ビア６７間を接続する。配線８５の上部は、キャップ膜８６で覆われている。
・貫通ビア６７
　貫通ビア６７は、チップ領域６１の周辺領域６４において、受光面Ａ上の配線８５からエッチングストップ膜８３、界面準位抑制膜８２、及び、反射防止膜８１を貫通し、更に第１半導体基板４１を貫通し、配線層７１に達した状態で設けられている。貫通ビア６７は複数設けられており、第１半導体基板４１の埋込配線７７、及び、第２半導体基板４２のアルミニウム配線９８又は埋込配線９７に接続されている。
　上記の配線８５及び貫通ビア６７は、配線溝形成膜８４に形成された配線溝とその底部の接続孔の内壁を連続的に覆う分離絶縁膜６８を介して、これらの配線溝及び接続孔に銅（Ｃｕ）を埋め込んで一体に構成される。ここで、配線溝の部分が配線８５に相当し、接続孔の部分が貫通ビア６７に相当する。また、分離絶縁膜６８は、例えば窒化シリコン（ＳｉＮ）のような銅（Ｃｕ）の拡散防止機能を有する材料を用いて構成される。
　このように、貫通ビア６７間を配線８５で接続することにより、貫通ビア６７がそれぞれ接続している第１半導体基板４１の埋込配線７７と、第２半導体基板４２のアルミニウム配線９８又は埋込配線９７との間を電気的に接続する。つまり、貫通ビア６７間を配線８５で接続することにより、第１半導体基板４１の駆動回路と第２半導体基板４２の駆動回路とが接続される。
・遮光膜８７
　遮光膜８７は、チップ領域６１の画素領域６３において、受光面Ａ上の界面準位抑制膜８２の上部に設けられ、各フォトダイオード（光電変換部）２１に対応する複数の受光開口部８７ａを備えている。このような遮光膜８７は、アルミニウム（Ａｌ）やタングステン（Ｗ）のような遮光性に優れた導電性材料を用いて構成され、開口部８７ｂにおいて、第１半導体基板４１に対して接地された状態で設けられている。
・透明保護膜８８
　透明保護膜８８は、受光面Ａ上のキャップ膜８６および遮光膜８７を覆う状態で、チップ領域６１及びＰＡＤ領域６２に設けられている。この透明保護膜８８は、絶縁性材料からなり、例えばアクリル樹脂などを用いて構成される。
・カラーフィルタ８９及びオンチップレンズ９０
　チップ領域６１の画素領域６３において、透明保護膜８８上に、各フォトダイオード２１に対応したカラーフィルタ８９およびオンチップレンズ９０が設けられている。カラーフィルタ８９は、各フォトダイオード２１に対応する各色で構成されている。各色のカラーフィルタ８９の配列については特に限定されることはない。オンチップレンズ９０は、入射光を各フォトダイオード２１に集光させる。一方、チップ領域６１の周辺領域６４及びＰＡＤ領域６２では、オンチップレンズ９０と一体であるオンチップレンズ膜９０ａが、透明保護膜８８上に設けられている。
　上記の構造の撮像素子ウェハ６０において、第１半導体基板４１を貫通し、配線層７１に達した状態で設けられ、埋込配線７７に接続されて設けられた貫通ビア６７は、例えば図６に示す接続部４３Ａ，４３Ｂの接続ノードＮ1a～Ｎma，Ｎ1b～Ｎmbに相当する。そして、貫通ビア６７には埋込配線７７を介して、スイッチ部４５Ａ，４５Ｂのスイッチ素子ＳＷ1a～ＳＷma，ＳＷ1b～ＳＷmbが接続されることになる。
　実施例３に係る撮像素子ウェハ６０にあっては、例えば図６のスイッチ部４５Ａ，４５Ｂのスイッチ素子ＳＷ1a～ＳＷma，ＳＷ1b～ＳＷmbとして、トランジスタ２０を用いる構成を採っている。プロセスの観点からすると、トランジスタ２０として、画素２を構成するトランジスタ（図２の転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５）と同じ導電型のトランジスタ（図２の場合はＮチャネルのトランジスタ）を用いる方が、異なる導電型のトランジスタを用いる場合よりも好ましい。
　スイッチ素子としてのトランジスタ２０のソース／ドレイン領域２０１は、第１半導体基板４１のチップ領域６１において、受光面Ａとは逆の表面側に設けられている。ここでの図示を省略した他の不純物層、及び、素子分離領域２０２なども同様である。また、トランジスタ２０のゲート電極２０３は、第１半導体基板４１の表面上に設けられた配線層７１のチップ領域６１において、第１半導体基板４１との界面側に、ここでの図示を省略したゲート絶縁膜を介して設けられている。
　また、第１半導体基板４１のチップ領域６１において、配線層７１を覆う保護膜７２と同じ層には測定用パッド２６が設けられている。測定用パッド２６は、図６の第１の電極４７Ａ及び第２の電極４７Ｂや、図８の第１の電極４７Ａ_1，４７Ａ_2及び第２の電極４７Ｂ_1，４７Ｂ_2に相当する電極パッドである。この測定用パッド２６は、第１半導体基板４１と第２半導体基板４２とを貼り合わせる前の段階において、第１半導体基板４１側の配線のオープン／ショートの検査に用いられる針当て端子である。
＜変形例＞
　以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明した撮像素子の構成、構造は例示であり、適宜、変更することができる。
［変形例１］
　上記の実施形態では、配線（制御線３１1～３１m／垂直信号線３２1～３２n）のオープン／ショートの有無の検査を行う場合を例に挙げて説明したが、配線のオープン／ショートの有無の検査に限られるものではない。例えば、配線（制御線３１1～３１m／垂直信号線３２1～３２n）と基準電位とのショートを検出することで、画素２を構成するトランジスタの良否（酸化膜の破壊などの有無）の検査を行うことができる。
［変形例２］
　また、上記の実施形態では、スイッチ部４５Ａ，４５Ｂ、及び、スイッチ部４６Ａ，４６Ｂを、接続部４３，４４よりも外側（画素アレイ部１１と反対側）に配置する構成を例示したが（図５参照）、これに限られるものではない。すなわち、図１２に示すように、スイッチ部４５Ａ，４５Ｂ、及び、スイッチ部４６Ａ，４６Ｂを、接続部４３，４４よりも画素アレイ部１１側に配置する構成を採ることも可能である。
［変形例３］
　また、上記の実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、ＣＭＯＳイメージセンサへの適用に限られるものではなく、画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の撮像素子全般に対して適用可能である。
［変形例４］
　また、上記の実施形態では、受光部（光電変換部）及び画素回路が共に、第１の基板である第１半導体基板４１に形成される構成の撮像素子を例示したが、例えば、化合物を用いた受光素子などでは、受光部のみが別基板に形成される場合がある。この場合は、第１半導体基板４１に画素回路（又は、その一部）が形成され、当該画素回路が別基板の受光部に対して、Ｃｕ－Ｃｕハイブリッドボンディングなどによって電気的に接続されることになる。
＜応用例＞
　以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１３に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜本開示の電子機器＞
　本開示に係る技術は、様々な製品に適用することができる。ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
［撮像装置］
　図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１４に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置１００において、撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１を用いることができる。当該ＣＭＯＳイメージセンサ１によれば、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１を用いることで、撮像装置１００の大型化の抑制に寄与できる。
＜本開示がとることができる構成＞
　本開示は、以下のような構成をとることもできる。
≪Ａ．撮像素子≫
［Ａ－１］受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の画素行又は画素列に対応して形成された第１の配線、
　第２の画素行又は画素列に対応して形成された第２の配線、
　第１の配線と画素制御部とを接続する第１の接続部、
　第２の配線と画素制御部とを接続する第２の接続部、
　第１の配線と第２の配線との接続を制御するスイッチ部、
　スイッチ部を介して第１の配線に接続される第１の電極、及び、
　スイッチ部を介して第２の配線に接続される第２の電極を備える、
　撮像素子。
［Ａ－２］第１の配線及び第２の配線は、行列状の画素配置の画素行毎、画素列毎、又は、画素行毎及び画素列毎に設けられている、
　上記［Ａ－１］に記載の撮像素子。
［Ａ－３］スイッチ部は、第１の電極と第２の電極との間に、第１の配線と第２の配線とを直列に接続する、
　上記［Ａ－２］に記載の撮像素子。
［Ａ－４］第１の配線と第２の配線との間に複数の配線が存在しており、
　スイッチ部は、第１の電極と第２の電極との間に、第１の配線、複数の配線、及び、第２の配線を直列に接続する、
　上記［Ａ－３］に記載の撮像素子。
［Ａ－５］第１の電極と第２の電極との間において、第１の配線、複数の配線、及び、第２の配線の断線の有無の検査を行うことが可能である、
　上記［Ａ－４］に記載の撮像素子。
［Ａ－６］第１の電極と第２の電極との間において、画素を構成するトランジスタの良否の検査を行うことが可能である、
　上記［Ａ－４］に記載の撮像素子。
［Ａ－７］第１の電極及び第２の電極は、２つずつ設けられており、
　スイッチ部は、第１の電極の一方と第２の電極の一方との間に、第１の配線、複数の配線、及び、第２の配線のうち奇数行／奇数列の配線を直列に接続し、第１の電極の他方と第２の電極の他方との間に、第１の配線、複数の配線、及び、第２の配線のうち偶数行／偶数列の配線を直列に接続する、
　上記［Ａ－４］に記載の撮像素子。
［Ａ－８］第１の電極の一方と第２の電極の一方との間において、奇数行／奇数列の配線の断線の有無の検査を行い、
　第１の電極の他方と第２の電極の他方との間において、偶数行／偶数列の配線の断線の有無の検査を行うことが可能である、
　上記［Ａ－７］に記載の撮像素子。
［Ａ－９］奇数行／奇数列の直列接続の配線と、偶数行／偶数列の直列接続の配線との間に電流が流れるか否かによって隣接配線間の短絡の有無の検査を行うことが可能である、
　上記［Ａ－７］に記載の撮像素子。
［Ａ－１０］スイッチ部を構成するスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
　上記［Ａ－１］乃至上記［Ａ－９］のに記載の撮像素子。
≪Ｂ．電子機器≫
［Ｂ－１］受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成り、
　第１の基板は、
　第１の画素行又は画素列に対応して形成された第１の配線、
　第２の画素行又は画素列に対応して形成された第２の配線、
　第１の配線と画素制御部とを接続する第１の接続部、
　第２の配線と画素制御部とを接続する第２の接続部、
　第１の配線と第２の配線との接続を制御するスイッチ部、
　スイッチ部を介して第１の配線に接続される第１の電極、及び、
　スイッチ部を介して第２の配線に接続される第２の電極を備える、
　撮像素子を有する電子機器。
［Ｂ－２］第１の配線及び第２の配線は、行列状の画素配置の画素行毎、画素列毎、又は、画素行毎及び画素列毎に設けられている、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］スイッチ部は、第１の電極と第２の電極との間に、第１の配線と第２の配線とを直列に接続する、
　上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］第１の配線と第２の配線との間に複数の配線が存在しており、
　スイッチ部は、第１の電極と第２の電極との間に、第１の配線、複数の配線、及び、第２の配線を直列に接続する、
　上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］第１の電極と第２の電極との間において、第１の配線、複数の配線、及び、第２の配線の断線の有無の検査を行うことが可能である、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－６］第１の電極と第２の電極との間において、画素を構成するトランジスタの良否の検査を行うことが可能である、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－７］第１の電極及び第２の電極は、２つずつ設けられており、
　スイッチ部は、第１の電極の一方と第２の電極の一方との間に、第１の配線、複数の配線、及び、第２の配線のうち奇数行／奇数列の配線を直列に接続し、第１の電極の他方と第２の電極の他方との間に、第１の配線、複数の配線、及び、第２の配線のうち偶数行／偶数列の配線を直列に接続する、
　上記［Ｂ－４］に記載の電子機器。
［Ｂ－８］第１の電極の一方と第２の電極の一方との間において、奇数行／奇数列の配線の断線の有無の検査を行い、
　第１の電極の他方と第２の電極の他方との間において、偶数行／偶数列の配線の断線の有無の検査を行うことが可能である、
　上記［Ｂ－７］に記載の電子機器。
［Ｂ－９］奇数行／奇数列の直列接続の配線と、偶数行／偶数列の直列接続の配線との間に電流が流れるか否かによって隣接配線間の短絡の有無の検査を行うことが可能である、
　上記［Ｂ－７］に記載の電子機器。
［Ｂ－１０］スイッチ部を構成するスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
　上記［Ｂ－１］乃至上記［Ｂ－９］のに記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ、２・・・画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ－デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・制御線、３２（３２1～３２n）・・・垂直信号線、４１・・・第１半導体基板（第１の基板／センサ基板）、４２・・・第２半導体基板（第２の基板／回路基板）、４３（４３Ａ，４３Ｂ），４４（４４Ａ，４４Ｂ）・・・接続部、４５Ａ，４５Ｂ，４６Ａ，４６Ｂ・・・スイッチ部、４７Ａ（４７Ａ_1，４７Ａ_2），４８Ａ・・・第１の電極、４７Ｂ（４７Ｂ_1，４７Ｂ_2），４８Ｂ・・・第２の電極、６０・・・撮像素子ウェハ

Claims (11)

  1. 　受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成り、
    　第１の基板は、
    　第１の画素行又は画素列に対応して形成された第１の配線、
    　第２の画素行又は画素列に対応して形成された第２の配線、
    　第１の配線と画素制御部とを接続する第１の接続部、
    　第２の配線と画素制御部とを接続する第２の接続部、
    　第１の配線と第２の配線との接続を制御するスイッチ部、
    　スイッチ部を介して第１の配線に接続される第１の電極、及び、
    　スイッチ部を介して第２の配線に接続される第２の電極を備える、
    　撮像素子。
  2. 　第１の配線及び第２の配線は、行列状の画素配置の画素行毎、画素列毎、又は、画素行毎及び画素列毎に設けられている、
    　請求項１に記載の撮像素子。
  3. 　スイッチ部は、第１の電極と第２の電極との間に、第１の配線と第２の配線とを直列に接続する、
    　請求項２に記載の撮像素子。
  4. 　第１の配線と第２の配線との間に複数の配線が存在しており、
    　スイッチ部は、第１の電極と第２の電極との間に、第１の配線、複数の配線、及び、第２の配線を直列に接続する、
    　請求項３に記載の撮像素子。
  5. 　第１の電極と第２の電極との間において、第１の配線、複数の配線、及び、第２の配線の断線の有無の検査を行うことが可能である、
    　請求項４に記載の撮像素子。
  6. 　第１の電極と第２の電極との間において、画素を構成するトランジスタの良否の検査を行うことが可能である、
    　請求項４に記載の撮像素子。
  7. 　第１の電極及び第２の電極は、２つずつ設けられており、
    　スイッチ部は、第１の電極の一方と第２の電極の一方との間に、第１の配線、複数の配線、及び、第２の配線のうち奇数行／奇数列の配線を直列に接続し、第１の電極の他方と第２の電極の他方との間に、第１の配線、複数の配線、及び、第２の配線のうち偶数行／偶数列の配線を直列に接続する、
    　請求項４に記載の撮像素子。
  8. 　第１の電極の一方と第２の電極の一方との間において、奇数行／奇数列の配線の断線の有無の検査を行い、
    　第１の電極の他方と第２の電極の他方との間において、偶数行／偶数列の配線の断線の有無の検査を行うことが可能である、
    　請求項７に記載の撮像素子。
  9. 　奇数行／奇数列の直列接続の配線と、偶数行／偶数列の直列接続の配線との間に電流が流れるか否かによって隣接配線間の短絡の有無の検査を行うことが可能である、
    　請求項７に記載の撮像素子。
  10. 　スイッチ部を構成するスイッチ素子は、画素を構成するトランジスタと同じ導電型のトランジスタから成る、
    　請求項１に記載の撮像素子。
  11. 　受光部に接続される画素回路が形成された第１の基板、及び、画素回路を制御する画素制御部が形成された第２の基板が積層されて成り、
    　第１の基板は、
    　第１の画素行又は画素列に対応して形成された第１の配線、
    　第２の画素行又は画素列に対応して形成された第２の配線、
    　第１の配線と画素制御部とを接続する第１の接続部、
    　第２の配線と画素制御部とを接続する第２の接続部、
    　第１の配線と第２の配線との接続を制御するスイッチ部、
    　スイッチ部を介して第１の配線に接続される第１の電極、及び、
    　スイッチ部を介して第２の配線に接続される第２の電極を備える、
    　撮像素子を有する電子機器。
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