WO2024095805A1 - 固体撮像装置及び半導体装置 - Google Patents

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WO2024095805A1
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substrate
electrode
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inspection
bonding
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結貴 牛久
恭輔 山田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • This disclosure relates to solid-state imaging devices and semiconductor devices.
  • an inspection is performed by placing the tip of a test device against the test electrode on the wafer, but the tip of the test device may leave an uneven needle mark on the test electrode of the test circuit. If an attempt is made to stack a good chip by attaching it to a test electrode with such a needle mark, the unevenness of the needle mark increases the likelihood of poor bonding between the wafer and the chip.
  • This disclosure therefore proposes a solid-state imaging device and semiconductor device that can avoid poor bonding between wafers (or chips) caused by needle marks left on the inspection electrodes.
  • a solid-state imaging device having a stacked structure in which a first substrate and a second substrate having an area smaller than that of the first substrate are stacked, the first substrate having an electronic circuit including an imaging element, an inspection circuit for inspecting the electronic circuit, a first bonding electrode for electrically and physically bonding the second substrate provided in a first stacked region in which the second substrate is stacked, and an inspection electrode for electrically connecting to the inspection circuit provided in a region other than the first stacked region, and the second substrate having a logic circuit for controlling the imaging element and a second bonding electrode for bonding to the first bonding electrode of the first substrate.
  • the present disclosure also provides a semiconductor device having a laminated structure in which a first substrate and a second substrate having an area smaller than that of the first substrate are laminated, the first substrate having an electronic circuit, an inspection circuit for inspecting the electronic circuit, a first bonding electrode for electrically and physically bonding the second substrate provided in a first laminated region in which the second substrate is laminated, and an inspection electrode for electrically connecting to the inspection circuit provided in a region other than the first laminated region, and the second substrate having a second bonding electrode for bonding to the first bonding electrode of the first substrate.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor that is an example of an imaging device applicable to each embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel applicable to each embodiment of the present disclosure.
  • 1 is a block diagram showing an example of a configuration of a column-parallel AD conversion unit applicable to each embodiment of the present disclosure.
  • FIG. 2 is an exploded perspective view showing an outline of a stacked chip structure of an imaging device.
  • 1A to 1C are diagrams illustrating a specific configuration example of a first semiconductor substrate of an imaging device to which the technology of the present disclosure can be applied.
  • 1A to 1C are diagrams illustrating a specific configuration example of a first semiconductor substrate of an imaging device to which the technology of the present disclosure can be applied.
  • 1A to 1C are explanatory diagrams (part 1) for explaining a manufacturing method of an imaging device according to a first embodiment of the present disclosure.
  • FIG. 4 is an explanatory diagram (part 2) for explaining the manufacturing method of the imaging device according to the first embodiment of the present disclosure.
  • 6A to 6C are explanatory diagrams (part 3) for explaining the manufacturing method of the imaging device according to the first embodiment of the present disclosure.
  • FIG. 4 is an explanatory diagram (part 4) for explaining the manufacturing method of the imaging device according to the first embodiment of the present disclosure.
  • FIG. 1A to 1C are explanatory diagrams (part 1) for explaining a manufacturing method of an imaging device according to a first embodiment of the present disclosure.
  • FIG. 4 is an explanatory diagram (part 2) for explaining the manufacturing method of the imaging device according to the first embodiment of the present disclosure.
  • FIG. 4
  • FIG. 5 is an explanatory diagram (part 5) for explaining the manufacturing method of the imaging device according to the first embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating an imaging device according to a first embodiment of the present disclosure.
  • FIG. 11 is an explanatory diagram illustrating an imaging device according to a second embodiment of the present disclosure.
  • FIG. 13 is an explanatory diagram illustrating an imaging device according to a third embodiment of the present disclosure.
  • 13A to 13C are explanatory diagrams illustrating a manufacturing method of an imaging device according to a fourth embodiment of the present disclosure.
  • FIG. 13 is an explanatory diagram illustrating an imaging device according to a fourth embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating application examples using the embodiments of the technology of the present disclosure.
  • 1 is a block diagram showing a configuration of an example of a camera to which the technology according to the present disclosure can be applied.
  • electrically connect means connecting multiple elements directly or indirectly via other elements.
  • CMOS Complementary Metal Oxide Semiconductor
  • a CMOS image sensor is an image sensor that is manufactured by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram showing an outline of the basic configuration of a CMOS image sensor, which is an example of an imaging device 1 that can be applied to each embodiment of the present disclosure.
  • the imaging device 1 shown in FIG. 1 has a pixel array section (cell array) 11 in which pixels (cells) (imaging elements) 2 including photoelectric conversion sections are arranged two-dimensionally in row and column directions, i.e., in a matrix array, and a peripheral circuit section for the pixel array section 11.
  • the row direction refers to the arrangement direction (horizontal direction) of the pixels 2 in a pixel row
  • the column direction refers to the arrangement direction (vertical direction) of the pixels 2 in a pixel column.
  • the pixels 2 generate and accumulate electric charges according to the amount of light received by performing photoelectric conversion.
  • the peripheral circuitry of the pixel array section 11 includes, for example, a row selection section 12, a constant current source section 13, an analog-to-digital conversion section 14, a horizontal transfer scanning section 15, a signal processing section 16, and a timing control section 17.
  • control lines 32 1 to 32 n are wired in the row direction for each pixel row in the matrix-like pixel arrangement.
  • Vertical signal lines 31 1 to 31 m are wired in the column direction for each pixel column.
  • the vertical signal lines 31 1 to 31 m will be appropriately referred to as vertical signal lines 31 in the following description.
  • control lines 32 1 to 32 n will be appropriately referred to as control lines 32 in the following description.
  • the control line 32 transmits a drive signal for driving the pixel 2 when reading out a signal.
  • the control line 32 is illustrated as a single wire, but the control line 32 is not limited to a single wire and may include multiple wires.
  • One end of the control line 32 is connected to an output terminal corresponding to each row of the row selection unit 12.
  • the row selection unit 12 is composed of a shift register, an address decoder, etc., and controls the scanning of pixel rows and the addresses of pixel rows when selecting each pixel 2 included in the pixel array unit 11. Although the specific configuration of the row selection unit 12 is not shown in the figure, it is generally configured to have two scanning systems: a read scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the pixels 2 in the pixel array section 11 row by row in order to read out pixel signals from the pixels 2.
  • the pixel signals read out from the pixels 2 are analog signals.
  • the sweep scanning system performs sweep scanning on the readout row on which the readout scanning is performed by the readout scanning system, prior to the readout scanning by the shutter speed.
  • the electronic shutter operation refers to the operation of discarding the charge in the photoelectric conversion unit and starting a new exposure (starting the accumulation of charge).
  • the constant current source unit 13 includes a plurality of current sources I, each of which is made of, for example, a MOS (Metal Oxide Semiconductor) transistor, connected to each of the vertical signal lines 31 1 to 31 m for each pixel column.
  • the constant current source unit 13 supplies a bias current to each pixel 2 in a pixel row selected and scanned by the row selection unit 12 through each of the vertical signal lines 31 1 to 31 m .
  • the analog-digital conversion unit 14 includes a plurality of analog-digital converters provided corresponding to the pixel columns of the pixel array unit 11, for example, one for each pixel column.
  • the analog-digital conversion unit 14 is a column-parallel analog-digital conversion unit that converts analog pixel signals output for each pixel column through each of the vertical signal lines 31 1 to 31 m into N-bit digital signals.
  • the analog-digital conversion unit 14 will be referred to as the column-parallel analog-digital conversion unit 14.
  • the analog-digital converter included in the column-parallel analog-digital conversion unit 14 may be, for example, a single-slope analog-digital converter, which is an example of a reference signal comparison type analog-digital converter. Note that the present disclosure is not limited to such an example, and the analog-digital converter included in the column-parallel analog-digital conversion unit 14 may be, for example, a successive approximation type analog-digital converter or a delta-sigma modulation type ( ⁇ modulation type) analog-digital converter.
  • the horizontal transfer scanning unit 15 is composed of a shift register, an address decoder, etc., and controls the scanning of pixel columns and the addresses of pixel columns when reading out signals from each pixel 2 in the pixel array unit 11. Under the control of this horizontal transfer scanning unit 15, the pixel signals converted into digital signals by the column-parallel analog-to-digital conversion unit 14 are read out on a 2N-bit wide horizontal transfer line 18 in pixel column units.
  • the signal processing unit 16 performs predetermined signal processing on the digital pixel signals supplied through the horizontal transfer line 18 to generate two-dimensional image data.
  • the signal processing unit 16 can perform various signal processing on the supplied pixel signals, such as correcting vertical line defects and point defects, and clamping the signal.
  • the signal processing unit 16 can also perform signal processing on the supplied pixel signals, such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation.
  • the signal processing unit 16 outputs the generated image data to a downstream device as an output signal of the imaging device 1.
  • the timing control unit 17 generates various timing signals, clock signals, control signals, etc., and controls the operation of the row selection unit 12, constant current source unit 13, column parallel analog-digital conversion unit 14, horizontal transfer scanning unit 15, signal processing unit 16, etc. based on these generated signals.
  • Example of pixel circuit configuration> 2 is a circuit diagram showing an example of a circuit configuration of a pixel 2 applicable to each embodiment of the present disclosure.
  • the pixel 2 has, as a photoelectric conversion unit, for example, a photodiode 21.
  • the pixel 2 has a transfer transistor 22, a reset transistor 23, an amplification transistor 24, and a selection transistor 25.
  • the four transistors, the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, are formed, for example, from N-channel MOS type field effect transistors (FETs).
  • FETs N-channel MOS type field effect transistors
  • NMOS transistors N-channel MOS type field effect transistors.
  • a plurality of control lines are wired in common to each pixel 2 in the same pixel row as the control line 32 described above. These control lines are connected on a pixel row basis to output terminals of the row selection unit 12 corresponding to each pixel row.
  • the row selection unit 12 outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to the plurality of control lines as appropriate.
  • the photodiode 21 has an anode electrode connected to a low potential power supply (e.g., ground potential), photoelectrically converts the received light into an electric charge (here, photoelectrons) with an amount of charge corresponding to the amount of light, and accumulates the electric charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region to which the gate electrode of the amplification transistor 24 is electrically connected is the floating diffusion region FD.
  • the floating diffusion region FD is a charge-voltage converter that converts electric charge into voltage.
  • a transfer signal TRG that is active at a high level (for example, VDD level) is supplied from the row selection unit 12 to the gate electrode of the transfer transistor 22.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, and transfers the charge that is photoelectrically converted by the photodiode 21 and accumulated in the photodiode 21 to the floating diffusion region FD.
  • the reset transistor 23 is connected between the node of a power supply V DD that supplies a high potential power supply voltage and the floating diffusion region FD.
  • a reset signal RST that is active at a high level is supplied to the gate electrode of the reset transistor 23 from the row selection unit 12.
  • the reset transistor 23 becomes conductive in response to the reset signal RST and resets the floating diffusion region FD by discharging the charge of the floating diffusion region FD to the node of the power supply V DD .
  • the gate electrode of the amplifying transistor 24 is connected to the floating diffusion region FD, and the drain electrode is connected to the node of the power supply V DD .
  • the amplifying transistor 24 serves as an input section of a source follower that reads out a signal obtained by photoelectric conversion in the photodiode 21. That is, the source electrode of the amplifying transistor 24 is connected to a vertical signal line 31 via a selection transistor 25.
  • the amplifying transistor 24 and a current source I connected to one end of the vertical signal line 31 constitute a source follower that converts the voltage of the floating diffusion region FD into the voltage of the vertical signal line 31.
  • the drain electrode of the selection transistor 25 is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the vertical signal line 31.
  • a selection signal SEL that is active at high level is supplied to the gate electrode of the selection transistor 25 from the row selection unit 12.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the vertical signal line 31, with the pixel 2 in the selected state.
  • a circuit configuration may be applied in which the selection transistor 25 is connected between the node of the power supply V DD and the drain electrode of the amplification transistor 24.
  • a 4Tr configuration consisting of four transistors (Tr), that is, the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, is exemplified as the pixel circuit of the pixel 2, but the present invention is not limited to this.
  • a 3Tr configuration may be adopted in which the selection transistor 25 is omitted and the amplification transistor 24 has the function of the selection transistor 25, or a 5Tr or more configuration may be adopted in which the number of transistors is increased as necessary.
  • FIG. 3 is a block diagram showing an example of the configuration of the column-parallel analog-digital conversion unit 14 applicable to each embodiment of the present disclosure.
  • the analog-digital conversion unit 14 in the imaging device 1 of the present disclosure includes a set of multiple single-slope analog-digital converters provided corresponding to each of the vertical signal lines 31 1 to 31 m .
  • the nth column single-slope analog-digital converter 140 will be described as an example.
  • the single-slope analog-digital converter 140 has a circuit configuration including a comparator 141, a counter circuit 142, and a latch circuit 143.
  • the single-slope analog-digital converter 140 uses a reference signal with a so-called RAMP waveform (slope waveform) whose voltage value changes linearly over time.
  • the ramp waveform reference signal is generated by the reference signal generation unit 19.
  • the reference signal generation unit 19 can be configured using, for example, a digital-analog conversion circuit.
  • Comparator 141 takes the analog pixel signal read from pixel 2 as a comparison input, and the ramp waveform reference signal generated by reference signal generator 19 as a reference input, and compares the two signals. When the reference signal is greater than the pixel signal, the output of comparator 141 goes to a first state (e.g., high level), for example, and when the reference signal is equal to or less than the pixel signal, the output goes to a second state (e.g., low level). As a result, comparator 141 outputs a pulse signal that corresponds to the signal level of the pixel signal, specifically, the pulse width of which corresponds to the magnitude of the signal level, as the comparison result.
  • a first state e.g., high level
  • the output goes to a second state (e.g., low level).
  • comparator 141 outputs a pulse signal that corresponds to the signal level of the pixel signal, specifically, the pulse width of which corresponds to the magnitude of the signal level, as the comparison result.
  • the counter circuit 142 is provided with a clock signal CLK from the timing control unit 17 at the same timing as the start of supplying the reference signal to the comparator 141.
  • the counter circuit 142 performs a counting operation in synchronization with the clock signal CLK, thereby measuring the period of the pulse width of the output pulse of the comparator 141, that is, the period from the start of the comparison operation to the end of the comparison operation.
  • the count result (count value) of this counter circuit 142 becomes a digital value obtained by digitizing the analog pixel signal.
  • the latch circuit 143 holds (latches) the digital value that is the count result of the counter circuit 142.
  • the latch circuit 143 also performs CDS (Correlated Double Sampling), which is an example of noise removal processing, by taking the difference between the count value of the D phase corresponding to the pixel signal at the signal level and the count value of the P phase corresponding to the pixel signal at the reset level.
  • CDS Correlated Double Sampling
  • the latch circuit 143 then outputs the latched digital value to the horizontal transfer line 18 under the drive of the horizontal transfer scanning unit 15.
  • a digital value is obtained from time information until the magnitude relationship between the reference signal of a linearly changing analog value generated by the reference signal generation unit 19 and the analog pixel signal output from the pixel 2 changes.
  • a single-slope analog-digital conversion unit 14 in which the analog-digital converters 140 are arranged in a one-to-one relationship with respect to the pixel columns is illustrated, but it is also possible to use an analog-digital conversion unit 14 in which the single-slope analog-digital converters 140 are arranged in units of multiple pixel columns.
  • the above-configured imaging device 1 has a stacked chip structure (stacked chip).
  • FIG. 4 is an exploded perspective view showing an outline of the stacked chip structure of the imaging device 1. Note that in FIG. 4, the first semiconductor substrate 41 and the second semiconductor substrate 42 are shown to be the same size, but in the imaging device 1 applied to the embodiment of the present disclosure, the size of the second semiconductor substrate 42 may actually be smaller than the size of the first semiconductor substrate 41.
  • the stacked chip structure of the imaging device 1 is a structure in which at least two semiconductor substrates, a first semiconductor substrate 41 and a second semiconductor substrate 42, are stacked and bonded together.
  • the pixels 2 of the pixel array section 11, the control lines 32 1 to 32 n , and the vertical signal lines 31 1 to 31 m are formed on the first semiconductor substrate 41 in the first layer.
  • the second semiconductor substrate 42 on the second layer also has a pixel control section formed thereon, including the row selection section 12, constant current source section 13, analog-digital conversion section 14, horizontal transfer scanning section 15, signal processing section 16, timing control section 17, and reference signal generation section 19. Note that in FIG. 4, the signal processing section 16 and reference signal generation section 19 are omitted to avoid complexity.
  • the pixel control section is a peripheral circuit section of the pixel array section 11.
  • the first semiconductor substrate 41 on the first layer and the second semiconductor substrate 42 on the second layer are electrically connected by connections 43 and 44 such as TCV (Through Chip Via) or Cu-Cu hybrid bonding.
  • the first semiconductor substrate 41 in the first layer can have an area large enough to form the pixel array section 11, thereby reducing the size of the first semiconductor substrate 41 and therefore the size of the entire chip. Furthermore, a process suitable for fabricating pixels 2 can be applied to the first semiconductor substrate 41 in the first layer, and a process suitable for fabricating a pixel control section can be applied to the second semiconductor substrate 42 in the second layer, so that the process can be optimized when manufacturing the imaging device 1.
  • the stacked structure is not limited to a two-layer structure, and may also be a structure of three or more layers.
  • an inspection circuit is added to the first semiconductor substrate 41, which is the sensor substrate on which the pixel array section 11 is formed, to thereby enable inspection of the presence or absence of open/short circuits in the wiring.
  • FIG. 5 is a diagram showing a specific configuration example of a first semiconductor substrate 41 of an imaging device to which the present disclosure can be applied.
  • a first wiring is formed corresponding to a first pixel row
  • a second wiring is formed corresponding to a second pixel row.
  • the wiring formed corresponding to a pixel row is appropriately referred to as a row wiring.
  • the first row wiring formed corresponding to a pixel row refers to the control line 32 1 formed corresponding to the first pixel row
  • the second row wiring formed corresponding to a pixel row refers to the control line 32 n formed corresponding to the nth pixel row.
  • Between the first row wiring and the second row wiring there are a plurality of row wirings shown as control lines 32 2 to 32 n-1 .
  • a first column wiring is formed in the first semiconductor substrate 41 in correspondence with the first pixel column
  • a second column wiring is formed in correspondence with the second pixel column.
  • the wiring formed in correspondence with the pixel column is referred to as a column wiring as appropriate.
  • the first column wiring formed in correspondence with the pixel column refers to the vertical signal line 31-1 formed in correspondence with the first pixel column
  • the second column wiring formed in correspondence with the pixel column refers to the vertical signal line 31- m formed in correspondence with the m-th pixel column.
  • the first semiconductor substrate 41 is provided with connection parts 43A and 43B and connection parts 44A and 44B that connect the wiring (control lines 32 1 to 32 n and vertical signal lines 31 1 to 31 m ) formed on the first semiconductor substrate 41 to the pixel control unit formed on the second semiconductor substrate 42, which is the second substrate.
  • connection parts 43A and 43B may be provided.
  • the vertical signal lines 31 1 to 31 m and the analog-digital conversion unit 14 are connected via the connection part 43A.
  • only one of the connection parts 44A and 44B may be provided.
  • connection portion 43 the connection portion 43.
  • an inspection circuit 45A and a bias section 45B corresponding to the inspection circuit 45A, and an inspection circuit 46A and a bias section 46B corresponding to the inspection circuit 46A are provided on the first semiconductor substrate 41.
  • the first semiconductor substrate 41 is provided with electrodes associated with the inspection circuit 45A and bias section 45B, and the inspection circuit 46A and bias section 46B. That is, the first semiconductor substrate 41 is provided with electrodes 47A, 47C, 47D, and 49A, each of which is connected to the inspection circuit 45A. The first semiconductor substrate 41 is also provided with electrodes 48A, 48C, 48D, and 50A, each of which is connected to the inspection circuit 46A. The first semiconductor substrate 41 is also provided with electrodes 49B and 47B, each of which is connected to the bias section 45B. The first semiconductor substrate 41 is also provided with electrodes 48B and 50B, each of which is connected to the bias section 46B.
  • Each electrode provided on the first semiconductor substrate 41 is a probe terminal used for testing in the wafer state.
  • the bias section 45B includes a bias circuit for applying a voltage to each of the vertical signal lines 31.sub.1 to 31.sub.m.
  • the bias section 45B connects the electrode 49B to some or all of the vertical signal lines 31.sub.1 to 31.sub.m by applying a predetermined voltage to the electrode 49B.
  • An inspection circuit 45A for detecting application of a voltage to the vertical signal lines 31.sub.1 to 31.sub.m is connected to the far end of the vertical signal lines 31.sub.1 to 31.sub.m relative to the bias section 45B.
  • the inspection circuit 45A can monitor, for example, the voltage of the electrode 47A from the electrode 47C.
  • the inspection circuit 45A also connects the electrode 49D to some or all of the vertical signal lines 31.sub.1 to 31.sub.m by applying a predetermined voltage to the electrode 49A.
  • control lines 32 1 to 32 n are connected to a bias unit 46 B for applying a voltage to each of the control lines 32 1 to 32 n , and an inspection circuit 46 A for detecting the application of a voltage to each of the control lines 32 1 to 32 n .
  • the inspection circuits 45A, 46A and bias sections 45B, 46B arranged on the first semiconductor substrate 41 are generally not used after the first semiconductor substrate 41 and the second semiconductor substrate 42 are bonded together and laminated.
  • an imaging device 1 to which the present disclosure can be applied by adding a circuit consisting of inspection circuits 45A, 46A, bias units 45B, 46B, and electrodes 47A, 47B, 47C, 47D, 48A, 48B, 48C, 48D, 49A, 49B, 50A, 50B, it is possible to inspect for open/short circuits in the wiring.
  • FIG. 6 is a diagram showing a specific configuration example of the configuration of the first semiconductor substrate 41a of the imaging device 1 to which the technology of the present disclosure can be applied.
  • the first semiconductor substrate 41a corresponds to the first semiconductor substrate 41 shown in FIG. 5, and is laminated with the second semiconductor substrate 42 to configure the imaging device 1.
  • the pixels 2 included in the pixel array section 11 and the control lines 32 1 to 32 n shown in FIG. 5 are omitted.
  • the configuration related to the pixel rows (the configuration related to the control lines 32 1 to 32 n ) of the configuration shown in FIG. 5 is omitted as appropriate.
  • connection section 43A includes connection nodes N 1a , N 2a , N 3a , N 4a , ..., N (m-2)a , N ( m-1) a , and N ma in a number corresponding to the number (m) of columns of the pixel array section 11.
  • connection section 43B includes connection nodes N 1b , N 2b , N 3b , N 4b , ..., N (m-2)b , N (m-1)b , and N mb in a number corresponding to the number (m) of columns of the pixel array section 11 .
  • each of the vertical signal lines 31 1 to 31 m is connected to each of the connection nodes N 1b to N mb in a one-to-one relationship.
  • the other end of each of the vertical signal lines 31 1 to 31 m is connected to each of the connection nodes N 1a to N ma in a one-to-one relationship.
  • the first semiconductor substrate 41 and the second semiconductor substrate 42 are electrically connected by the connection nodes N 1a to N ma or the connection nodes N 1b to N mb .
  • the bias section 45B includes, as a bias circuit, switch elements SW 1 , SW 2 , SW 3 , SW 4 , ..., SW (m-2) , SW (m-1) , SW m in a number corresponding to the number of columns (m) of the pixel array section 11.
  • Each of the switch elements SW 1 to SW m is formed of an NMOS transistor, for example, similar to the pixel 2.
  • One end (drain) of each of the switch elements SW 1 to SW m is commonly connected to the electrode 47B, and the other end (source) is connected one-to-one to one end of each of the vertical signal lines 31 1 to 31 m via connection nodes N 1b to N mb , respectively.
  • An electrode 49B is commonly connected to the control terminal (gate) of each of the switch elements SW 1 to SW m .
  • a high-level voltage e.g., 3 [V]
  • each of the switch elements SW 1b to SW mb is turned on (conductive)
  • the electrode 47B is connected to each of the vertical signal lines 31 1 to 31 m
  • the voltage applied to the electrode 47B is applied to each of the vertical signal lines 31 1 to 31 m .
  • each of the switch elements SW 1 to SW m can be considered as an output circuit that outputs a voltage to each of the vertical signal lines 31 1 to 31 m .
  • a voltage drop occurs at the threshold value of each of the switch elements SW 1b to SW mb , but the effect of the voltage drop can be suppressed by increasing the voltage applied to the electrode 49B within the range permitted by the withstand voltage.
  • the inspection circuit 45A includes transfer elements TR 1 , TR 2 , TR 3 , TR 4 , ..., TR (m-2) , TR (m-1 ), TR m , the number of which corresponds to the number (m) of columns of the pixel array unit 11.
  • Each of the transfer elements TR 1 to TRm is formed of an NMOS transistor, for example, similar to the pixel 2.
  • the vertical signal lines 31 1 to 31 m are connected in a one-to-one relationship to the gates of the transfer elements TR 1 to TR m via the respective connection nodes N1 a to N ma .
  • each of the transfer elements TR 1 to TR m can be considered as an input circuit to which the voltage applied to each of the vertical signal lines 31 1 to 31 m is input. Also, each of the transfer elements TR 1 to TR m functions as a switch whose conductive/non-conductive state is controlled according to the voltage input (applied) to the gate.
  • the transfer elements TR 1 to TR m are connected in series, with one end of the series connection being connected to the electrode 47A and the other end being connected to the electrode 47C.
  • the drain of the transfer element TR 1 located at the left end in FIG. 6 is connected to the electrode 47A, and the source is connected to the drain of the transfer element TR 2 adjacent to the transfer element TR 1.
  • the source of the transfer element TR 2 is connected to the drain of the transfer element TR 3 adjacent to the transfer element TR 2
  • the source of the transfer element TR 3 is connected to the drain of the transfer element TR 4 adjacent to the transfer element TR 3.
  • the sources of the transfer elements TR 1 to TR (m-1) are successively connected to the drains of the adjacent transfer elements.
  • the source of the transfer element TR (m-1) is connected to the drain of the transfer element TR m located at the right end in FIG. 6, and the source of the transfer element TR m is connected to the electrode 47C.
  • the electrode 47B is connected to the gates of the transfer elements TR 1 to TR m .
  • each transistor transfer elements TR 1 to TR m
  • a series connection when a voltage is applied to the gate of each transistor, the output is determined by the logical product of the state of each gate. In other words, when at least one of the transistors connected in series is in an off (non-conductive) state, both ends of the series connection are in a non-conductive state.
  • a parallel connection when a voltage is applied to the gate of each transistor, the output is determined by the logical sum of the state of each gate. In other words, when at least one of the transistors connected in parallel is on (conducting), both ends of the parallel connection (between the source and drain, which are connected in common) are in a conductive state.
  • COW stacking chips can increase yield by selectively combining good chips.
  • the wafer is provided with, for example, the above-mentioned inspection circuit and an inspection electrode electrically connected to the inspection circuit. Then, during the manufacturing stage of the imaging device, the tip of the inspection equipment is placed against the inspection electrode of the wafer to apply a voltage with a predetermined potential and measure the voltage, and the tip of the inspection equipment leaves an uneven needle mark on the inspection electrode.
  • the inventors have therefore come up with an embodiment of the present disclosure in view of this situation.
  • a wafer and a good chip are bonded together, and therefore there is an unbonded area on the wafer side where the chip is not bonded.
  • the inventors have come up with the idea of providing the above-mentioned inspection electrode in the unbonded area to prevent poor bonding between the wafer and the chip. That is, in the embodiment of the present disclosure, by providing the inspection electrode used to select good wafers in the unbonded area between the wafer and the chip, even if a needle mark from the inspection remains on the inspection electrode, poor bonding between the wafer and the chip due to the needle mark can be prevented.
  • the details of the embodiment of the present disclosure created by the inventors will be explained in order below.
  • Fig. 7 to Fig. 11 are explanatory diagrams for explaining the manufacturing method of the imaging device 1 according to the present embodiment.
  • Fig. 7 shows a plan view of the substrate 200 in the manufacturing process of the imaging device 1.
  • the lower side of Fig. 8 to Fig. 10 shows a cross-sectional view of the substrate 200 in the manufacturing process of the imaging device 1, and the upper side shows a plan view corresponding to the cross-sectional view.
  • Fig. 11 shows a cross-sectional view of the imaging device 1 in the manufacturing process of the imaging device 1.
  • a substrate (first substrate) 200 made of a wafer is prepared.
  • a pixel array section 11 consisting of a plurality of pixels 2 arranged in a two-dimensional array is provided on the surface (rear surface 200b: see FIG. 8) opposite to the surface (surface facing the chip (second substrate) 400) 200a.
  • a plurality of bonding electrodes (first bonding electrodes) 202 for electrically and physically bonding the substrate 200 and the chip 400 are provided in the stacking region (first stacking region) on the surface 200a where the chip 400 will be stacked.
  • an inspection circuit 206 is provided for detecting wiring defects (open, short) of an electronic circuit including the pixel array section 11, for example. Furthermore, an inspection electrode 204 electrically connected to the inspection circuit 206 is provided on the surface 200a of the substrate 200 in an area other than the stacking region where the chip 400 will be stacked.
  • the bonding electrode 202 is preferably formed from highly conductive copper (Cu) to ensure a physical bond and electrical connection with the chip 400.
  • the testing electrode 204 is also preferably formed from copper, since the number of steps can be reduced by simultaneously forming the testing electrode 204 on the surface 200a when forming the bonding electrode 202.
  • the inspection circuit 206 is not limited to being an inspection circuit that detects wiring defects (open, short) of the electronic circuit including the pixel array section 11 as described above.
  • the inspection circuit 206 may be an inspection circuit that is capable of inspecting whether the electronic circuit provided on the substrate 200 is good or bad.
  • the needle tip 700 of the testing equipment is applied to the testing electrode 204 provided on the surface 200a of the substrate 200 to perform the test.
  • a needle mark 702 with an uneven surface is left on the testing electrode 204 due to the application of the needle tip 700.
  • the needle mark 702 includes a concave portion of the testing electrode 204 caused by pressing the needle tip 700 against it, and a convex portion that is a rise of the testing electrode 204 caused by pressing the needle tip 700 against it.
  • the chip 400 to be stacked on the substrate 200 is prepared.
  • the chip 400 has a smaller area than the substrate 200, and is provided with, for example, a logic circuit that controls the pixel array unit 11.
  • a plurality of bonding electrodes (second bonding electrodes) 402 are provided for electrically and physically bonding the substrate 200 and the chip 400.
  • the bonding electrodes 402 bond to the bonding electrodes 202, thereby electrically and physically bonding the substrate 200 and the chip 400. Therefore, the bonding electrodes 402 are preferably formed from highly conductive copper in order to ensure a physical bond and electrical connection with the substrate 200.
  • the chip 400 is bonded to the stacking region on the surface 200a where the chip 400 will be stacked.
  • the bonding electrode 202 and the bonding electrode 402 are bonded, so that the relative position of the chip 400 with respect to the substrate 200 is fixed at a predetermined position with high precision.
  • the inspection electrode 204 in the unbonded region between the substrate 200 and the chip 400, even if a needle mark 702 remains on the inspection electrode 204, poor bonding between the substrate 200 and the chip 400 caused by the needle mark 702 can be avoided.
  • an insulating film 500 is formed on the front surface 200a of the substrate 200 so as to cover the chip 400, and the surface of the insulating film 500 is planarized.
  • the insulating film 500 can be formed, for example, from an oxide film or a low-dielectric material.
  • the substrate 200 is inverted, and a support substrate 600 is bonded to the planarized surface of the insulating film 500.
  • a color filter 602, an on-chip lens 604, etc. are formed on the rear surface 200b of the substrate 200.
  • Fig. 12 is an explanatory diagram for explaining the imaging device 1 according to this embodiment, and in detail, a cross-sectional view of the imaging device 1 is shown.
  • the substrate 200 has a semiconductor layer 210 made of silicon or the like, and a wiring layer 212 that is laminated on the semiconductor layer 210 and includes wiring made of aluminum (Al) or the like, and an insulating film made of an oxide film or the like.
  • the wiring layer 212 faces the chip 400.
  • a pixel array section 11 consisting of a plurality of pixels 2 arranged two-dimensionally in an array is provided on the semiconductor layer 210. Furthermore, a color filter 602, an on-chip lens 604, etc. are provided on the back surface 200b of the semiconductor layer 210 so as to correspond to the position of the pixel array section 11.
  • a plurality of bonding electrodes 202 are provided for electrically and physically joining the substrate 200 and the chip 400.
  • the wiring layer 212 of the substrate 200 has an inspection circuit 206.
  • an inspection electrode 204 is provided which is electrically connected to the inspection circuit 206.
  • the chip 400 is also provided with, for example, a logic circuit that controls the pixel array unit 11. Furthermore, a plurality of bonding electrodes 402 are provided on the surface of the chip 400 that faces the substrate 200 to electrically and physically bond the substrate 200 and the chip 400.
  • the chip 400 is stacked and bonded on the wiring layer 212 by bonding the bonding electrode 202 and the bonding electrode 402.
  • An insulating film 500 is provided on the wiring layer 212 so as to cover the chip 400.
  • a support substrate 600 is bonded on the insulating film 500.
  • an external connection electrode 220 is provided inside the wiring layer 212 in the film thickness direction of the wiring layer 212 and in an area other than the stacked area where the chip 400 is stacked.
  • the external connection electrode 220 is an electrode for connecting the imaging device 1 to an external device.
  • the substrate 200 has a trench 230 that exposes the external connection electrode 220 from the wiring layer 212 and the semiconductor layer 210.
  • the external connection electrodes 220 are preferably formed from the same material as the wiring in the wiring layer 212, for example, from aluminum. In this way, the external connection electrodes 220 can be formed simultaneously with the wiring in the wiring layer 212, which makes it possible to suppress an increase in the number of manufacturing steps for the imaging device 1.
  • Fig. 13 is an explanatory diagram for explaining the imaging device 1 according to this embodiment, and in detail, a cross-sectional view of the imaging device 1 is shown. Note that, here, a description of points common to the embodiments described so far will be omitted.
  • one chip 400 is stacked on the substrate 200, but the embodiment of the present disclosure is not limited to this, and multiple chips 400 may be stacked on the substrate 200. Therefore, a second embodiment of the present disclosure will be described, in which multiple chips 400 are stacked on the substrate 200.
  • the chip (third substrate) 410 stacked on the substrate 200 has a smaller area than the substrate 200.
  • the chip 410 may be provided with, for example, a memory section (not shown) having a memory element.
  • the chip 410 has a plurality of bonding electrodes (fourth bonding electrodes) 412 on the surface facing the substrate 200 for electrically and physically bonding the substrate 200 and the chip 410. Furthermore, on the surface 200a of the substrate 200, a plurality of bonding electrodes (third bonding electrodes) 208 for electrically and physically bonding the substrate 200 and the chip 410 are provided in the stacking region (second stacking region) where the chip 410 is stacked, other than the stacking region where the chip 400 is stacked.
  • the bonding electrodes 208, 412 are preferably formed from highly conductive copper to ensure the physical bond and electrical connection between the substrate 200 and the chip 410. In this way, the bonding electrode 208 can be formed simultaneously with the bonding electrode 202 and the inspection electrode 204, which makes it possible to suppress an increase in the number of manufacturing steps for the imaging device 1.
  • the inspection electrode 204 is provided on the surface 200a of the substrate 200 in an area other than the stacking area where the chips 400, 410 are stacked.
  • Fig. 14 is an explanatory diagram for explaining the imaging device 1 according to this embodiment, and in detail, a cross-sectional view of the imaging device 1 is shown. Note that, here, a description of points common to the embodiments described so far will be omitted.
  • the imaging device 1 has been described as having a stacked structure of the substrate 200 and the chip 400, but the embodiment of the present disclosure is not limited to this, and the imaging device 1 may have a stacked structure of a plurality of stacked substrates 200 and chips 400. Therefore, a third embodiment of the present disclosure will be described, which is an imaging device 1 having a method of bonding a wafer, a wafer, and a chip together (WOWOC: Wafer On Wafer On Chip) as a stacking method for stacked chips.
  • WOWOC Wafer On Wafer On Chip
  • a substrate (first semiconductor substrate) 200 made of a wafer and a substrate (second semiconductor substrate) 300 made of a wafer are stacked.
  • the substrate 300 may be provided with, for example, a memory section (not shown) having a memory element.
  • the substrate 200 like the first embodiment, has a semiconductor layer 210 and a wiring layer 212 that is laminated with the semiconductor layer 210 and includes wiring and an insulating film.
  • the pixel array section 11 is provided in the semiconductor layer 210, and a color filter 602, an on-chip lens 604, and the like are provided on the rear surface 200b of the semiconductor layer 210.
  • an external connection electrode 220 is provided inside the wiring layer 212 in the film thickness direction of the wiring layer 212.
  • the substrate 200 also has a trench 230 that exposes the external connection electrode 220 from the wiring layer 212 and the semiconductor layer 210.
  • the substrate 300 laminated on the surface 200a side of the substrate 200 has a semiconductor layer 310 made of silicon, and two wiring layers 312, 314 laminated on the two surfaces of the semiconductor layer 310.
  • the wiring layers 312, 314 include wiring and an insulating film.
  • the wiring layer 312 on the substrate 200 side is provided with an inspection circuit 306 that detects wiring defects (open, short) of the electronic circuit provided on the substrate 300, for example.
  • the inspection circuit 306 may be electrically connected to the electronic circuit provided on the substrate 200 to detect wiring defects (open, short) of the electronic circuit provided on the substrate 200.
  • a plurality of bonding electrodes 302 for electrically and physically bonding the substrate 300 and the chip 400 are provided in the stacking region on the wiring layer 314 on the chip 400 side where the chip 400 will be stacked.
  • the bonding electrodes 302 are preferably made of copper, which has high conductivity, in order to ensure the physical bonding and electrical connection between the substrate 300 and the chip 410.
  • an inspection electrode 304 that is electrically connected to the inspection circuit 306 is provided on the wiring layer 314 on the chip 400 side.
  • the inspection electrode 304 is preferably made of copper. In this manner, the inspection electrode 304 can be formed simultaneously with the bonding electrode 302, thereby suppressing an increase in the number of manufacturing steps of the imaging device 1.
  • the substrate 300 has a through electrode 320 that penetrates the wiring layer 314, the semiconductor layer 310, and the wiring layer 312.
  • the through electrode 320 is provided so as to connect to the bonding electrode 302, and electrically connects the chip 400 and the substrates 300 and 200 via the bonding electrode 402 of the chip 400.
  • the through electrode 320 is provided so as to connect to the inspection electrode 304, and electrically connects the inspection electrode 304 and the inspection circuit 306.
  • the bonding electrode 202 and the inspection electrode 204 are provided on the same surface (layer), but the embodiment of the present disclosure is not limited to this, and the bonding electrode 202 and the inspection electrode 204 may be provided on different surfaces (layers). Therefore, a fourth embodiment of the present disclosure in which the bonding electrode 202 and the inspection electrode 204 are provided on different surfaces will be described.
  • Fig. 15 is an explanatory diagram for explaining the method for manufacturing the imaging device 1 according to this embodiment, and in detail shows a cross-sectional view of the substrate 200 in the manufacturing process of the imaging device 1.
  • a substrate (first substrate) 200 made of a wafer is prepared in the same manner as in each of the above-described embodiments.
  • the pixel array section 11 is provided on the rear surface 200b side of the substrate 200.
  • the substrate 200 is also provided with an inspection circuit 206.
  • auxiliary electrodes 202a for electrically connecting the substrate 200 and the chip 400 are provided in the stacking region on the surface 200a where the chip 400 will be stacked. Furthermore, on the surface 200a of the substrate 200, in a region other than the stacking region where the chip 400 will be stacked, an inspection electrode 204a for electrically connecting to the inspection circuit 206 is provided.
  • the auxiliary electrodes 202a and the inspection electrodes 204a are preferably formed from the same material as the wiring in the wiring layer 212, for example, from aluminum. In this way, the auxiliary electrodes 202a and the inspection electrodes 204a can be formed simultaneously with the wiring in the wiring layer 212, which makes it possible to suppress an increase in the number of manufacturing steps for the imaging device 1.
  • the inspection is performed by applying the needle tip 700 of the inspection device to the inspection electrode 204a provided on the surface 200a of the substrate 200. At this time, an uneven needle mark is left on the inspection electrode 204a due to the application of the needle tip 700.
  • an insulating film is further formed to fill the needle marks and cover the auxiliary electrodes 202a and the inspection electrodes 204a, and the surface of the insulating film is flattened. Furthermore, a plurality of bonding electrodes 202b for electrically bonding the substrate 200 and the chips 400 are formed in the stacking region on the surface 200a where the chips 400 will be stacked. The bonding electrodes 202b are electrically connected to the auxiliary electrodes 202a described above.
  • the chip 400 is bonded to the stacking region on the surface 200a where the chip 400 will be stacked.
  • the bonding electrode 202b and the bonding electrode 402 are bonded, so that the relative position of the chip 400 with respect to the substrate 200 is fixed at a predetermined position with high precision.
  • FIG. 16 is an explanatory diagram for explaining the imaging device 1 according to this embodiment, and in detail shows a cross-sectional view of the imaging device 1. Note that here, explanations of points common to the embodiments described so far will be omitted.
  • the bonding electrode 202b and the inspection electrode 204a are provided at different heights in the film thickness direction of the substrate 200.
  • the bonding electrode 202b is provided on the surface of the wiring layer 212 of the substrate 200 that faces the chip 400, and the inspection electrode 204a is provided inside the wiring layer 212 in the film thickness direction of the wiring layer 212.
  • the inspection electrode 204a is covered with an insulating film.
  • the auxiliary electrode 202a and the inspection electrode 204a are located at the same height as the external connection electrode 220 in the film thickness direction of the wiring layer 212. In this way, the auxiliary electrode 202a and the inspection electrode 204a can be formed simultaneously with the external connection electrode 220, which makes it possible to suppress an increase in the number of manufacturing steps for the imaging device 1.
  • the inspection electrode 204a is not provided on the surface on which the chip 400 is stacked, even if the needle mark 702 remains on the inspection electrode 204a, poor bonding between the substrate 200 and the chip 400 caused by the needle mark 702 can be avoided. Furthermore, even if the flatness of the surface of the insulating film formed on the inspection electrode 204a is impaired due to the needle mark 702 of the inspection electrode 204a, poor bonding between the substrate 200 and the chip 400 can be avoided because the inspection electrode 204a is not provided on the surface on which the chip 400 is stacked.
  • the imaging device 1 according to the embodiment of the present disclosure can be manufactured using methods, devices, and conditions that are used in the manufacture of general semiconductor devices.
  • the imaging device 1 according to the present embodiment can be manufactured using existing semiconductor device manufacturing processes.
  • PVD Physical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • ALD Atomic Layer Deposition
  • PVD methods include vacuum deposition, EB (electron beam) deposition, various sputtering methods (magnetron sputtering, RF (Radio Frequency)-DC (Direct Current) combined bias sputtering, ECR (Electron Cyclotron Resonance) sputtering, facing target sputtering, high frequency sputtering, etc.), ion plating, laser ablation, molecular beam epitaxy (MBE (Molecular Beam Epitaxy)), and laser transfer.
  • MBE molecular beam epitaxy
  • CVD methods include plasma CVD, thermal CVD, metal organic (MO) CVD, and photo CVD.
  • Other methods include electrolytic plating, electroless plating, spin coating, immersion, casting, microcontact printing, drop casting, various printing methods such as screen printing, inkjet printing, offset printing, gravure printing, and flexographic printing, stamping, spraying, and various coating methods such as air doctor coater, blade coater, rod coater, knife coater, squeeze coater, reverse roll coater, transfer roll coater, gravure coater, kiss coater, cast coater, spray coater, slit orifice coater, and calendar coater.
  • patterning methods include chemical etching such as shadow mask, laser transfer, and photolithography, and physical etching using ultraviolet light or laser.
  • planarization techniques include CMP (Chemical Mechanical Polishing), laser planarization, and reflow.
  • Fig. 17 is a diagram showing application examples using each embodiment of the technology of the present disclosure.
  • the imaging device 1 to which the technology of the present disclosure is applied described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows.
  • - Devices that take images for viewing such as digital cameras and mobile devices with camera functions.
  • - Equipment used for traffic purposes such as on-board sensors that take pictures of the front, rear, surroundings, and interior of a vehicle for safe driving such as automatic stopping, and for recognition of the driver's condition, surveillance cameras that monitor moving vehicles and roads, and distance measuring sensors that measure distances between vehicles, etc.
  • a device used in home appliances such as TVs, refrigerators, and air conditioners to capture images of a user's gestures and operate the appliances in accordance with those gestures.
  • - Equipment used for medical or healthcare purposes such as endoscopes and devices that take blood vessel images by receiving infrared light.
  • - Devices used for security purposes such as surveillance cameras for crime prevention and cameras for person authentication.
  • Equipment used for beauty purposes such as skin measuring devices that take pictures of the skin and microscopes that take pictures of the scalp.
  • Devices used for sports such as action cameras and wearable cameras for sports purposes.
  • Agricultural equipment such as cameras for monitoring the condition of fields and crops.
  • FIG. 18 is a block diagram showing an example of the configuration of a camera 100 to which the technology disclosed herein can be applied.
  • the camera 100 includes an optical unit 101, an imaging unit 102, an image processing unit 103, a frame memory 104, a CPU (Central Processing Unit) 105, a ROM (Read Only Memory) 106, a RAM (Random Access Memory) 107, a storage 108, an operation unit 109, a display unit 110, and a power supply unit 111.
  • CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the image processing unit 103, the frame memory 104, the CPU 105, the ROM 106, the RAM 107, the storage 108, the operation unit 109, the display unit 110, and the power supply unit 111 are connected to each other via a bus 120 so as to be able to communicate with each other.
  • Storage 108 is a storage medium capable of storing data in a non-volatile manner, and may be, for example, a flash memory or a hard disk drive.
  • CPU 105 controls the overall operation of camera 100 using ROM 106 and RAM 107 as a work memory in accordance with a program pre-stored in storage 108.
  • the operation unit 109 includes various operation means for the user to operate the camera 100, and passes control signals corresponding to user operations to the CPU 105.
  • the display unit 110 includes a display device using an LCD (Liquid Crystal Display) or an organic EL (Electro-Luminescence), and a drive circuit that drives the display device.
  • the display unit 110 causes the display device to display a screen corresponding to a display signal passed by the CPU 105 via the bus 120, for example.
  • the power supply unit 111 supplies power to each component of the camera 100.
  • the optical unit 101 includes one or more lenses and mechanisms such as an aperture and focus, and allows light from a subject to enter the imaging unit 102.
  • the imaging unit 102 includes pixels 2 according to the technology disclosed herein, and the light incident from the optical unit 101 is irradiated onto the pixel array unit 11. In the pixel array unit 11, each pixel 2 outputs a pixel signal corresponding to the irradiated light.
  • the imaging unit 102 supplies image data based on the pixel signals output from each pixel 2 to the image processing unit 103.
  • the image processing unit 103 includes, for example, a DSP (Digital Signal Processor), and performs predetermined image processing such as white balance processing and gamma correction processing on the image data supplied from the imaging unit 102 using the frame memory 104.
  • the image data that has been subjected to image processing by the image processing unit 103 is stored, for example, in the storage 108.
  • the imaging device 1 according to the technology disclosed herein By applying the imaging device 1 according to the technology disclosed herein to the imaging section 102, the wiring formed for each pixel row or each pixel column can be inspected with a minimum of additional circuitry, thereby suppressing an increase in chip area. Therefore, using the imaging device 1 according to the technology disclosed herein as the imaging section 102 can contribute to further miniaturization of the camera 100. In addition, because the first semiconductor substrate 41 can be inspected alone, it is possible to improve the yield of the imaging device 1 and reduce the cost of the camera 100.
  • the present technology can also be configured as follows.
  • the semiconductor device has a laminated structure in which a first substrate and a second substrate having an area smaller than that of the first substrate are laminated,
  • the first substrate comprises: An electronic circuit including an image sensor; a test circuit for testing the electronic circuit; a first bonding electrode provided in a first lamination region in which the second substrate is laminated, for electrically and physically bonding the second substrate; an inspection electrode provided in an area other than the first laminated area and electrically connected to the inspection circuit; having
  • the second substrate comprises: A logic circuit for controlling the imaging element; a second bonding electrode for bonding to the first bonding electrode of the first substrate; having Solid-state imaging device.
  • the first substrate comprises: a third bonding electrode for electrically and physically bonding the third substrate, the third bonding electrode being provided in a second stacking region in which the third substrate located outside the first stacking region is stacked;
  • the third substrate comprises: a fourth bonding electrode for bonding to the third bonding electrode of the first substrate;
  • the inspection electrode is provided in a region other than the second laminated region.
  • the solid-state imaging device according to any one of (1) to (3) above.
  • the first substrate comprises: A semiconductor layer; A wiring layer provided on the semiconductor layer; having The solid-state imaging device according to (1) or (2) above.
  • the solid-state imaging device (9) The solid-state imaging device according to (8) above, wherein the first bonding electrode and the inspection electrode are provided on a surface of the wiring layer facing the second substrate. (10) the first bonding electrode is provided on a surface of the wiring layer facing the second substrate, The inspection electrode is provided inside the wiring layer in a thickness direction of the wiring layer.
  • the solid-state imaging device (11)
  • the first substrate comprises: an external connection electrode provided in a portion other than the first laminated region and inside the wiring layer in a thickness direction of the wiring layer; a trench exposing the external connection electrode from the wiring layer and the semiconductor layer; having The solid-state imaging device according to (10) above.
  • the first substrate includes: a first semiconductor substrate including the imaging element; a second semiconductor substrate laminated on the first semiconductor substrate; having the first bonding electrode is provided on a surface of the second semiconductor substrate facing the second substrate, via a through electrode penetrating the second semiconductor substrate, the second substrate and the first semiconductor substrate are electrically connected;
  • the first semiconductor substrate includes the test circuit; the inspection electrode is provided on a surface of the second semiconductor substrate facing the second substrate, The inspection electrode and the inspection circuit are electrically connected via the through electrode.
  • the second semiconductor substrate includes a memory element.
  • the first substrate includes a pixel array section made up of a plurality of the imaging elements arranged two-dimensionally in an array.
  • the solid-state imaging device according to any one of (1) to (18) above, wherein the inspection circuit is an inspection circuit that detects wiring defects in the electronic circuit.
  • the semiconductor device has a laminated structure in which a first substrate and a second substrate having an area smaller than that of the first substrate are laminated,
  • the first substrate includes: An electronic circuit; a test circuit for testing the electronic circuit; a first bonding electrode provided in a first lamination region in which the second substrate is laminated, for electrically and physically bonding the second substrate; an inspection electrode provided in an area other than the first laminated area and electrically connected to the inspection circuit; having
  • the second substrate comprises: a second bonding electrode for bonding to the first bonding electrode of the first substrate; having Semiconductor device.
  • Imaging device 2 Pixel 11 Pixel array section 12 Row selection section 13 Constant current source section 14 Analog-to-digital conversion section 15 Horizontal transfer scanning section 16 Signal processing section 17 Timing control section 18 Horizontal transfer line 19 Reference signal generation section 21 Photodiode 22 Transfer transistor 23 Reset transistor 24 Amplification transistor 25 Selection transistor 31 Vertical signal line 32 Control line 41, 41a First semiconductor substrate 42 Second semiconductor substrate 43, 44 Connection section 45 Inspection circuit 46 Bias section 47, 48, 49, 50 Electrode 100 Camera 101 Optical section 102 Imaging section 103 Image processing section 104 Frame memory 105 CPU 106 ROM 107 RAM 108 Storage 109 Operation unit 110 Display unit 111 Power supply unit 120 Bus 140 Single slope type analog-to-digital converter 141 Comparator 142 Counter circuit 143 Latch circuit 200, 300 Substrate 200a Front surface 200b Back surface 202, 202b, 208, 302, 402, 412 Bonding electrode 202a Auxiliary electrode 204, 204a, 304 Inspection electrode 206, 306 Inspection circuit

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Abstract

第１の基板と、前記第１の基板に比して面積が小さい第２の基板と、が積層する積層構造を備え、前記第１の基板は、撮像素子を含む電子回路と、前記電子回路を検査するための検査回路と、前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極とを有し、前記第２の基板は、前記撮像素子を制御するロジック回路と、前記第１の基板の前記第１の接合電極と接合するための第２の接合電極とを有する、固体撮像装置を提供する。

Description

固体撮像装置及び半導体装置
　本開示は、固体撮像装置及び半導体装置に関する。
　例えば固体撮像装置のような半導体装置の製造においては、ウエハとチップとを貼り合わせて積層することが行われている。このような場合、あらかじめ、ウエハやチップに設けられた電子回路が良品であるかどうか検査し、良品ウエハと良品チップとを選択的に積層させることにより、半導体装置の歩留まりを向上させることができる。このような検査を行うための検査回路の一例としては、下記特許文献１に記載の検査回路を挙げることができる。
特開２０２１－１０３７６０号公報
　そこで、上述のような積層を行う前に、ウエハに設けられた検査用の電極に検査装置の針先を当てて検査を行うこととなるが、当該針先によって、検査回路の検査電極に凹凸を持つ針痕が残されることがある。そして、このような針痕を持つ検査電極上に、良品チップを貼り合わせて積層しようとする場合、針痕は凹凸を持つことから、ウエハとチップとの接合不良が生じる蓋然性が高い。
　そこで、本開示では、検査電極に残された針痕に起因するウエハ（又はチップ）とチップとの接合不良が生じることを避けることができる、固体撮像装置及び半導体装置を提案する。
　本開示によれば、第１の基板と、前記第１の基板に比して面積が小さい第２の基板とが積層する積層構造を備え、前記第１の基板は、撮像素子を含む電子回路と、前記電子回路を検査するための検査回路と、前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極とを有し、前記第２の基板は、前記撮像素子を制御するロジック回路と、前記第１の基板の前記第１の接合電極と接合するための第２の接合電極とを有する、固体撮像装置が提供される。
　また、本開示によれば、第１の基板と、前記第１の基板に比して面積が小さい第２の基板とが積層する積層構造を備え、前記第１の基板は、電子回路と、前記電子回路を検査するための検査回路と、前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極とを有し、前記第２の基板は、前記第１の基板の前記第１の接合電極と接合するための第２の接合電極とを有する、半導体装置が提供される。
本開示の各実施形態に適用可能な撮像装置の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 本開示の各実施形態に適用可能な画素の回路構成の一例を示す回路図である。 本開示の各実施形態に適用可能な列並列ＡＤ変換部の構成の一例を示すブロック図である。 撮像装置の積層型のチップ構造の概略を示す分解斜視図である。 本開示の技術を適用することが可能な撮像装置の第１半導体基板の具体的な構成例を示す図である。 本開示の技術を適用することができる撮像装置の第１半導体基板の構成の具体的な構成例を示す図である。 本開示の第１の実施形態に係る撮像装置の製造方法を説明する説明図（その１）である。 本開示の第１の実施形態に係る撮像装置の製造方法を説明する説明図（その２）である。 本開示の第１の実施形態に係る撮像装置の製造方法を説明する説明図（その３）である。 本開示の第１の実施形態に係る撮像装置の製造方法を説明する説明図（その４）である。 本開示の第１の実施形態に係る撮像装置の製造方法を説明する説明図（その５）である。 本開示の第１の実施形態に係る撮像装置を説明する説明図である。 本開示の第２の実施形態に係る撮像装置を説明する説明図である。 本開示の第３の実施形態に係る撮像装置を説明する説明図である。 本開示の第４の実施形態に係る撮像装置の製造方法を説明する説明図である。 本開示の第４の実施形態に係る撮像装置を説明する説明図である。 本開示の技術に係る各実施形態を使用する応用例を示す図である。 本開示に係る技術を適用可能なカメラの一例の構成を示すブロック図である。
　以下に、添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。また、本明細書及び図面において、実質的に同一又は類似の機能構成を有する複数の構成要素を、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、実質的に同一又は類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
　また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される装置は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。
　さらに、以下の説明において「電気的に接続する」とは、複数の要素の間を、直接的に、もしくは、他の要素を介して間接的に接続することを意味する。
　なお、説明は以下の順序で行うものとする。
１．　本開示の実施形態を創作するに至る背景
　　　１．１　ＣＭＯＳイメージセンサの構成例
　　　１．２　画素の回路構成例
　　　１．３　列並列アナログ－デジタル変換部の構成例
　　　１．４　積層構造例
　　　１．５　検査の概略
　　　１．６　検査回路の構成例
　　　１．７　背景
２．　第１の実施形態
　　　２．１　製造方法
　　　２．２　詳細構造
３．　第２の実施形態
４．　第３の実施形態
５．　第４の実施形態
　　　５．１　製造方法
　　　５．２　詳細構造
６．　まとめ
７．　応用例
８．　補足
　＜＜１．　本開示の実施形態を創作するに至る背景＞＞
　まずは、本開示の実施形態を説明する前に、本発明者らが本開示の実施形態を創作するに至る背景について説明する。最初に、本開示の技術を適用することができる撮像装置（固体撮像装置）の概要構成について順次説明する。
　＜１．１　ＣＭＯＳイメージセンサの構成例＞
　まず、本開示の技術が適用可能な撮像装置１の基本的な構成について説明する。ここでは、撮像装置１として、Ｘ－Ｙアドレス方式の撮像装置の一種であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作製されたイメージセンサである。図１は、本開示の各実施形態に適用可能な撮像装置１の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。
　図１に示す撮像装置１は、光電変換部を含む画素（セル）（撮像素子）２が行方向及び列方向に、すなわち、行列状の配列で２次元配置されてなる画素アレイ部（セルアレイ）１１と、当該画素アレイ部１１の周辺回路部とを有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（水平方向）をいい、列方向とは、画素列の画素２の配列方向（垂直方向）をいう。画素２は、光電変換を行うことにより、受光した光量に応じた電荷を生成し、蓄積する。
　図１の例においては、画素アレイ部１１の周辺回路部としては、例えば、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６及びタイミング制御部１７を挙げることができる。
　画素アレイ部１１においては、行列状の画素配列に対し、画素行毎に制御線３２１～３２ｎが行方向に沿って配線されている。また、画素列毎に垂直信号線３１１～３１ｍが列方向に沿って配線されている。なお、垂直信号線３１１～３１ｍを特に区別する必要が無い場合には、垂直信号線３１１～３１ｍを、適宜、垂直信号線３１として説明を行う。同様に、制御線３２１～３２ｎを特に区別する必要が無い場合には、制御線３２１～３２ｎを、適宜、制御線３２として説明を行う。
　制御線３２は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１においては、制御線３２は１本の配線として図示しているが、制御線３２は、１本に限定されず、複数本の配線を含むことができる。制御線３２の一端は、行選択部１２の各行に対応した出力端に接続されている。
　次に、画素アレイ部１１の周辺回路部の各回路部分、すなわち、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６及びタイミング制御部１７について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１に含まれる各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。当該行選択部１２については、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系に不要電荷を掃き出す（リセットする）ことにより、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
　定電流源部１３は、画素列毎に垂直信号線３１１～３１ｍの各々に接続された、例えばＭＯＳ(Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)トランジスタからなる複数の電流源Ｉを備えている。定電流源部１３は、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３１１～３１ｍの各々を通してバイアス電流を供給する。
　アナログ－デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ－デジタル変換器を含む。アナログ－デジタル変換部１４は、画素列毎に垂直信号線３１１～３１ｍの各々を通して出力されるアナログ方式の信号である画素信号を、Ｎビットのデジタル方式の信号に変換する、列並列型のアナログ－デジタル変換部である。以下、アナログ－デジタル変換部１４を、列並列アナログ－デジタル変換部１４と呼ぶ。
　列並列アナログ－デジタル変換部１４が含むアナログ－デジタル変換器としては、例えば、参照信号比較型のアナログ－デジタル変換器の一例であるシングルスロープ型アナログ－デジタル変換器を用いることができる。なお、本開示においては、このような例に限定されるものではなく、列並列アナログ－デジタル変換部１４が含むアナログ－デジタル変換器として、逐次比較型アナログ－デジタル変換器やデルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器等を用いることができる。
　水平転送走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、列並列アナログ－デジタル変換部１４でデジタル方式の信号に変換された画素信号は、画素列単位で、２Ｎビット幅の水平転送線１８に読み出されることとなる。
　信号処理部１６は、水平転送線１８を通して供給されるデジタル方式の画素信号に対して所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、供給された画素信号に対して、縦線欠陥、点欠陥の補正、信号のクランプといった各信号処理を施すことができる。また、信号処理部１６は、供給された画素信号に対して、パラレル－シリアル変換、圧縮、符号化、加算、平均、間欠動作など信号処理を施すことができる。信号処理部１６は、生成した画像データを、撮像装置１の出力信号として後段の装置に出力する。
　タイミング制御部１７は、各種のタイミング信号、クロック信号及び制御信号等を生成し、これら生成した信号に基づき、行選択部１２、定電流源部１３、列並列アナログ－デジタル変換部１４、水平転送走査部１５及び信号処理部１６等の駆動制御を行う。
　＜１．２　画素の回路構成例＞
　図２は、本開示の各実施形態に適用可能な画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４及び選択トランジスタ２５を有する構成となっている。
　図２の例では、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタは、例えばＮチャネルのＭＯＳ型電界効果トランジスタ(Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ)から形成されている。以下、ＮチャネルのＭＯＳ型電界効果トランジスタを、ＮＭＯＳトランジスタと呼ぶ。画素２をＮＭＯＳトランジスタのみで構成することで、面積効率や工程削減視点の最適化を図ることができる。なお、図２に示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４及び選択トランジスタ２５の導電型の組み合わせについては、一例に過ぎず、これらの組み合わせについては限定されるものではない。
　当該画素２に対して、上述した制御線３２として、複数の制御線が同一画素行の各画素２に対して共通に配線されている。これら複数の制御線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ及び選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源（例えば、接地電位）に接続されており、受光した光をその光量に応じた電荷量の電荷（ここでは、光電子）に光電変換して、当該電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に接続する領域は、浮遊拡散領域ＦＤである。浮遊拡散領域ＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、ハイ（Ｈｉｇｈ）レベル（例えば、ＶＤＤレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から供給される。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された電荷を浮遊拡散領域ＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧を供給する電源ＶＤＤのノードと浮遊拡散領域ＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、ハイレベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から供給される。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、浮遊拡散領域ＦＤの電荷を電源ＶＤＤのノードに捨てることによって浮遊拡散領域ＦＤをリセットする。
　増幅トランジスタ２４の、ゲート電極は浮遊拡散領域ＦＤに、ドレイン電極は電源ＶＤＤのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４のソース電極は、選択トランジスタ２５を介して垂直信号線３１に接続される。そして、増幅トランジスタ２４と、垂直信号線３１の一端に接続される電流源Ｉとは、浮遊拡散領域ＦＤの電圧を垂直信号線３１の電圧に変換するソースフォロワを構成している。
　選択トランジスタ２５の、ドレイン電極は増幅トランジスタ２４のソース電極に接続され、ソース電極は垂直信号線３１に接続されている。選択トランジスタ２５のゲート電極には、ハイレベルがアクティブとなる選択信号ＳＥＬが行選択部１２から供給される。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３１に伝達する。
　なお、選択トランジスタ２５については、電源ＶＤＤのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を適用することもできる。また、図２の例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４及び選択トランジスタ２５からなる、すなわち４つのトランジスタ（Ｔｒ）からなる４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
　＜１．３　列並列アナログ－デジタル変換部の構成例＞
　次に、列並列アナログ－デジタル変換部１４の構成例について説明する。図３は、本開示の各実施形態に適用可能な列並列アナログ－デジタル変換部１４の構成の一例を示すブロック図である。本開示の撮像装置１におけるアナログ－デジタル変換部１４は、垂直信号線３１１～３１ｍの各々に対応して設けられた複数のシングルスロープ型アナログ－デジタル変換器の集合を含む。ここでは、ｎ列目のシングルスロープ型アナログ－デジタル変換器１４０を例に挙げて説明する。
　シングルスロープ型アナログ－デジタル変換器１４０は、比較器１４１、カウンタ回路１４２及びラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１４０では、時間が経過するに連れて電圧値が線形に変化する、いわゆるＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、デジタル－アナログ変換回路を用いて構成することができる。
　比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、ハイレベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、ロー（Ｌｏｗ）レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。
　カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、すなわち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ(Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ；相関二重サンプリング)を行う。そして、ラッチ回路１４３は、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。
　上述したように、シングルスロープ型アナログ－デジタル変換器１４０の集合を含む列並列アナログ－デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。なお、上述の例では、画素列に対して１対１の関係でアナログ－デジタル変換器１４０が配置されるシングルスロープ型アナログ－デジタル変換部１４を例示したが、複数の画素列を単位としてシングルスロープ型アナログ－デジタル変換器１４０が配置されるアナログ－デジタル変換部１４とすることも可能である。
　＜１．４　積層構造例＞
　次に、上述した構成の撮像装置１としてのＣＭＯＳイメージセンサの積層構造例について説明する。上述した構成の撮像装置１は、積層型のチップ構造（積層チップ）となっている。
　図４は、撮像装置１の積層型のチップ構造の概略を示す分解斜視図である。なお、図４では、第１半導体基板４１及び第２半導体基板４２は、同じサイズで図示されているが、本開示の実施形態において適用される撮像装置１においては、実際には、第２半導体基板４２の大きさは、第１半導体基板４１に比べて小さくてもよい。
　図４に示すように、撮像装置１の積層型のチップ構造は、第１半導体基板４１及び第２半導体基板４２の少なくとも２つの半導体基板が積層され貼り合わされた構造となっている。この積層構造において、１層目の第１半導体基板４１には、画素アレイ部１１の各画素２、制御線３２１～３２ｎ、および、垂直信号線３１１～３１ｍが形成される。
　また、２層目の第２半導体基板４２には、行選択部１２、定電流源部１３、アナログ－デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等を含む画素制御部が形成される。なお、図４においては、煩雑さを避けるため、信号処理部１６と参照信号生成部１９とが省略されている。画素制御部は、画素アレイ部１１の周辺回路部である。
　そして、１層目の第１半導体基板４１と２層目の第２半導体基板４２とは、ＴＣＶ(Ｔｈｒｏｕｇｈ　Ｃｈｉｐ　Ｖｉａ)やＣｕ－Ｃｕハイブリッドボンディングなどの接続部４３、４４で電気的に接続される。
　このような積層構造によれば、１層目の第１半導体基板４１として画素アレイ部１１を形成できるだけの面積とすることができることから、第１半導体基板４１のサイズ、ひいては、チップ全体のサイズを小さくできる。さらに、１層目の第１半導体基板４１には、画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４２には、画素制御部の作製に適したプロセスを適用できるため、撮像装置１を製造するにあたって、プロセスの最適化を図ることができる。
　なお、ここでは、第１半導体基板４１及び第２半導体基板４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。
　＜１．５　検査の概略＞
　撮像装置１の良品及び不良品の選別では、制御線３２１～３２ｎや垂直信号線３１１～３１ｍなどの配線のオープン（断線）の有無や、隣接する配線間のショート（短絡）の有無の検査が行われることが一般的である。
　ところで、積層チップの積層方式には、ウエハとウエハとを貼り合わせる方式(ＷＯＷ：Ｗａｆｅｒ　Ｏｎ　Ｗａｆｅｒ)や、ウエハと良品チップとを貼り合わせる方式(ＣＯＷ：Ｃｈｉｐ　Ｏｎ　Ｗａｆｅｒ)等がある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。
　そこで、本開示を適用することが可能な撮像装置１では、画素アレイ部１１が形成されるセンサ基板である第１半導体基板４１において、検査回路を追加することにより、配線のオープン／ショートの有無の検査を実現している。
　図５は、本開示を適用することが可能な撮像装置の第１半導体基板４１の具体的な構成例を示す図である。第１半導体基板４１には、第１の画素行に対応して第１の配線が形成され、第２の画素行に対応して第２の配線が形成されている。以下、適宜、画素行に対応して形成される配線を行配線と呼ぶ。ここでは、画素行に対応して形成される第１の行配線は、１行目の画素行に対応して形成される制御線３２１を指し、画素行に対応して形成される第２の行配線は、ｎ行目の画素行に対応して形成される制御線３２ｎを指すものとする。第１の行配線と第２の行配線との間には、制御線３２２～３２ｎ－１として示す複数の行配線が存在している。
　また、第１半導体基板４１には、第１の画素列に対応して第１の列配線が形成され、第２の画素列に対応して第２の列配線が形成されている。以下、適宜、画素列に対応して形成される配線を列配線と呼ぶ。画素列に対応して形成される第１の列配線は、１列目の画素列に対応して形成される垂直信号線３１１を指し、画素列に対応して形成される第２の列配線は、ｍ列目の画素列に対応して形成される垂直信号線３１ｍを指すものとする。そして、第１の列配線と第２の列配線との間には、垂直信号線３１２～３１ｍ－１として示す複数の列配線が存在している。
　図４でも説明したように、第１半導体基板４１には、第１半導体基板４１上に形成された配線（制御線３２１～３２ｎ及び垂直信号線３１１～３１ｍ）と、第２の基板である第２半導体基板４２上に形成された画素制御部とを接続する接続部４３Ａおよび４３Ｂと、接続部４４Ａおよび４４Ｂとが設けられている。ここで、接続部４３Ａおよび４３Ｂは、接続される画素制御部の回路が垂直方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、垂直信号線３１１～３１ｍとアナログ－デジタル変換部１４とが、接続部４３Ａを介して接続される。同様に、接続部４４Ａおよび４４Ｂも、接続される画素制御部の回路が水平方向の片側のみに存在する場合、何れか一方のみが設けられていればよい。例えば、制御線３２１～３２ｎと行選択部１２とが、接続部４４Ａを介して接続される。なお、以下では、接続部４３Ａおよび４３Ｂを区別する必要の無い場合には、これら接続部４３Ａおよび４３Ｂをまとめて接続部４３と呼ぶ。
　さらに、第１半導体基板４１に対して、検査回路４５Ａ及び当該検査回路４５Ａに対応するバイアス部４５Ｂと、検査回路４６Ａ及び当該検査回路４６Ａに対応するバイアス部４６Ｂが設けられる。
　さらに、第１半導体基板４１には、これら検査回路４５Ａ及びバイアス部４５Ｂと、検査回路４６Ａ及びバイアス部４６Ｂとに関連して、各電極が設けられる。すなわち、第１半導体基板４１には、それぞれ検査回路４５Ａに接続されて、電極４７Ａ、４７Ｃ、４７Ｄ、４９Ａが設けられる。また、第１半導体基板４１には、それぞれ検査回路４６Ａに接続されて、電極４８Ａ、４８Ｃ、４８Ｄ、５０Ａが設けられる。また、第１半導体基板４１には、それぞれバイアス部４５Ｂに接続されて、電極４９Ｂ、４７Ｂが設けられる。さらに、第１半導体基板４１には、それぞれバイアス部４６Ｂに接続されて、電極４８Ｂ、５０Ｂが設けられる。
　これら第１半導体基板４１に設けられる各電極は、ウエハ状態での検査に用いられる針当て端子である。
　バイアス部４５Ｂは、各垂直信号線３１１～３１ｍに電圧を印加するためのバイアス回路を含む。バイアス部４５Ｂは、電極４９Ｂに対して所定の電圧が印加されることで、電極４９Ｂと垂直信号線３１１～３１ｍの一部または全部とを接続する。垂直信号線３１１～３１ｍのバイアス部４５Ｂに対して遠端には、垂直信号線３１１～３１ｍに対する電圧の印加を検出するための検査回路４５Ａが接続される。検査回路４５Ａでは、例えば電極４７Ａの電圧を電極４７Ｃからモニタすることができる。また、検査回路４５Ａでは、電極４９Ａに対して所定の電圧が印加されることで、電極４９Ｄと垂直信号線３１１～３１ｍの一部または全部を接続する。
　同様に、制御線３２１～３２ｎには、各制御線３２１～３２ｎに電圧を印加するためのバイアス部４６Ｂと、各制御線３２１～３２ｎに対する電圧の印加を検出するための検査回路４６Ａとが接続されている。
　なお、第１半導体基板４１配置される検査回路４５Ａ、４６Ａ、バイアス部４５Ｂ、４６Ｂは、第１半導体基板４１と第２半導体基板４２とを貼り合わせて積層化した後には、一般的には、使用されない。
　このように、本開示を適用することが可能な撮像装置１において、検査回路４５Ａ、４６Ａと、バイアス部４５Ｂ、４６Ｂと、電極４７Ａ、４７Ｂ、４７Ｃ、４７Ｄ、４８Ａ、４８Ｂ、４８Ｃ、４８Ｄ、４９Ａ、４９Ｂ、５０Ａ、５０Ｂとによる回路を追加することにより、配線のオープン／ショートの有無の検査を実現することができる。
　＜１．６　検査回路の構成例＞
　次に、本開示の技術を適用することができる撮像装置１の検査回路の具体的な構成例について説明する。図６は、本開示の技術を適用することができる撮像装置１の第１半導体基板４１ａの構成の具体的な構成例を示す図である。なお、図６においては、第１半導体基板４１ａは、図５に示した第１半導体基板４１と対応し、第２半導体基板４２と積層されて撮像装置１が構成される。また、図６においては、図５に示した、画素アレイ部１１に含まれる各画素２と、各制御線３２１～３２ｎとが省略されている。同様に、図６においては、図５に示した構成のうち、画素行に関連する構成（各制御線３２１～３２ｎに関連する構成）は、適宜、省略されている。
　図６において、接続部４３Ａは、画素アレイ部１１の列数（ｍ本）に対応した数の接続ノードＮ１ａ、Ｎ２ａ、Ｎ３ａ、Ｎ４ａ、・・・、Ｎ（ｍ－２）ａ、Ｎ（ｍ－１）ａ、Ｎｍａを含む。同様に、接続部４３Ｂは、画素アレイ部１１の列数（ｍ本）に対応した数の接続ノードＮ１ｂ、Ｎ２ｂ、Ｎ３ｂ、Ｎ４ｂ、・・・、Ｎ（ｍ－２）ｂ、Ｎ（ｍ－１）ｂ、Ｎｍｂを含む。
　各接続ノードＮ１ｂ～Ｎｍｂに対して、１対１に、各垂直信号線３１１～３１ｍの一端が接続される。同様に、各接続ノードＮ１ａ～Ｎｍａに対して、１対１に、各垂直信号線３１１～３１ｍの他端が接続されている。
　第１半導体基板４１と第２半導体基板４２とは、これら各接続ノードＮ１ａ～Ｎｍａ、または、各接続ノードＮ１ｂ～Ｎｍｂにより、電気的に接続される。
　バイアス部４５Ｂは、バイアス回路として、画素アレイ部１１の列数（ｍ本）に対応した数のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、・・・、ＳＷ（ｍ－２）、ＳＷ（ｍ－１）、ＳＷｍ、を含む。各スイッチ素子ＳＷ１～ＳＷｍは、例えば画素２と同様にＮＭＯＳトランジスタにより構成される。各スイッチ素子ＳＷ１～ＳＷｍは、一端（ドレイン）が電極４７Ｂに共通に接続され、他端（ソース）が、それぞれ接続ノードＮ１ｂ～Ｎｍｂを介して各垂直信号線３１１～３１ｍの一端に１対１に接続されている。
　各スイッチ素子ＳＷ１～ＳＷｍの制御端（ゲート）に対して、電極４９Ｂが共通に接続される。電極４９Ｂに対してハイ（Ｈｉｇｈ）レベルの電圧（例えば３［Ｖ］）が印加されることで、各スイッチ素子ＳＷ１ｂ～ＳＷｍｂがオン（導通）状態となり、電極４７Ｂと各垂直信号線３１１～３１ｍとが接続され、電極４７Ｂに印加された電圧が各垂直信号線３１１～３１ｍに対して印加される。すなわち、各スイッチ素子ＳＷ１～ＳＷｍは、各垂直信号線３１１～３１ｍに対して電圧を出力する出力回路であると考えることができる。ここで、各スイッチ素子ＳＷ１ｂ～ＳＷｍｂの閾値で電圧ドロップが発生するが、耐圧が許す範囲で電極４９Ｂに印加する電圧を高くすることで、電圧ドロップによる影響を抑制することができる。
　検査回路４５Ａは、画素アレイ部１１の列数（ｍ本）に対応した数の転送素子ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、・・・、ＴＲ（ｍ－２）、ＴＲ（ｍ－１）、ＴＲｍ、を含む。各転送素子ＴＲ１～ＴＲmは、例えば画素２と同様にＮＭＯＳトランジスタにより構成される。各転送素子ＴＲ１～ＴＲｍのゲートに対して、各接続ノードＮ１ａ～Ｎｍａを介して、各垂直信号線３１１～３１ｍが１対１に接続される。
　すなわち、各転送素子ＴＲ１～ＴＲｍは、各垂直信号線３１１～３１ｍに印加される電圧が入力される入力回路であると考えることができる。また、各転送素子ＴＲ１～ＴＲｍは、ゲートに入力（印加）された電圧に応じて導通、非導通状態が制御されるスイッチとしての機能を有する。
　また、各転送素子ＴＲ１～ＴＲｍは、直列接続され、直列接続の一端に電極４７Ａが接続され、他端に電極４７Ｃが接続される。
　より具体的には、各転送素子ＴＲ１～ＴＲｍのうち、図６において左端に配置される転送素子ＴＲ１の例えばドレインに電極４７Ａが接続され、ソースが当該転送素子ＴＲ１に隣接する転送素子ＴＲ２のドレインに接続される。転送素子ＴＲ２のソースが当該転送素子ＴＲ２に隣接する転送素子ＴＲ３のドレインに接続され、転送素子ＴＲ３のソースが当該転送素子ＴＲ３に隣接する転送素子ＴＲ４のドレインに接続される。このように、各転送素子ＴＲ１～ＴＲ（ｍ－１）は、ソースが、順次、隣接する転送素子のドレインに接続される。転送素子ＴＲ（ｍ－１）のソースが図６において右端に配置される転送素子ＴＲｍのドレインに接続され、当該転送素子ＴＲｍのソースが電極４７Ｃに接続される。
　このような構成とすることで、各転送素子ＴＲ１～ＴＲｍのゲートに対して、電極４７Ｂが接続されることになる。
　以下、図６に示すように、各トランジスタ（転送素子ＴＲ１～ＴＲｍ）が、隣接するトランジスタとのドレインおよびソースの接続にて順次接続される形態を、直列接続と呼ぶ。直列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理積により出力が決定される。すなわち、直列接続される各トランジスタのうち少なくとも１つがオフ（非導通）状態になっている場合、直列接続の両端が非導通状態となる。
　また、複数のトランジスタが、各トランジスタのドレインおよびソースがそれぞれ共通に接続され、各トランジスタのゲートがそれぞれ独立して接続される形態を、並列接続と呼ぶ。並列接続では、各トランジスタのゲートへの電圧の印加に対し、各ゲートの状態の論理和により出力が決定される。すなわち、並列接続される各トランジスタのうち少なくとも１つがオン（導通）状態になっている場合、並列接続の両端（それぞれ共通に接続されるソース－ドレイン間）が導通状態となる。
　＜１．７　背景＞
　次に、本発明者らが本開示の実施形態を創作するに至る背景について説明する。
　先に説明したように、積層チップの積層方式には、ウエハとウエハとを貼り合わせる方式(ＷＯＷ)や、ウエハと良品チップとを貼り合わせる方式(ＣＯＷ)等がある。ＣＯＷ方式の積層チップの場合は、ＷＯＷ方式の積層チップの場合と異なり、良品と良品とを選択的に組み合わせることで歩留りを上げることができる。
　そこで、接合前に良品選別を行うために、ウエハに、例えば上述した検査回路と、当該検査回路に電気的に接続される検査電極とが設けられることとなる。そして、撮像装置の製造段階において、ウエハの検査電極に検査機器の針先を当てて、所定の電位を持つ電圧を印加したり、電圧を測定したりすることとなるが、当該針先によって、検査電極には、凹凸を持つ針痕が残されることとなる。
　このような針痕を持つ検査電極上に、良品チップを貼り合わせて積層チップを形成しようとする場合、針痕は凹凸を持つことから、ウエハの表面の平坦性が損なわれており、ウエハとチップとの接合不良が生じる蓋然性が高まることとなる。
　そこで、本発明者らは、このような状況を鑑みて、本開示の実施形態を創作するに至った。詳細には、ＣＯＷ方式の積層チップの場合には、先に説明したように、ウエハと良品チップとを貼り合わせることから、ウエハ側には、チップが接合されない未接合領域が存在する。そこで、本発明者らは、未接合領域に上記検査電極を設けることにより、ウエハとチップとの接合不良が生じることを避けることを着想した。すなわち、本開示の実施形態においては、ウエハの良品選別に用いる検査電極を、ウエハとチップとの未接合領域に設けることにより、検査電極に検査による針痕が残存した場合であっても、当該針痕に起因するウエハとチップとの接合不良が生じることを避けることができる。以下、このような本発明者らが創作した本開示の実施形態の詳細を順次説明する。
　＜＜２．　第１の実施形態＞＞
　＜２．１　製造方法＞
　まずは、図７から図１１を参照して、本開示の第１の実施形態に係る撮像装置１の製造方法について説明する。図７から図１１は、本実施形態に係る撮像装置１の製造方法を説明する説明図である。詳細には、図７には、撮像装置１の製造工程における基板２００の平面図が示される。また、図８から図１０の下側には、撮像装置１の製造工程における基板２００の断面図が示され、上側には、断面図に対応する平面図が示されている。また、図１１には、撮像装置１の製造工程における撮像装置１の断面図が示されている。
　まずは、図７に示すように、ウエハからなる基板（第１の基板）２００を作製する。基板２００においては、表面（チップ（第２の基板）４００と向かい合う面）２００ａとは反対側の面（裏面２００ｂ：図８　参照）側に、アレイ状に二次元配列した複数の画素２からなる画素アレイ部１１が設けられている。また、図７に示すように、表面２００ａ上の、チップ４００が積層されることとなる積層領域（第１の積層領域）には、基板２００とチップ４００とを電気的に、且つ、物理的に、接合するための複数の接合電極（第１の接合電極）２０２が設けられている。また、基板２００においては、例えば、画素アレイ部１１を含む電子回路の配線不良（オープン、ショート）等を検出する検査回路２０６が設けられている。さらに、基板２００の表面２００ａ上には、チップ４００が積層されることとなる積層領域以外の領域に、検査回路２０６と電気的に接続する検査電極２０４が設けられている。
　本実施形態においては、接合電極２０２は、チップ４００との物理的な接合、及び、電気的な接続を担保するために、導電性の高い銅（Ｃｕ）から形成されることが好ましい。さらに、本実施形態においては、接合電極２０２の形成時に表面２００ａ上に検査電極２０４を同時に形成することにより工程数の削減を可能になることから、検査電極２０４も銅から形成されることが好ましい。
　また、本実施形態においては、検査回路２０６は、上述したような画素アレイ部１１を含む電子回路の配線不良（オープン、ショート）等を検出する検査回路であることに限定されるものではない。本実施形態においては、検査回路２０６は、基板２００側に設けられた電子回路の良品、不良品を検査することが可能な検査回路であればよい。
　次に、図８に示すように、基板２００の表面２００ａ上に設けられた検査電極２０４に、検査機器の針先７００を当てて、検査を行うこととなる。この際、図９に示すように、検査電極２０４には、上記針先７００を当てたことに起因して、凹凸を持つ針痕７０２が残存することとなる。詳細には、針痕７０２は、針先７００と押し当てたことによる検査電極２０４の凹部と、針先７００と押し当てたことによる検査電極２０４の盛り上がりである凸部とを含む。
　次に、基板２００に積層するチップ４００を準備する。チップ４００は、基板２００に比して面積が小さく、例えば、画素アレイ部１１を制御するロジック回路が設けられている。さらに、チップ４００の、基板２００と向かい合う面上には、基板２００とチップ４００とを電気的に、且つ、物理的に、接合するための複数の接合電極（第２の接合電極）４０２（図１０　参照）が設けられている。詳細には、当該接合電極４０２は、上記接合電極２０２と接合することで、基板２００とチップ４００とを電気的に、且つ、物理的に、接合する。従って、接合電極４０２は、基板２００との物理的な接合、及び、電気的な接続を担保するために、導電性の高い銅から形成されることが好ましい。
　次に、図１０に示すように、表面２００ａ上の、チップ４００が積層されることとなる積層領域に、チップ４００を接合する。この際、接合電極２０２と接合電極４０２とが接合することにより、基板２００に対してチップ４００の相対位置が所定の位置に精度よく固定されることとなる。このように、本実施形態においては、検査電極２０４を、基板２００とチップ４００との未接合領域に設けることにより、検査電極２０４に針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００との接合不良が生じることを避けることができる。
　次に、図１１の上段に示すように、チップ４００を覆うように、基板２００の表面２００ａ上に、絶縁膜５００を成膜し、当該絶縁膜５００の表面に対して平坦化を行う。当該絶縁膜５００は、例えば、酸化膜や低誘電体材料から形成することができる。そして、図１１の中段に示すように、基板２００を反転させ、平坦化を行った絶縁膜５００の表面に支持基板６００を接合する。さらに、図１１の下段に示すように、基板２００の裏面２００ｂ上に、カラーフィルタ６０２やオンチップレンズ６０４等を形成する。
　＜２．２　詳細構造＞
　次に、図１２を参照して、本実施形態に係る撮像装置１の詳細構造について説明する。図１２は、本実施形態に係る撮像装置１を説明する説明図であり、詳細には、撮像装置１の断面図が示されている。
　図１２に示すように、本実施形態に係る撮像装置１においては、基板２００は、シリコン等からなる半導体層２１０と、半導体層２１０に積層され、例えばアルミニウム（Ａｌ）等からなる配線、及び、酸化膜等からなる絶縁膜を含む配線層２１２とを有する。そして、当該配線層２１２は、チップ４００と向かい合う。
　また、図１２に示すように、本実施形態に係る撮像装置１においては、半導体層２１０に、アレイ状に二次元配列した複数の画素２からなる画素アレイ部１１が設けられている。さらに、画素アレイ部１１の位置に対応するように、半導体層２１０の裏面２００ｂ上には、カラーフィルタ６０２やオンチップレンズ６０４等が設けられている。
　また、図１２に示すように、配線層２１２上の、基板２００と比べて面積の小さいチップ４００が積層される積層領域には、基板２００とチップ４００とを電気的に、且つ、物理的に、接合するための複数の接合電極２０２が設けられている。さらに、基板２００の配線層２１２は、検査回路２０６を有する。また、配線層２１２上の、チップ４００が積層される積層領域以外の領域には、検査回路２０６と電気的に接続する検査電極２０４が設けられている。
　また、チップ４００は、例えば、画素アレイ部１１を制御するロジック回路が設けられている。さらに、チップ４００の、基板２００と向かい合う面上には、基板２００とチップ４００とを電気的に、且つ、物理的に、接合するための複数の接合電極４０２が設けられている。
　また、図１２に示すように、配線層２１２上には、接合電極２０２と接合電極４０２とが接合することにより、チップ４００が積層し、且つ、接合している。また、チップ４００を覆うように、配線層２１２上に絶縁膜５００が設けられている。そして、絶縁膜５００上には支持基板６００が接合されている。
　さらに、図１２に示すように、配線層２１２の膜厚方向における配線層２１２内部であって、且つ、チップ４００が積層される積層領域以外の領域に、外部接続用電極２２０が設けられている。外部接続用電極２２０は、撮像装置１が外部の装置と接続するための電極である。さらに、基板２００は、外部接続用電極２２０を配線層２１２及び半導体層２１０から露出させるトレンチ２３０を有する。
　本実施形態においては、外部接続用電極２２０は、配線層２１２内の配線と同一の材料から形成されることが好ましく、例えば、アルミニウムから形成されることが好ましい。このようにすることで、外部接続用電極２２０は、配線層２１２内の配線と同時に形成することが可能になることから、撮像装置１の製造工程数の増加を抑えることができる。
　以上のように、本実施形態によれば、検査電極２０４を、基板２００とチップ４００との未接合領域に設けることにより、検査電極２０４に針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００との接合不良が生じることを避けることができる。
　＜＜３．　第２の実施形態＞＞
　次に、図１３を参照して、本開示の第２の実施形態に係る撮像装置１の詳細構造について説明する。図１３は、本実施形態に係る撮像装置１を説明する説明図であり、詳細には、撮像装置１の断面図が示されている。なお、ここでは、これまで説明した実施形態と共通する点については、その説明を省略する。
　上述した第１の実施形態においては、基板２００上には１つのチップ４００が積層されていたが、本開示の実施形態はこれに限定されるものではなく、基板２００上に複数のチップ４００が積層されていてもよい。そこで、基板２００上に複数のチップ４００が積層された、本開示の第２の実施形態を説明する。
　詳細には、図１３に示すように、基板２００上に積層されるチップ（第３の基板）４１０は、基板２００に比して面積が小さい。チップ４１０は、例えばメモリ素子を有するメモリ部（図示省略）等が設けられていてもよい。
　また、チップ４１０には、チップ４００と同様に、基板２００と向かい合う面上に、基板２００とチップ４１０とを電気的に、且つ、物理的に、接合するための複数の接合電極（第４の接合電極）４１２が設けられている。さらに、基板２００の表面２００ａ上には、チップ４００が積層されることとなる積層領域以外であって、チップ４１０が積層される積層領域（第２の積層領域）に、基板２００とチップ４１０とを電気的に、且つ、物理的に、接合するための複数の接合電極（第３の接合電極）２０８が設けられている。
　本実施形態においては、接合電極２０８、４１２は、基板２００とチップ４１０との物理的な接合、及び、電気的な接続を担保するために、導電性の高い銅から形成されることが好ましい。このようにすることで、接合電極２０８は、接合電極２０２及び検査電極２０４と同時に形成することが可能になることから、撮像装置１の製造工程数の増加を抑えることができる。
　さらに、本実施形態においても、検査電極２０４は、基板２００の表面２００ａ上の、チップ４００、４１０が積層されることとなる積層領域以外の領域に設けられている。
　以上のように、本実施形態によれば、検査電極２０４を、基板２００とチップ４００、４１０との未接合領域に設けることにより、検査電極２０４に針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００、４１０との接合不良が生じることを避けることができる。
　＜＜４．　第３の実施形態＞＞
　次に、図１４を参照して、本開示の第３の実施形態に係る撮像装置１の詳細構造について説明する。図１４は、本実施形態に係る撮像装置１を説明する説明図であり、詳細には、撮像装置１の断面図が示されている。なお、ここでは、これまで説明した実施形態と共通する点については、その説明を省略する。
　上述した第１の実施形態においては、撮像装置１は、基板２００とチップ４００との積層構造を持つものとして説明したが、本開示の実施形態はこれに限定されるものではなく、積層された複数の基板２００と、チップ４００との積層構造であってもよい。そこで、積層チップの積層方式として、ウエハとウエハとチップとを貼り合わせる方式(ＷＯＷＯＣ：Ｗａｆｅｒ　Ｏｎ　Ｗａｆｅｒ　Ｏｎ　Ｃｈｉｐ)を持つ撮像装置１である、本開示の第３の実施形態を説明する。
　図１４に示すように、本実施形態に係る撮像装置１においては、ウエハからなる基板（第１の半導体基板）２００とウエハからなる基板（第２の半導体基板）３００とが積層されている。基板３００には、例えばメモリ素子を有するメモリ部（図示省略）が設けられていてもよい。
　基板２００は、第１の実施形態に同様に、半導体層２１０と、半導体層２１０と積層され、配線及び絶縁膜を含む配線層２１２とを有する。そして、半導体層２１０に画素アレイ部１１が設けられ、半導体層２１０の裏面２００ｂ上には、カラーフィルタ６０２やオンチップレンズ６０４等が設けられている。さらに、図１４に示すように、配線層２１２の膜厚方向における配線層２１２内部に、外部接続用電極２２０が設けられている。また、基板２００は、外部接続用電極２２０を配線層２１２及び半導体層２１０から露出させるトレンチ２３０を有する。
　基板２００の表面２００ａ側に積層される基板３００は、シリコンからなる半導体層３１０と、半導体層３１０の２つの面に積層された２つの配線層３１２、３１４とを有する。配線層３１２、３１４は、配線及び絶縁膜を含む。基板２００側の配線層３１２は、例えば、基板３００に設けられた電子回路の配線不良（オープン、ショート）等を検出する検査回路３０６が設けられている。なお、当該検査回路３０６は、基板２００に設けられた電子回路と電気的に接続して、基板２００に設けられた電子回路の配線不良（オープン、ショート）等を検出してもよい。
　また、図１４に示すように、チップ４００側の配線層３１４上の、チップ４００が積層されることとなる積層領域には、基板３００とチップ４００とを電気的に、且つ、物理的に、接合するための複数の接合電極３０２が設けられている。本実施形態においては、接合電極３０２は、基板３００とチップ４１０との物理的な接合、及び、電気的な接続を担保するために、導電性の高い銅から形成されることが好ましい。さらに、チップ４００側の配線層３１４上においては、チップ４００が積層されることとなる積層領域以外の領域に、検査回路３０６と電気的に接続する検査電極３０４が設けられている。本実施形態においては、検査電極３０４は、銅から形成されることが好ましい。このようにすることで、検査電極３０４は、接合電極３０２と同時に形成することが可能になることから、撮像装置１の製造工程数の増加を抑えることができる。
　さらに、図１４に示すように、基板３００は、配線層３１４、半導体層３１０及び配線層３１２を貫通する貫通電極３２０を有する。当該貫通電極３２０は、接合電極３０２に接続するように設けられ、チップ４００の接合電極４０２を介して、チップ４００と基板３００、２００とを電気的に接続する。さらに、当該貫通電極３２０は、検査電極３０４に接続するように設けられ、検査電極３０４と検査回路３０６とを電気的に接続する。
　以上のように、本実施形態によれば、検査電極３０４を、基板３００とチップ４００との未接合領域に設けることにより、検査電極３０４に針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板３００とチップ４００との接合不良が生じることを避けることができる。
　＜＜５．　第４の実施形態＞＞
　上述した第１の実施形態においては、接合電極２０２と検査電極２０４とは同じ面（階層）に設けられていたが、本開示の実施形態はこれに限定されるものではなく、接合電極２０２と検査電極２０４とは異なる面（階層）に設けられていてもよい。そこで、接合電極２０２と検査電極２０４とが異なる面に設けられている、本開示の第４の実施形態を説明する。
　＜５．１　製造方法＞
　まずは、図１５を参照して、本実施形態に係る撮像装置１の製造方法について説明する。図１５は、本実施形態に係る撮像装置１の製造方法を説明する説明図であり、詳細には、撮像装置１の製造工程における基板２００の断面図が示されている。
　まずは、図１５の上段に示すように、上述した各実施形態と同様に、ウエハからなる基板（第１の基板）２００を作製する。基板２００においては裏面２００ｂ側に画素アレイ部１１が設けられている。また、基板２００には検査回路２０６が設けられている。
　さらに、図１５の上段に示すように、表面２００ａ上の、チップ４００が積層されることとなる積層領域には、基板２００とチップ４００とを電気的に接合するための複数の補助電極２０２ａが設けられている。さらに、基板２００の表面２００ａにおいては、チップ４００が積層されることとなる積層領域以外の領域に、検査回路２０６と電気的に接続する検査電極２０４ａが設けられている。
　本実施形態においては、補助電極２０２ａ及び検査電極２０４ａは、配線層２１２内の配線と同一の材料から形成されることが好ましく、例えば、アルミニウムから形成されることが好ましい。このようにすることで、補助電極２０２ａ及び検査電極２０４ａは、配線層２１２内の配線と同時に形成することが可能になることから、撮像装置１の製造工程数の増加を抑えることができる。
　次に、図１５の上段に示すように、基板２００の表面２００ａ上に設けられた検査電極２０４ａに、検査機器の針先７００を当てて、検査を行う。この際、検査電極２０４ａには、上記針先７００を当てたことに起因して、凹凸を持つ針痕が残存することとなる。
　次に、図１５の中段に示すように、針痕を埋め込み、且つ、補助電極２０２ａ及び検査電極２０４ａを覆うように絶縁膜をさらに成膜し、当該絶縁膜の表面を平坦化する。さらに、表面２００ａ上の、チップ４００が積層されることとなる積層領域に、基板２００とチップ４００とを電気的に接合するための複数の接合電極２０２ｂを形成する。接合電極２０２ｂは、先に説明した補助電極２０２ａと電気的に接続する。
　次に、図１５の下段に示すように、表面２００ａ上の、チップ４００が積層されることとなる積層領域に、チップ４００を接合する。この際、接合電極２０２ｂと接合電極４０２とが接合することにより、基板２００に対してチップ４００の相対位置が所定の位置に精度よく固定されることとなる。
　このように、本実施形態においては、検査電極２０４ａが、チップ４００が積層される表面に設けられていないことから、検査電極２０４ａに針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００との接合不良が生じることを避けることができる。
　＜５．２　詳細構造＞
　次に、図１６を参照して、本実施形態に係る撮像装置１の詳細構造について説明する。図１６は、本実施形態に係る撮像装置１を説明する説明図であり、詳細には、撮像装置１の断面図が示されている。なお、ここでは、これまで説明した実施形態と共通する点については、その説明を省略する。
　図１６に示すように、本実施形態においては、接合電極２０２ｂと検査電極２０４ａとは、基板２００の膜厚方向において、異なる高さに設けられている。詳細には、接合電極２０２ｂは、基板２００の配線層２１２の、チップ４００と向かい合う面上に設けられ、検査電極２０４ａは、配線層２１２の膜厚方向において当該配線層２１２内部に設けられる。さらに詳細には、検査電極２０４ａは、絶縁膜により覆われている。
　また、本実施形態においては、補助電極２０２ａと検査電極２０４ａは、配線層２１２の膜厚方向において、外部接続用電極２２０と同一高さに位置することが好ましい。このようにすることで、補助電極２０２ａ及び検査電極２０４ａは、外部接続用電極２２０と同時に形成することが可能になることから、撮像装置１の製造工程数の増加を抑えることができる。
　以上のように、本実施形態によれば、検査電極２０４ａが、チップ４００が積層される表面に設けられていないことから、検査電極２０４ａに針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００との接合不良が生じることを避けることができる。さらに、検査電極２０４ａの針痕７０２に起因して、検査電極２０４ａに成膜された絶縁膜の表面の平坦性が損なわれていても、検査電極２０４ａが、チップ４００が積層される表面に設けられていないことから、基板２００とチップ４００との接合不良が生じることを避けることができる。
　＜＜６．　まとめ＞＞
　以上のように、本開示の各実施形態によれば、検査電極２０４を、基板２００とチップ４００との未接合領域に設けることにより、検査電極２０４に針痕７０２が残存した場合であっても、当該針痕７０２に起因する基板２００とチップ４００との接合不良が生じることを避けることができる。
　なお、上述の本開示の各実施形態として、ウエハとチップとを貼り合わせる方式(ＣＯＷ)に適用した例を説明したが、本開示の実施形態はこれに限定されるものではなく、チップとチップとを貼り合わせる方式に適用してもよい。
　また、本開示の実施形態に係る撮像装置１は、一般的な半導体装置の製造に用いられる、方法、装置、及び条件を用いることで製造することが可能である。すなわち、本実施形態に係る撮像装置１は、既存の半導体装置の製造工程を用いて製造することが可能である。
　なお、上述の方法としては、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を挙げることができる。ＰＶＤ法としては、真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法）、レーザー転写法を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。さらに、パターニング法としては、シャドーマスク、レーザー転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザー等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法、レーザー平坦化法、リフロー法等を挙げることができる。
　なお、上述の本開示の各実施形態として、撮像装置１に適用した例を説明したが、本開示の実施形態はこれに限定されるものではなく、他の半導体装置に適用してもよい。
　＜＜７．　応用例＞＞
　次に、本開示の技術の適用例について説明する。図１７は、本開示の技術に係る各実施形態を使用する応用例を示す図である。上述した、本開示の技術が適用された撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置。
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置。
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置。
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置。
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置。
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置。
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置。
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置。
　次に、本開示に係る技術のカメラへの適用例について説明する。図１８は、本開示に係る技術を適用可能なカメラ１００の一例の構成を示すブロック図である。図１８において、カメラ１００は、光学部１０１と、撮像部１０２と、画像処理部１０３と、フレームメモリ１０４と、ＣＰＵ(Ｃｅｎｔｒａｌ　ＰＲＯＣＥＳＳＩＮＧ　Ｕｎｉｔ)１０５と、ＲＯＭ(Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ)１０６と、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０７と、ストレージ１０８と、操作部１０９と、表示部１１０と、電源部１１１とを含む。これらのうち、画像処理部１０３、フレームメモリ１０４、ＣＰＵ１０５、ＲＯＭ１０６、ＲＡＭ１０７、ストレージ１０８、操作部１０９、表示部１１０及び電源部１１１は、バス１２０により互いに通信可能に接続される。
　ストレージ１０８は、データを不揮発に記憶可能な記憶媒体であって、例えばフラッシュメモリやハードディスクドライブを適用できる。ＣＰＵ１０５は、ＲＯＭ１０６はストレージ１０８に予め記憶されるプログラムに従い、ＲＡＭ１０７をワークメモリとして用いて、カメラ１００の全体の動作を制御する。
　操作部１０９は、ユーザがカメラ１００を操作するための各種の操作手段を含み、ユーザ操作に応じた制御信号をＣＰＵ１０５に渡す。表示部１１０は、ＬＣＤ(Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ)や、有機ＥＬ(Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ)を用いた表示デバイスと、当該表示デバイスを駆動する駆動回路とを含む。表示部１１０は、例えばＣＰＵ１０５によりバス１２０を介して渡された表示信号に応じた画面を、表示デバイスに表示させる。電源部１１１は、カメラ１００の各部に電源を供給する。
　光学部１０１は、１以上のレンズと、絞り、フォーカス等の機構を含み、被写体からの光を撮像部１０２に入射させる。撮像部１０２は、本開示の技術に係る画素２を含み、光学部１０１から入射された光が画素アレイ部１１に照射される。画素アレイ部１１において、各画素２は、照射された光に応じた画素信号を出力する。撮像部１０２は、各画素２から出力された画素信号に基づく画像データを画像処理部１０３に供給する。
　画像処理部１０３は、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）を含み、撮像部１０２から供給された画像データに対して、フレームメモリ１０４を用いて、ホワイトバランス処理、ガンマ補正処理等の所定の画像処理を施す。画像処理部１０３で画像処理された画像データは、例えばストレージ１０８に記憶される。
　本開示の技術に係る撮像装置１を撮像部１０２に適用することで、画素行毎あるいは画素列毎に形成された配線について、最小限の追加回路で検査を行うことができるため、チップ面積の増大を抑制できる。従って、撮像部１０２として、本開示の技術に係る撮像装置１を用いることで、カメラ１００のより一層の小型化に寄与できる。また、第１半導体基板４１を単体で検査できるため、撮像装置１としての歩留まりの向上が可能であり、カメラ１００のコストを低減することができる。
　＜＜８．　補足＞＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の基板と、前記第１の基板に比して面積が小さい第２の基板と、が積層する積層構造を備え、
　前記第１の基板は、
　撮像素子を含む電子回路と、
　前記電子回路を検査するための検査回路と、
　前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、
　前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極と、
　を有し、
　前記第２の基板は、
　前記撮像素子を制御するロジック回路と、
　前記第１の基板の前記第１の接合電極と接合するための第２の接合電極と、
　を有する、
　固体撮像装置。
（２）
　前記第１及び第２の接合電極は、銅から形成される、上記（１）に記載の固体撮像装置。
（３）
　前記第１の接合電極及び前記検査電極は、前記第１の基板の、前記第２の基板と向かい合う面上に設けられる、上記（１）又は（２）に記載の固体撮像装置。
（４）
　前記検査電極は、銅から形成される、上記（３）に記載の固体撮像装置。
（５）
　前記第１の接合電極及び前記検査電極は、前記第１の基板の膜厚方向において、異なる高さに設けられている、上記（１）又は（２）に記載の固体撮像装置。
（６）
　前記検査電極は、アルミニウムから形成される、上記（５）に記載の固体撮像装置。
（７）
　前記第１の基板に比して面積が小さく、前記第１の基板に積層される第３の基板をさらに備え、
　前記第１の基板は、
　前記第１の積層領域以外に位置する前記第３の基板が積層される第２の積層領域に設けられた、前記第３の基板と、電気的に、且つ、物理的に、接合するための第３の接合電極を有し、
　前記第３の基板は、
　前記第１の基板の前記第３の接合電極と接合するための第４の接合電極を有し、
　前記検査電極は、前記第２の積層領域以外の領域に設けられる、
　上記（１）～（３）のいずれか１つに記載の固体撮像装置。
（８）
　前記第１の基板は、
　半導体層と、
　前記半導体層上に設けられた配線層と、
　を有する、
　上記（１）又は（２）に記載の固体撮像装置。
（９）
　前記第１の接合電極と前記検査電極とは、前記配線層の、前記第２の基板と向かい合う面上に設けられている、上記（８）に記載の固体撮像装置。
（１０）
　前記第１の接合電極は、前記配線層の、前記第２の基板と向かい合う面上に設けられ、
　前記検査電極は、前記配線層の膜厚方向において当該配線層内部に設けられる、
　上記（８）に記載の固体撮像装置。
（１１）
　前記第１の基板は、
　前記第１の積層領域以外であって、且つ、前記配線層の膜厚方向において当該配線層内部に設けられた外部接続用電極と、
　前記外部接続用電極を前記配線層及び前記半導体層から露出させるトレンチと、
　を有する、
　上記（１０）に記載の固体撮像装置。
（１２）
　前記外部接続用電極は、前記配線層の膜厚方向において、前記検査電極と同一高さに位置する、
　上記（１１）に記載の固体撮像装置。
（１３）
　前記第１の基板は、
　前記撮像素子を含む第１の半導体基板と、
　前記第１の半導体基板と積層される第２の半導体基板と、
　を有し、
　前記第１の接合電極は、前記第２の半導体基板の、前記第２の基板と向かい合う面上に設けられ、
　前記第２の半導体基板を貫通する貫通電極を介して、
　前記第２の基板と前記第１の半導体基板は電気的に接続される、
　上記（１）又は（２）に記載の固体撮像装置。
（１４）
　前記第１の半導体基板は、前記検査回路を含み、
　前記検査電極は、前記第２の半導体基板の、前記第２の基板と向かい合う面上に設けられ、
　前記貫通電極を介して、前記検査電極と前記検査回路とは電気的に接続される、
　上記（１３）に記載の固体撮像装置。
（１５）
　前記第２の半導体基板は、メモリ素子を含む、上記（１３）又は（１４）に記載の固体撮像装置。
（１６）
　前記第１の積層領域に積層された前記第２の基板を覆う絶縁膜をさらに備える、上記（１）～（１５）のいずれか１つに記載の固体撮像装置。
（１７）
　前記第１の基板の、前記第２の基板と向かい合う面と反対側の面に設けられたオンチップレンズをさらに備える、上記（１）～（１６）のいずれか１つに記載の固体撮像装置。
（１８）
　前記第１の基板は、アレイ状に二次元配列した複数の前記撮像素子からなる画素アレイ部を含む、上記（１）～（１７）のいずれか１つに記載の固体撮像装置。
（１９）
　前記検査回路は、前記電子回路の配線不良を検出する検査回路である、上記（１）～（１８）のいずれか１つに記載の固体撮像装置。
（２０）
　第１の基板と、前記第１の基板に比して面積が小さい第２の基板と、が積層する積層構造を備え、
　前記第１の基板は、
　電子回路と、
　前記電子回路を検査するための検査回路と、
　前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、
　前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極と、
　を有し、
　前記第２の基板は、
　前記第１の基板の前記第１の接合電極と接合するための第２の接合電極と、
　を有する、
　半導体装置。
　　　　　１　　撮像装置
　　　　　２　　画素
　　　　１１　　画素アレイ部
　　　　１２　　行選択部
　　　　１３　　定電流源部
　　　　１４　　アナログ－デジタル変換部
　　　　１５　　水平転送走査部
　　　　１６　　信号処理部
　　　　１７　　タイミング制御部
　　　　１８　　水平転送線
　　　　１９　　参照信号生成部
　　　　２１　　フォトダイオード
　　　　２２　　転送トランジスタ
　　　　２３　　リセットトランジスタ
　　　　２４　　増幅トランジスタ
　　　　２５　　選択トランジスタ
　　　　３１　　垂直信号線
　　　　３２　　制御線
　　　　４１、４１ａ　　第１半導体基板
　　　　４２　　第２半導体基板
　　　　４３、４４　　接続部
　　　　４５　　検査回路
　　　　４６　　バイアス部
　　　　４７、４８、４９、５０　　電極
　　　１００　　カメラ
　　　１０１　　光学部
　　　１０２　　撮像部
　　　１０３　　画像処理部
　　　１０４　　フレームメモリ
　　　１０５　　ＣＰＵ
　　　１０６　　ＲＯＭ
　　　１０７　　ＲＡＭ
　　　１０８　　ストレージ
　　　１０９　　操作部
　　　１１０　　表示部
　　　１１１　　電源部
　　　１２０　　バス
　　　１４０　　シングルスロープ型アナログ－デジタル変換器
　　　１４１　　比較器
　　　１４２　　カウンタ回路
　　　１４３　　ラッチ回路
　　　２００、３００　　基板
　　２００ａ　　表面
　　２００ｂ　　裏面
　　　２０２、２０２ｂ、２０８、３０２、４０２、４１２　　接合電極
　　２０２ａ　　補助電極
　　　２０４、２０４ａ、３０４　　検査電極
　　　２０６、３０６　　検査回路
　　　２１０、３１０　　半導体層
　　　２１２、３１２、３１４　　配線層
　　　２２０　　外部接続用電極
　　　２３０　　トレンチ
　　　３２０　　貫通電極
　　　４００、４１０　　チップ
　　　５００　　絶縁膜
　　　６００　　支持基板
　　　６０２　　カラーフィルタ
　　　６０４　　オンチップレンズ
　　　７００　　針先
　　　７０２　　針痕

Claims (20)

  1. 　第１の基板と、前記第１の基板に比して面積が小さい第２の基板と、が積層する積層構造を備え、
    　前記第１の基板は、
    　撮像素子を含む電子回路と、
    　前記電子回路を検査するための検査回路と、
    　前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、
    　前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極と、
    　を有し、
    　前記第２の基板は、
    　前記撮像素子を制御するロジック回路と、
    　前記第１の基板の前記第１の接合電極と接合するための第２の接合電極と、
    　を有する、
    　固体撮像装置。
  2. 　前記第１及び第２の接合電極は、銅から形成される、請求項１に記載の固体撮像装置。
  3. 　前記第１の接合電極及び前記検査電極は、前記第１の基板の、前記第２の基板と向かい合う面上に設けられる、請求項１に記載の固体撮像装置。
  4. 　前記検査電極は、銅から形成される、請求項３に記載の固体撮像装置。
  5. 　前記第１の接合電極及び前記検査電極は、前記第１の基板の膜厚方向において、異なる高さに設けられている、請求項１に記載の固体撮像装置。
  6. 　前記検査電極は、アルミニウムから形成される、請求項５に記載の固体撮像装置。
  7. 　前記第１の基板に比して面積が小さく、前記第１の基板に積層される第３の基板をさらに備え、
    　前記第１の基板は、
    　前記第１の積層領域以外に位置する前記第３の基板が積層される第２の積層領域に設けられた、前記第３の基板と、電気的に、且つ、物理的に、接合するための第３の接合電極を有し、
    　前記第３の基板は、
    　前記第１の基板の前記第３の接合電極と接合するための第４の接合電極を有し、
    　前記検査電極は、前記第２の積層領域以外の領域に設けられる、
    　請求項１に記載の固体撮像装置。
  8. 　前記第１の基板は、
    　半導体層と、
    　前記半導体層上に設けられた配線層と、
    　を有する、
    　請求項１に記載の固体撮像装置。
  9. 　前記第１の接合電極と前記検査電極とは、前記配線層の、前記第２の基板と向かい合う面上に設けられている、請求項８に記載の固体撮像装置。
  10. 　前記第１の接合電極は、前記配線層の、前記第２の基板と向かい合う面上に設けられ、
    　前記検査電極は、前記配線層の膜厚方向において当該配線層内部に設けられる、
    　請求項８に記載の固体撮像装置。
  11. 　前記第１の基板は、
    　前記第１の積層領域以外であって、且つ、前記配線層の膜厚方向において当該配線層内部に設けられた外部接続用電極と、
    　前記外部接続用電極を前記配線層及び前記半導体層から露出させるトレンチと、
    　を有する、
    　請求項１０に記載の固体撮像装置。
  12. 　前記外部接続用電極は、前記配線層の膜厚方向において、前記検査電極と同一高さに位置する、
    　請求項１１に記載の固体撮像装置。
  13. 　前記第１の基板は、
    　前記撮像素子を含む第１の半導体基板と、
    　前記第１の半導体基板と積層される第２の半導体基板と、
    　を有し、
    　前記第１の接合電極は、前記第２の半導体基板の、前記第２の基板と向かい合う面上に設けられ、
    　前記第２の半導体基板を貫通する貫通電極を介して、
    　前記第２の基板と前記第１の半導体基板は電気的に接続される、
    　請求項１に記載の固体撮像装置。
  14. 　前記第１の半導体基板は、前記検査回路を含み、
    　前記検査電極は、前記第２の半導体基板の、前記第２の基板と向かい合う面上に設けられ、
    　前記貫通電極を介して、前記検査電極と前記検査回路とは電気的に接続される、
    　請求項１３に記載の固体撮像装置。
  15. 　前記第２の半導体基板は、メモリ素子を含む、請求項１３に記載の固体撮像装置。
  16. 　前記第１の積層領域に積層された前記第２の基板を覆う絶縁膜をさらに備える、請求項１に記載の固体撮像装置。
  17. 　前記第１の基板の、前記第２の基板と向かい合う面と反対側の面に設けられたオンチップレンズをさらに備える、請求項１に記載の固体撮像装置。
  18. 　前記第１の基板は、アレイ状に二次元配列した複数の前記撮像素子からなる画素アレイ部を含む、請求項１に記載の固体撮像装置。
  19. 　前記検査回路は、前記電子回路の配線不良を検出する検査回路である、請求項１に記載の固体撮像装置。
  20. 　第１の基板と、前記第１の基板に比して面積が小さい第２の基板と、が積層する積層構造を備え、
    　前記第１の基板は、
    　電子回路と、
    　前記電子回路を検査するための検査回路と、
    　前記第２の基板が積層される第１の積層領域に設けられた、前記第２の基板と、電気的に、且つ、物理的に、接合するための第１の接合電極と、
    　前記第１の積層領域以外の領域に設けられた、前記検査回路と電気的に接続する検査電極と、
    　を有し、
    　前記第２の基板は、
    　前記第１の基板の前記第１の接合電極と接合するための第２の接合電極と、
    　を有する、
    　半導体装置。
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JP2020098901A (ja) * 2018-12-14 2020-06-25 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、半導体装置の製造方法
WO2020129686A1 (ja) * 2018-12-20 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020098901A (ja) * 2018-12-14 2020-06-25 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、半導体装置の製造方法
WO2020129686A1 (ja) * 2018-12-20 2020-06-25 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器

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