JP4750489B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4750489B2 JP4750489B2 JP2005200745A JP2005200745A JP4750489B2 JP 4750489 B2 JP4750489 B2 JP 4750489B2 JP 2005200745 A JP2005200745 A JP 2005200745A JP 2005200745 A JP2005200745 A JP 2005200745A JP 4750489 B2 JP4750489 B2 JP 4750489B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate electrode
- contact
- sti
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
図1は、この発明にかかるTEG構造を備える半導体装置の実施の形態1の構造を模式的に示す斜視図であり、図2は、パイピング不良を有するTEG構造を備える半導体装置の様子を模式的に示す斜視図であり、図3は、TEG構造を備える半導体装置の平面図である。
実施の形態1で、もし、すべての領域でパイピング不良が発生しているとすると、コンタクトで半導体基板に直接に接続していないコンタクトもパイピング部を介して半導体基板と電気的に導通することになる。その結果、すべてのコンタクトが半導体基板と電気的に導通することになり、コンタクトの電位はほぼ一定に保たれ、電位コントラストが発生しにくくなる。そのため、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなる。そこで、この実施の形態2では、すべての領域でパイピング不良が発生するような事態を避ける場合について説明する。
この実施の形態3でも、実施の形態2と同様に、実施の形態1で、すべての領域でパイピング不良が発生し、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなることを避ける場合について説明する。
実施の形態1〜3では、パイピング不良を検出する場合を説明したが、この実施の形態4では、意図的にボイドを層間絶縁膜に形成する場合の半導体装置のボイド形成状態判定方法について説明する。
11 素子分離膜
12 活性領域
13,13a,13b,13c ゲート配線
14,15 コンタクト(プラグ)
16 パイピング部
17 ゲート絶縁膜
18 層間絶縁膜
19 ボイド
101 試料
102 電子照射部
103 帯電制御電極
104 帯電制御部
105 検出器
106 画像取得部
Claims (5)
- 半導体基板上に第1の方向に配置される第1のSTI(Shallow Trench Isolation)および第2のSTIを設ける第1の工程と、
前記半導体基板上の前記第1のSTIと前記第2のSTIとの間に設けられ、前記第1の方向に配置される第1の活性領域を形成する第2の工程と、
前記第1の方向と異なる第2の方向に配置され、前記第1のSTI、前記第2のSTIおよび前記第1の活性領域を横切るような第1のゲート電極および第2のゲート電極を形成する第3の工程と、
前記第1のゲート電極の側面と上面、前記第2のゲート電極の側面と上面、前記第1のSTI上、前記第2のSTI上および前記第1の活性領域上を埋め込む第1の絶縁膜を形成する第4の工程と、
前記第1の絶縁膜内に設けられ、底面が前記第1のSTI上に存在する第1コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第1の活性領域上に存在する第2コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第2のSTI上に存在する第3コンタクトと、を形成する第5の工程と、
を含み、前記第1、第2および第3コンタクトは、前記第1のゲート電極と前記第2のゲート電極との間に設けられていることを特徴とする半導体装置の製造方法。 - 前記第3の工程で、前記第2の方向に第3のゲート電極がさらに形成され、
前記第1のゲート電極、前記第2のゲート電極、前記第3のゲート電極の順番で並ぶようになっており、
前記第1のゲート電極と前記第2のゲート電極との距離よりも前記第2のゲート電極と前記第3のゲート電極との距離の方が大きくなるようになっており、
前記第5の工程で、前記第1の絶縁膜内に設けられ、底面が前記第1のSTI上に存在する第4コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第1の活性領域上に存在する第5コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第2のSTI上に存在する第6コンタクトと、がそれぞれ形成され、
前記第4、第5および第6コンタクトは、前記第2のゲート電極と前記第3のゲート電極との間に設けられていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第5の工程で、前記第1の絶縁膜内に設けられ、底面が前記第1のSTI上に存在する第7コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第1の活性領域上に存在する第8コンタクトと、前記第1の絶縁膜内に設けられ、底面が前記第2のSTI上に存在する第9コンタクトと、がそれぞれ形成され、
前記第7、第8および第9コンタクトは、前記第2のゲート電極と前記第3のゲート電極との間に設けられていることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1、第2および第3コンタクトは、半導体装置の隣接する活性領域に形成されるコンタクト間のボイドに起因する不良を検出する半導体装置の不良検出用TEG(Test Experimental Group)を構成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1、第2および第3コンタクトと、前記第1および第2のSTIと、前記第1の活性領域と、前記第1および第2のゲート電極および前記第1の絶縁膜は前記不良検出用TEGを構成し、
前記第1、第2および第3コンタクトと、前記第1および第2のSTIと、前記第1の活性領域と、前記第1および第2のゲート電極および前記第1の絶縁膜は前記半導体基板上の所定の領域に構成され、
前記所定の領域に電子線を照射し、その二次電子像を撮像する二次電子撮像工程と、
前記二次電子像における前記第1および第3コンタクトと前記第2コンタクトとの電位コントラストの周期性の有無で、前記第1、第2および第3コンタクト間におけるボイドに起因する不良の有無を判定する不良判定工程と、
により不良判定可能なことを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005200745A JP4750489B2 (ja) | 2005-07-08 | 2005-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005200745A JP4750489B2 (ja) | 2005-07-08 | 2005-07-08 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007019342A JP2007019342A (ja) | 2007-01-25 |
JP2007019342A5 JP2007019342A5 (ja) | 2008-07-31 |
JP4750489B2 true JP4750489B2 (ja) | 2011-08-17 |
Family
ID=37756212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005200745A Expired - Fee Related JP4750489B2 (ja) | 2005-07-08 | 2005-07-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4750489B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081036A (ja) * | 2005-09-13 | 2007-03-29 | Elpida Memory Inc | 半導体装置の検査方法、及び、検査用半導体装置の製造方法 |
JP2007281136A (ja) * | 2006-04-05 | 2007-10-25 | Toshiba Corp | 半導体基板および基板検査方法 |
CN113488451A (zh) * | 2021-06-29 | 2021-10-08 | 上海华力微电子有限公司 | 浅沟槽隔离能力测试结构及其测试方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043385A (ja) * | 2000-07-27 | 2002-02-08 | Hitachi Ltd | テストパターンを有する半導体ウェハ、半導体ウェハの検査方法、製造プロセス管理方法及び半導体の製造方法 |
JP2002313862A (ja) * | 2001-04-13 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置の検査方法および検査装置 |
JP2003133379A (ja) * | 2001-10-25 | 2003-05-09 | Hitachi Ltd | 半導体装置の検査装置及び半導体装置の製造方法 |
JP3776068B2 (ja) * | 2002-09-02 | 2006-05-17 | 松下電器産業株式会社 | 半導体装置及びその検査方法 |
-
2005
- 2005-07-08 JP JP2005200745A patent/JP4750489B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007019342A (ja) | 2007-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Donovan et al. | Early detection of electrical defects in deep trench capacitors using voltage contrast inspection | |
US8039837B2 (en) | In-line voltage contrast detection of PFET silicide encroachment | |
US7939348B2 (en) | E-beam inspection structure for leakage analysis | |
US7679083B2 (en) | Semiconductor integrated test structures for electron beam inspection of semiconductor wafers | |
US8323990B2 (en) | Reliability test structure for multilevel interconnect | |
US10823683B1 (en) | Method for detecting defects in deep features with laser enhanced electron tunneling effect | |
US8093074B2 (en) | Analysis method for semiconductor device | |
JP2009186319A (ja) | 欠陥検査方法および欠陥検査装置 | |
US7442561B2 (en) | Method of piping defect detection | |
JP4750489B2 (ja) | 半導体装置の製造方法 | |
JP2008166691A (ja) | テグパターン及びそのパターンを利用した半導体素子の検査方法 | |
US6727501B1 (en) | Method for detecting over-etch defects | |
KR101030295B1 (ko) | 반도체 소자의 소자 분리막 검사용 필드 트랜지스터 | |
CN109712904A (zh) | 半导体器件接触孔开路检测结构及开路检测方法 | |
JP2007194422A (ja) | 欠陥検査装置用テストパターンウエハ、その製造方法及びそれを用いた欠陥検査装置の評価方法 | |
US20100308220A1 (en) | Inspection structure and method for in-line monitoring wafer | |
US7132354B2 (en) | Inspection methods for a semiconductor device | |
JP2007123755A (ja) | ボイド検出装置、その製造方法及び評価方法 | |
CN110879344A (zh) | 共享接触孔及其刻蚀缺陷检测方法 | |
CN110854092A (zh) | 共享接触孔及其刻蚀缺陷检测方法 | |
JP2007317743A (ja) | 半導体装置 | |
CN113314507B (zh) | 半导体器件的测试结构及漏电分析方法 | |
KR20080030315A (ko) | 반도체 소자의 모니터링 방법 | |
JP2004335914A (ja) | 半導体素子 | |
KR100702127B1 (ko) | 반도체소자의 결함검사방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080618 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080618 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110506 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110519 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |