KR100702127B1 - 반도체소자의 결함검사방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 230000007547 defect Effects 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 13
- 239000011800 void material Substances 0.000 claims description 6
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims description 5
- 238000007689 inspection Methods 0.000 abstract description 35
- 238000007598 dipping method Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000004458 analytical method Methods 0.000 abstract description 3
- 238000011109 contamination Methods 0.000 abstract description 3
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00
- G01N23/22—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material
- G01N23/225—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material using electron or ion
- G01N23/2251—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material using electron or ion using incident electron beams, e.g. scanning electron microscopy [SEM]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Biochemistry (AREA)
- General Health & Medical Sciences (AREA)
- Immunology (AREA)
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Abstract
본 발명은 반도체소자의 결함검사방법에 관한 것으로서, 층간절연막 형성 후에 실시하는 결함 검사 공정을 열처리 공정 후, E-빔 검사장비로 E-빔 스캔하여 실시하였으므로, 종래 습식 디핑을 실시하지 않아 2차 오염이나 패턴 불량 등을 방지할 수 있고, 작은 보이드의 검출이 용이해지며, 불량 분석을 공정별 웨이퍼 별로 정량화하고 불량 맵을 예상할 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
E-빔 검사장비
Description
도 1은 종래의 반도체소자의 결함검사방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 2a 내지 도 2c는 종래 기술에 따른 결함검사방법에 의해 검출된 결함들을 나타내 보인 셈(SEM) 사진이다.
도 3은 본 발명에 따른 반도체소자의 결함검사방법의 적용예를 설명하기 위하여 나타내 보인 단면도이다.
도 4는 본 발명에 따른 반도체소자의 결함검사방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 5a 및 도 5b는 본 발명에 따른 반도체소자의 결함검사방법을 통해 만들어진 비트맵의 일 예를 나타내 보인 도면들이다.
도 6a 및 도 6c는 본 발명에 따른 반도체소자의 결함검사방법을 통해 만들어진 비트맵의 다른 예를 나타내 보인 도면들이다.
본 발명은 반도체소자의 결함검사방법에 관한 것으로서, 특히 층간절연막 내의 보이드(void)를 정밀하게 검사하여 폐일 맵(fail map)을 예상할 수 있고, 불량 분석까지 진행할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 결함검사방법에 관한 것이다.
일반적으로 반도체소자는 그 제조 공정 중에 다양한 방법으로 공정의 정확도와 실패 여부 등을 검사하게 된다. 일 예로서 랜딩플러그를 구비하는 반도체소자의 경우를 생가해 보기로 한다. 랜딩플러그를 구비하는 반도체소자는, 반도체기판 상에 게이트절연막을 개재하여 배치되는 게이트스택과, 게이트스택 측면의 게이트스페이서막과, 그리고 게이트스페이서막 사이의 공간을 채우는 절연막 및 랜딩플러그를 포함한다. 이와 같이 랜딩플러그를 구비하는 반도체소자를 제조하는데 있어서, 게이트스페이서막 사이의 공간을 절연막으로 채운 뒤, 일부 절연막을 제거하여 랜딩플러그로 그 공간을 채운다. 그런데 절연막이 게이트스페이서막 사이의 공간을 모두 채우지 못하고, 보이드(void)를 발생시킬 수 있다. 이와 같은 보이드는 소자의 여러 특성에 나쁜 영향을 줄 수 있다. 따라서 별도의 검사과정을 통해 보이드가 발생했는지의 여부를 확인하고, 그 결과에 따라 제조공정의 조건 등을 변경하여 상기 보이드의 발생을 억제할 필요가 있다.
도 1은 종래의 반도체소자의 결함검사방법을 설명하기 위하여 나타내 보인 플로챠트이다. 그리고 도 2a 내지 도 2c는 종래 기술에 따른 결함검사방법에 의해 검출된 결함들을 나타내 보인 셈(SEM) 사진이다.
먼저 도 1을 참조하면, 반도체기판에 통상의 모스트랜지스터(MOSFET)를 형성 한다. 모스트랜지스터는 반도체기판의 불순물영역과 반도체기판 위의 게이트스택을 포함한다. 다음에 상기 게이트스택을 갖는 반도체기판 전면에 층간절연막을 형성한다. 그리고 층간절연막의 일부를 제거하여 게이트스택 사이에서 반도체기판의 불순물영역을 노출시키는 랜딩플러그를 형성한다.
이와 같은 결과물에 대해 층간절연막 형성시 보이드가 있는지를 검사하기 위해서 먼저 습식식각액에 딥핑(dipping)하여 층간절연막을 제거한 후에, 도 2a 내지 도 2c에 나타낸 바와 같이, 광학검사장비를 사용하여 보이드 발생여부를 검사하거나, 또는 수동으로 주사전자현미경(SEM; Scanning Electron Microscope)을 이용하여 보이드 발생여부를 검사하였다.
그런데 이와 같은 종래의 검사방법은, 습식 딥핑시 불순물에 의한 2차 오염이 발생할 수 있으며, 심한 경우에는 패턴이 리프팅(lifting)되는 경우도 발생하기도 한다. 또한 작은 크기의 보이드를 발견하는데 한계를 나타내며, 검사과정이 수동으로 이루어지므로 정확도가 떨어지고, 초가적인 구조분석을 위해 단면 셈(SEM) 등의 작업을 진행해야 하는 경우 습식 딥핑 상태에서 진행되게 되므로 시편 제작에도 많은 어려움이 따른다.
본 발명이 이루고자 하는 기술적 과제는, 절연막 등의 증착시 보이드 발생 여부를 정확하고 간단하게 검출하여, 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 결함검사방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 결함검사방법은, 반도체소자의 결함검사방법에 있어서, 반도체기판 상에 층간절연막을 형성하는 단계; 상기 구조의 반도체기판을 열처리하는 단계, 및 상기 층간절연막의 보이드 결함을 E-빔 검사장비로 검사하는 결함검사단계를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 결함검사단계는, 층간절연막에 랜딩플러그를 형성한 후에 수행하는 것이 바람직하다.
상기 결함검사단계는, 게이트전극이나 비트라인 또는 금속배선을 형성한 후에 수행하는 것이 바람직하다.
상기 열처리 공정을 전자 차징으로 대신할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 결함검사방법에 대하여 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체소자의 결함검사방법의 적용예를 설명하기 위하여 나타내 보인 단면도이다.
도 3을 참조하면, 실리콘과 같은 반도체기판(10) 상에 소자분리막(도시되지 않음)을 형성하여 활성영역을 정의하고, 상기 구조의 표면에 게이트절연막패턴(12)을 형성한다. 그리고 게이트절연막패턴(12) 위에 게이트스택을 형성한다. 게이트스택은 게이트도전막패턴(14), 금속실리사이드막패턴(16) 및 게이트캡핑막패턴(18)이 순차 적층된 구조로 이루어진다.
다음에 게이트스택 측벽에 절연막 스페이서를 형성하고, 전면에 층간절연막 (20)을 형성한다. 이후 층간절연막(20)에 대한 평탄화를, 예컨대 화학기계적연마 방법 등의 방법으로 수행한 후, 반도체기판(10)에서 비트라인컨택영역 및 스토리지노드컨택영역으로 예정되어 있는 부분상의 층간절연막(20)을 랜딩플러그컨택용 마스크를 사용하여 선택적으로 제거하여 랜딩플러그용 컨택홀을 형성한다.
다음에 상기 구조의 전표면에 랜딩플러그컨택을 위한 폴리실리콘막을 도포하여 랜딩플러그용 컨택홀을 메우고, 폴리실리콘막에 대한 평탄화를 수행하여, 상호 분리된 랜딩플러그컨택(22)을 형성한다. 이와 같은 공정이 진행된 결과물을 예를 들어서, 층간절연막 증착시의 보이드 발생유무를 검출하기 위한 방법을 보다 상세하게 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체소자의 결함검사방법을 설명하기 위하여 나타내 보인 플로챠트이다.
도 4를 참조하면, 도 3을 참조하여 설명한 바와 같이, 모스트랜지스터(MOSFET) 형성단계, 층간절연막 형성단계 및 랜딩플러그컨택 형성단계를 수행한 후에, 소정 온도에서의 어닐링(annealing)을 수행한다. 이 어닐링은 후속의 검출단계에서의 검출능력을 향상시키기 위한 것으로서, 수행되는 온도는 다양한 범위 내에서 적절하게 조절할 수 있다. 상기 어닐링을 수행한 후에는, 전자-빔(e-beam) 스캔을 통한 보이드검출단계를 수행한다. 전자-빔 스캔은 어닐링이 수행된 대상막에 전자-빔을 스캔하면, 주입되는 전자-빔이 대상막과 충돌하여 2차 전자를 발생하게 되고, 발생된 2차 전자를 검출하여 분석함으로써 보이드의 유무를 판단할 수 있다. 이와 같은 전자-빔 스캔방법을 통한 검출방법은, 층간절연막의 제거단계를 요하지 않으므로 종래의 습식 딥핑과 같은 번거로운 작업이 불필요하다. 이와 같은 과정을 통해 하나의 웨이퍼에서의 결함 비트맵을 형성할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 반도체소자의 결함검사방법을 통해 만들어진 비트맵의 일 예를 나타내 보인 도면들이다. 그리고 도 6a 및 도 6c는 본 발명에 따른 반도체소자의 결함검사방법을 통해 만들어진 비트맵의 다른 예를 나타내 보인 도면들이다.
먼저 도 5a 및 도 5b는 게이트스페이서막 190Å 두께로 형성된 소자의 경우로서, 특히 도 5a는 층간절연막, 예컨대 BPSG막에 대한 플로우(flow)를 20초간 수행한 경우로, 상당수의 결함비트가 발견되고 있으며, 도 5b는 층간절연막에 대한 플로우를 25초간 수행한 경우로서, 상당수의 결합 비트가 감소되는 것을 볼 수 있다. 비록 도면에 나타내지는 않았지만, 층간절연막에 대한 플로우를 30초간 수행한 경우에는 보이드 결함이 검출되지 않았다. 이는 층간절연막에 대한 플로우 시간이 길수록 층간절연막의 필(fill) 능력이 향상되는 당연한 결과라 할 수 있다.
한편 도 6a 내지 도 6c는 게이트스페이서막을 220Å 두께로 형성된 소자의 경우로서, 각각 20초, 25초 및 30초간 층간절연막에 대한 플로우를 수행한 결과물에 대해, 본 발명에 따른 검사방법을 적용하여 보이드를 검출한 결과이다. 도면에 나타낸 바와 같이, 도 5a 및 도 5b와 유사한 결과를 나타내지만, 다만 게이트스페이서막의 두께가 두꺼워짐에 따라 층간절연막이 매립해야 할 공간의 폭이 좁아지고, 따라서 게이트스페이서막의 두께가 얇은 경우에 비하여 보이드가 더 많이 발생하였다는 것을 쉽게 예측할 수 있다.
지금까지 랜딩플러그 형성후의 결함 검사를 예로 들었으나, 게이트전극이나 비트라인 또는 금속배선 형성후의 층간절연막 보이드 검사에도 본 발명의 방법이 사용될 있으며, 상기 열처리 공정 외에 전자 차징후에 검사를 실시할 수도 있다.
상기한 바와 같이 본 발명에 따른 반도체소자의 결함검사방법은, 층간절연막 형성 후에 실시하는 결함 검사 공정을 열처리 공정 후, E-빔 검사장비로 E-빔 스캔하여 실시하였으므로, 종래 습식 디핑을 실시하지 않아 2차 오염이나 패턴 불량 등을 방지할 수 있고, 작은 보이드의 검출과 보이드 원인 분석이 용이해지며, 불량 분석을 공정별 웨이퍼 별로 정량화하고 불량 맵을 예상할 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 반도체 기판상에 게이트 스택을 형성하는 단계;상기 게이트 스택 상에 층간절연막을 형성하는 단계;상기 층간절연막 내에 랜딩플러그 컨택홀을 형성하는 단계;상기 랜딩플러그 컨택홀을 매립하는 랜딩플러그 컨택을 형성하는 단계;상기 반도체 기판상에 열처리를 수행하는 단계; 및상기 반도체 기판상에 전자빔(E-beam) 스캔 공정을 수행하여 상기 층간절연막 상에 발생한 보이드 결함을 검출하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 결함검사방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058763A KR100702127B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 결함검사방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058763A KR100702127B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 결함검사방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070003037A KR20070003037A (ko) | 2007-01-05 |
| KR100702127B1 true KR100702127B1 (ko) | 2007-03-30 |
Family
ID=37869942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058763A KR100702127B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 결함검사방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100702127B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8787074B2 (en) | 2011-10-14 | 2014-07-22 | International Business Machines Corporation | Static random access memory test structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980081493A (ko) * | 1997-04-17 | 1998-11-25 | 가네코히사시 | 반도체 장치의 제조방법 |
-
2005
- 2005-06-30 KR KR1020050058763A patent/KR100702127B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980081493A (ko) * | 1997-04-17 | 1998-11-25 | 가네코히사시 | 반도체 장치의 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1019980081493 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070003037A (ko) | 2007-01-05 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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