KR100591149B1 - 반도체 소자의 게이트 산화막 결함 검사 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 게이트 산화막 결함 검사 방법은, 실리콘 기판 위에 결함을 갖는 게이트 산화막 및 게이트 도전막이 순차적으로 배치되고, 실리콘 기판, 게이트 산화막 및 게이트용 폴리실리콘막이 층간 절연막에 의해 덮이는 구조를 갖는 반도체 소자의 게이트 산화막 결함을 검사하기 위한 방법이다. 이 발명에 따르면, 먼저 층간 절연막을 관통하여 게이트용 폴리실리콘막의 일부 표면을 노출시키는 홀을 형성한다. 다음에 홀 내부에 실리콘과 산화막 사이의 식각 선택비가 높은 케미컬을 주입하여 게이트용 폴리실리콘막을 제거함으로써 게이트 산화막의 상부가 노출되도록 한다. 다음에 홀을 통해 케미컬을 게이트 산화막의 노출 부분으로 주입한다. 그리고 게이트 산화막 하부의 실리콘 기판을 검사하여 실리콘 기판의 일부가 제거되었는지의 여부를 판단한다.
게이트 산화막, 게이트 산화막 결함 검사
Description
도 1은 게이트 산화막 결함을 갖는 반도체 소자의 일 예를 나타내 보인 단면도이다.
도 2 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 결함 검사 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 검사 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 게이트 산화막 결함 검사 방법에 관한 것이다.
일반적인 반도체 소자의 가장 대표적인 것들 중 하나로서 모스 전계효과 트랜지스터(MOSFET)가 있는데, 이 모스 전계효과 트랜지스터는 실리콘 기판의 상부에 채널 영역이 존재하고, 이 채널 영역 양쪽으로 소스 영역 및 드레인 영역이 배치된다. 그리고 채널 영역 상부에는 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치된다. 실리콘 기판의 소스 영역 및 드레인 영역, 게이트 산화막 및 게이트용 폴리실리콘막은 금속 전극과의 컨택 부분을 제외하고는 모두 층간 절연막에 의해 덮인다. 이와 같은 구조의 모스 전계효과 트랜지스터에 있어서, 게이트 산화막이 모스 전계효과 트랜지스터의 동작 특성에 중요한 영향을 끼친다는 것은 이미 잘 알려져 있는 사실이다. 따라서 게이트 산화막 내에 결함이 있는 경우, 이 결함은 소자의 동작에 치명적인 악영향을 끼칠 수 있으며, 이에 따라 게이트 산화막 내의 결함의 존재 여부를 정확하게 검사할 필요가 있다.
종래에는 게이트 산화막 결함을 검사하기 위하여, 먼저 평면 시편 또는 단면 시편을 제작하고, 제작된 평면 시편 또는 단면 시편을 전자 현미경으로 관측하여 게이트 산화막의 결함 존재 여부를 판단하였다. 그러나 평면 시편을 제작하기 위해서는, 게이트 산화막 위에 존재하는 다층의 금속 배선막들을 먼저 제거하여야 하는데, 이는 많은 시간이 소요되며, 작업이 용이하지 않다는 문제가 있다. 또한 오랜 시간을 소요해서 금속 배선막들을 모두 제거하였다 하더라도, 게이트용 폴리실리콘막을 제거하기 위하여 시편을 화학 용액 내에 침지하였는데, 이때 게이트 산화막의 표면과 형태가 변화되는 경우가 많이 발생되고 있으며, 이에 따라 게이트 산화막의 표면과 형태를 변화시키지 않고 게이트용 폴리실리콘막만을 제거하는 것이 용이하지 않다. 게이트 산화막의 표면과 형태가 변화되면 게이트 산화막의 결함이 존재하는지의 여부를 정확하게 검사할 수 없다는 것은 당연하다. 더욱이 상기와 같은 종래의 방법은 칩의 전체적인 부위를 대상으로 하기 때문에 각각의 게이트 산화막 결함에 대한 검사는 더욱 더 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 보다 간단하고 정확하게 반도체 소 자의 게이트 산화막 결함을 검사하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 산화막 결함 검사 방법은, 실리콘 기판 위에 결함을 갖는 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치되고, 상기 실리콘 기판, 게이트 산화막 및 게이트용 폴리실리콘막이 층간 절연막에 의해 덮이는 구조를 갖는 반도체 소자의 게이트 산화막 결함 검사 방법에 있어서, 상기 층간 절연막을 관통하여 상기 게이트용 폴리실리콘막의 일부 표면을 노출시키는 홀을 형성하는 단계; 상기 홀 내부에 상기 실리콘과 산화막 사이의 식각 선택비가 높은 케미컬을 주입하여 상기 게이트용 폴리실리콘막을 제거함으로써 상기 게이트 산화막의 상부가 노출되도록 하는 단계; 상기 홀을 통해 상기 케미컬을 상기 게이트 산화막의 노출 부분으로 주입하는 단계; 및 상기 게이트 산화막 하부의 실리콘 기판을 검사하여 실리콘 기판의 일부가 제거되었는지의 여부를 판단하는 단계를 포함하는 것을 특징으로 한다.
상기 홀은 집속 이온 빔 장비를 사용하여 형성하는 것이 바람직하다.
상기 케미컬로서 수산화 콜린 케미컬을 사용하는 것이 바람직하다.
이 경우 상기 수산화 콜린 케미컬은 수산화 칼륨이 10%의 부피비로 첨가될 수도 있다.
상기 실리콘 기판의 일부가 제거되었는지의 여부를 판단하는 단계는, 상기 실리콘 기판의 일부가 제거되는 경우 상기 제거된 부분 위에 있는 게이트 산화막에 결함이 있는 것으로 판단하는 단계와, 그리고 상기 실리콘 기판의 일부가 제거되지 않은 경우 상기 게이트 산화막에 결함이 없는 것으로 판단하는 단계를 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 홀을 형성하기 전에 상기 층간 절연막의 일부가 노출될 때까지 평탄화 공정 또는 식각 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 게이트 산화막 결함을 갖는 반도체 소자의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 실리콘 기판(100)의 상부 일정 영역에는 채널 영역(미도시)이 존재한다. 이 채널 영역 양쪽으로는 고농도의 불순물 영역인 소스 영역 및 드레인 영역(미도시)이 각각 배치된다. 채널 영역 상부에는 게이트 산화막(110) 및 게이트용 폴리실리콘막(120)이 순차적으로 배치된다. 게이트 산화막(110)은 그 내부에 결함(115)을 갖고 있다. 실리콘 기판(100), 게이트 산화막(110) 및 게이트용 폴리실리콘막(120)은 층간 절연막(130)에 의해 모두 덮인다. 도면에 나타내지는 않았지만, 소스 영역 및 드레인 영역은 층간 절연막을 관통하는 컨택에 의해 금속 전극과 전기적으로 연결된다. 마찬가지로 게이트용 폴리실리콘막(120) 또한 컨택을 통하여 상부의 금속 전극과 전기적으로 연결된다. 통상적으로 이와 같은 금속 전극 은 다층의 배선 구조로 이루어진다.
도 2 내지 도 4는 도 1에 도시된 바와 같이 결함을 갖는 게이트 산화막을 갖는 반도체 소자에서의 게이트 산화막 결함 검사 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 층간 절연막(130) 상부에 배치된 금속 배선 등의 막들을 평탄화 공정 또는 식각 공정을 수행하여 모두 제거한다. 평탄화 공정으로는 화학적 기계적 평탄화(CMP) 공정을 사용할 수 있으며, 식각 공정으로는 습식 식각 공정을 사용할 수 있지만, 반드시 이에 한정되는 것은 아니다. 상기 층간 절연막(130)이 노출되면, 이 층간 절연막(130)을 관통하여 게이트용 폴리실리콘막의 일부 표면을 노출시키는 홀(140)을 형성한다. 이 홀(140)은, 이온 빔을 고속으로 집속 가속시킬 수 있는 집속 이온 빔(FIB; Focused Ion Beam) 장비를 사용하여 형성한다.
다음에 도 3을 참조하면, 홀(140) 내부에 실리콘과 산화막 사이의 식각 선택비가 높은 케미컬(chemical)을 주입하여 게이트용 폴리실리콘막(120)이 제거되도록 한다. 이 케미컬로서는 수산화 콜린 케미컬(Choline Hydroxide Chemical)을 사용하며, 수산화 콜린 케미컬에 수산화 칼륨(KOH)을 대략 10%의 부피비로 첨가할 수도 있다. 경우에 따라서 홀(140)이 형성된 시편을 수산화 콜린 용액속에 침지하여도 된다. 게이트용 폴리실리콘막(120)이 제거되면, 검사하고자 하는 게이트 산화막(110) 위에는 빈공간(150)이 만들어지고, 게이트 산화막(110)의 상부 표면은 이 빈공간(150)에서 노출된다.
다음에 도 4를 참조하면, 계속해서 홀(140)을 통해 수산화 콜린 케미컬을 주입하여 게이트 산화막(110)의 노출 부분과 접촉되도록 한다. 홀(140)과 빈공간(150)을 통해 게이트 산화막(110)과 접촉되는 수산화 콜린 케미컬의 이동 경로는, 도면상에서 점선으로 표시한 화살표로 나타내었다. 일정 시간동안 수산화 콜린 케미컬을 게이트 산화막(110)에 접촉시킨 후에는 게이트 산화막(110) 하부의 실리콘 기판(100)을 검사한다. 이 검사는 실리콘 기판(100)의 일부가 제거된 빈공간(160)이 존재하는지의 여부를 조사하는 것이다. 이 검사 결과, 도시된 바와 같이, 실리콘 기판(100)의 일부가 제거된 빈공간(160)이 존재하는 경우, 이 빈공간(160) 위의 게이트 산화막(110) 부분에 결함(115)이 존재하는 것으로 판단한다. 이유는, 홀(140)과 빈공간(150)을 통해 공급되어 게이트 산화막(110)에 접촉된 수산화 콜린 케미컬이 결함(115)을 통해 실리콘 기판(100)의 일부와도 접촉되었기 때문이다. 앞서 언급한 바와 같이, 실리콘과 산화막과의 높은 식각 선택비로 인하여 수산화 콜린 케미컬과 접촉된 실리콘 기판(100)은 일정 부분 제거된다. 한편 상기 빈공간(160)이 존재하지 않는 경우에는, 게이트 산화막(110)에 결함이 없는 것으로 판단할 수 있다. 상기 실리콘 기판(100)의 검사는 육안으로도 가능하고 현미경을 사용할 수도 있다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 결함 검사 방법에 따르면, 종래의 평면 시편 또는 단면 시편을 제작하여 검사하는 경우에 비하여 간단하게 게이트 산화막 결함을 검사할 수 있으며, 게이트용 폴리실리콘 막의 제거를 홀을 통한 수산화 콜린 케미컬의 주입으로 수행할 수 있으므로, 게이트용 폴리실리콘막이 제거되는 동안 게이트 산화막의 표면 및 형태가 변화되지 않아서 정확한 검사 결과를 얻을 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (6)
- 실리콘 기판 위에 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치되고, 상기 실리콘 기판, 게이트 산화막 및 게이트용 폴리실리콘막이 층간 절연막에 의해 덮이는 구조를 갖는 반도체 소자의 게이트 산화막 결함 검사 방법에 있어서,상기 층간 절연막을 관통하여 상기 게이트용 폴리실리콘막의 일부 표면을 노출시키는 홀을 형성하는 단계;상기 홀 내부에 상기 실리콘과 산화막 사이의 식각 선택비가 높은 케미컬을 주입하여 상기 게이트용 폴리실리콘막을 제거함으로써 상기 게이트 산화막의 상부가 노출되도록 하는 단계;상기 케미컬이 상기 게이트 산화막의 노출 부분과 일정 시간 동안 접촉하는 단계, 및상기 게이트 산화막 하부의 실리콘 기판을 검사하여 실리콘 기판의 일부가 제거되었는지의 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.
- 제 1항에 있어서,상기 홀은 집속 이온 빔 장비를 사용하여 형성하는 것을 특징으로 하는 반도 체 소자의 게이트 산화막 결함 검사 방법.
- 제 1항에 있어서,상기 케미컬로서 수산화 콜린 케미컬을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.
- 제 3항에 있어서,상기 수산화 콜린 케미컬은 수산화 칼륨이 10%의 부피비로 첨가된 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.
- 제 1항에 있어서, 상기 실리콘 기판의 일부가 제거되었는지의 여부를 판단하는 단계는,상기 실리콘 기판의 일부가 제거되는 경우 상기 제거된 부분 위에 있는 게이트 산화막에 결함이 있는 것으로 판단하는 단계; 및상기 실리콘 기판의 일부가 제거되지 않은 경우 상기 게이트 산화막에 결함이 없는 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.
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