CN109285793B - 介电质层中的空洞检测方法及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种介电质层中的空洞检测方法及半导体器件的制造方法，所述介电质层中的空洞检测方法包括：首先，提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；然后，去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；最后，扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。本发明的技术方案能快速准确地检测出所述介电质层中的桥接缺陷的位置和数量，以获得所述介电质层中的空洞的位置和数量，进而加快了半导体器件的研发进度及提升了半导体器件的良率，最终节省了成本。

Description

介电质层中的空洞检测方法及半导体器件的制造方法
技术领域
本发明涉及集成电路制造领域，特别涉及一种介电质层中的空洞检测方法及半导体器件的制造方法。
背景技术
在芯片的结构中，介电质层(ILD)中的导电接触插栓(CT)起到关键的连接作用，导电接触插栓的性能是影响芯片性能的关键因素。但是，实际制造芯片时，在沉积介电质层的过程中，可能会在介电质层中产生空洞(Void)，在刻蚀介电质层形成多个用于填充导电接触插栓的接触孔时，产生的空洞可能会导致2个或2个以上相邻的接触孔连通，当在这些接触孔中填充钨等金属时，金属也会填充到与接触孔连通的介电质层的空洞中，导致形成的导电接触插栓之间桥接(CT bridge)而发生并联，最终导致产品良率下降。介电质层中产生空洞的原因包括：
1、芯片的结构设计问题：芯片的介电质层中通常会形成有很多MOS场效应晶体管结构，且一般每个MOS场效应晶体管的栅极、源极和漏极上均需要形成导电接触插栓，但是，栅极和栅极之间的间隙很小，在沉积介电质的时候较容易在栅极间隙内形成空洞。如果栅极(其侧壁上可以已经覆盖有侧墙)是上窄下宽的形状，则相邻的两个栅极的侧壁都向着间隙方向倾斜，随着栅极侧壁设计的倾斜角度的增大，栅极和栅极之间的间隙会变小，而且介电质在向栅极间隙中沉积的时候可能会提前将栅极间隙闭合，进而使得顶部最后沉积的介电质和底部已经沉积的介电质之间形成空洞，如图1a，图1a是介电质层中的空洞位置的纵向截面示意图，从图1a中可看出，沉积的介电质层I1在栅极G1和G2之间形成了空洞V1。因此，芯片的结构中栅极之间的间隙及栅极侧壁的倾斜角度的设计可能会导致沉积的介电质层中产生空洞。
2、CVD工艺的设计问题：例如CVD机台上设定的介电质的沉积速度过快时，可能导致介电质在栅极和栅极之间的间隙中快速堆叠，从而在堆叠的介电质和底部已沉积的介电质之间形成空洞。所以，CVD工艺的设计可能会导致介电质层中产生空洞。
以上原因导致的介电质层中的空洞较大时，空洞可能会将位于栅极之间的介电质层中的相邻的接触孔连通，进而使得填充在所述接触孔中的导电接触插栓桥接。请参考图1b，现有技术检测介电质层中的空洞时，由于在生产线上通过常规的缺陷扫描无法检测到埋在介电质层内部的导电接触插栓的桥接缺陷，需要将晶圆上的芯片的所有制造工序全部完成之后，先对芯片所在晶圆进行针测(即CP测试)，如果CP测试发现某些电路部分功能失效，还需要进一步对该失效的电路部分作失效分析(FA)。而所述失效分析的过程通常包括：先对芯片所在晶圆进行FA分析切片，暴露出造成失效的电路部分，例如该电路部分中的导电接触插栓；接着用扫描电子显微镜(SEM)检测切片后的所有导电接触插栓结构，以确认造成失效的原因，例如确认是否存在导电接触插栓桥接缺陷，整个周期需要1个月至2个月。如果芯片处于研发阶段，此过程大大增加了芯片的开发时间，影响新产品的研发进度，导致研发成本提高；如果芯片已经量产，这段时间内可能会生产出大量含有空洞的异常芯片，从而导致芯片的良率下降，严重损失生产成本。另外，FA分析使用的样品数量有限，过程复杂，而且很难量化导电接触插栓桥接缺陷(即介电质层中的空洞)的准确位置和数量。因此，能够在研发过程中准确的反应导电接触插栓的连接性是十分必要的，也就是说，需要在研发阶段就能快速准确地检测出沉积的介电质层中的空洞，进而通过改善之后得到最优的芯片结构设计和最优的介电质层CVD工艺的设计，进而将沉积的介电质层中的空洞尺寸降低到最小、数量降低到最少或者完全避免产生空洞，以防止在介电质层中形成的导电接触插栓桥接而导致的芯片的部分或全部的电路失效的问题，从而加快研发进度和提升产品良率。那么，如何快速准确地检测出桥接缺陷以得到介电质层中的空洞的位置和数量成为亟需解决的问题。
发明内容
本发明的目的在于提供一种介电质层中的空洞检测方法及半导体器件的制造方法，以快速准确地检测出介电质层中的导电接触插栓的桥接缺陷，进而获得介电质层沉积时产生的空洞的位置和数量。
为实现上述目的，本发明提供了一种介电质层中的空洞检测方法，包括：
(A)提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；
(B)去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；以及，
(C)扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。
可选的，所述衬底还包括栅极，所述介电质层填充在所述栅极之间，且将所述栅极完全掩埋在内。
可选的，部分或者全部的所述导电接触插栓中的每个所述导电接触插栓位于相应的两个相邻所述栅极之间的所述介电质层中。
可选的，所述衬底还包括形成于所述栅极两侧的源极和漏极，所述介电质层将所述栅极以及源极和漏极均完全掩埋在内；所有的所述导电接触插栓中的一部分导电接触插栓的底部与所述源极或所述漏极的顶部电接触，另一部分所述导电接触插栓与所述栅极的顶部电接触。
可选的，所述介电质层被去除的厚度为所述介电质层原本厚度的1/5～4/5。
可选的，还包括，重复循环步骤(B)和步骤(C)直至所述介电质层的去除厚度达到预设的最大去除厚度，或者，直至所述介电层的剩余厚度达到预设的最少保留厚度。
可选的，去除所述介电质层的方法包括曝光和刻蚀。
可选的，采用缺陷扫描机台扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在所述桥接缺陷。
可选的，所述导电接触插栓的材质包括金属和/或金属硅化物。
本发明还提供了一种半导体器件的缺陷检测方法，包括：采用本发明提供的所述介电质层中的空洞检测方法，检测所述半导体器件中的介电质层中的空洞。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，并沉积一介电质层于所述衬底上；
形成多个接触孔于所述介电质层中，所述接触孔的底部暴露出所述衬底的表面；
填充导电接触插栓于各个所述接触孔中；
采用本发明提供的所述介电质层中的空洞检测方法，检测所述半导体器件中的所述介电质层中的空洞；以及，
根据所述检测结果调整用于沉积所述介电质层的工艺参数，并采用调整后的所述工艺参数在具有所述导电接触插栓的衬底上再次沉积所述介电质层。
本发明还提供了一种半导体器件的制造方法，包括：
提供一用于介电质层中的空洞检测的样品，所述样品包括具有测试用的介电层的衬底，所述测试用的介电质层中形成有多个测试用的导电接触插栓；
采用本发明提供的所述介电质层中的空洞检测方法，检测所述样品中的所述测试用的介电质层中的空洞；
根据所述检测结果调整用于沉积介电质层的工艺参数；
提供正式生产的晶圆，并采用调整后的所述工艺参数在所述正式生产的晶圆上沉积正式使用的介电质层；
形成多个接触孔于所述正式使用的介电质层中，所述接触孔的底部暴露出所述晶圆的表面；以及，
填充导电接触插栓于各个所述接触孔中。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的介电质层中的空洞检测方法，可以在当站制程就减薄介电质层以暴露出部分高度的导电接触插栓的侧壁，进而通过缺陷扫描机台对处理后的结构表面进行缺陷扫描，以检测相邻的导电接触插栓的侧壁之间是否存在桥接缺陷，从而可以在当站制程完成介电质层中的空洞检测。通过本发明的技术方案能够在当站制程中快速准确地检测出介电质层中的桥接缺陷，以得到介电质层中的空洞的位置和数量，从而可以及时改善同批次后续产品的介电质层的沉积性能，避免现有技术在全程制品上检测介电质层空洞缺陷而造成的时间、成本浪费以及良率损失。
2、本发明的半导体器件的缺陷检测方法，由于采用了本发明的介电质层中的空洞检测方法，能够在导电接触插栓形成之后(即在当站制程)即可对半导体器件进行介电质层空洞缺陷检测，以确认介电质层中是否存在空洞，进而可以提前发现和避免空洞造成的半导体器件的缺陷，同时加快了半导体器件的研发进度及提升了半导体器件的良率，最终节省了成本。
3、本发明的半导体器件的制造方法，能够在填充导电接触插栓于衬底上的介电质层中的各个接触孔中之后，就采用本发明的介电质层中的空洞检测方法检测半导体器件中的介电质层中的空洞，以重新调整沉积的介电质层的工艺参数，以在其上重新沉积空洞缺陷较少甚至没有空洞缺陷的介电质层，进而加快了半导体器件的制造速度且避免了半导体器件的良率损失，节省了成本。
4、本发明的半导体器件的制造方法，能够采用本发明的介电质层中的空洞检测方法对用于介电质层中的空洞检测的样品进行检测，以对沉积介电质层的工艺参数进行调整，从而可以及时改善正式生产的晶圆的介电质层沉积性能，进而加快了半导体器件的制造速度且避免了半导体器件的良率损失，节省了成本。
附图说明
图1a是介电质层中的空洞位置的纵向截面示意图；
图1b是现有的检测介电质层中的空洞位置的流程示意图；
图2a是本发明的介电质层中的空洞检测方法的原理图；
图2b是本发明一实施例的介电质层中的空洞检测方法的流程图；
图3是本发明一实施例的衬底的示意图；
图4是图3所示的衬底的剖面示意图；
图5是图3所示的衬底暴露出桥接缺陷的剖面示意图；
图6是图5所示的衬底暴露出桥接缺陷的俯视示意图。
其中，附图1a～6的附图标记说明如下：
G1，G2，20-栅极；I1，10-介电质层；V1-空洞；30-导电接触插栓；40-桥接缺陷。
具体实施方式
正如背景技术所述，现有技术中对介电质层中的空洞检测，需要在得到全制程产品后，先对全制程产品进行CP测试，然后进一步进行样品切片以作失效分析，如图1b所示，这种方法周期长、成本高、难量化。
基于此，本发明提供一种介电质层中的空洞检测方法，请参考图2a，将介电质层中的空洞检测放在当站进行，即在得到当站产品后，先对当站产品的介电质层进行刻蚀减薄，暴露出其中的导电接触插栓的相应侧壁，然后进行缺陷扫描，根据导电接触插栓的光信号更强的特点，导电接触插栓侧壁桥接的位置更容易被缺陷扫描机台找到，导电接触插栓侧壁桥接的位置就是介电质层中的空洞缺陷位置，从而可以量化介电质层中的空洞缺陷。本发明的这种方法，成本低，周期短，能够及时反馈到产线上同批次产品的介电质层的空洞缺陷改进上，从而能够大大提高最终产品的良率。
为使本发明的目的、优点和特征更加清楚，以下结合附图2b～6对本发明提出的介电质层中的空洞检测方法及半导体器件的制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种介电质层中的空洞检测方法，参阅图2b，图2b是本发明一实施例的介电质层中的空洞检测方法的流程图，所述介电质层中的空洞检测方法的步骤包括：
步骤S2-A、提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；
步骤S2-B、去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；
步骤S2-C、扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。
下面参阅图3～图6更为详细的介绍本实施例提供的介电质层中的空洞检测方法。
首先，参阅图3和图4，按照步骤S2-A，提供一具有介电质层10的衬底，所述介电质层10中形成有多个导电接触插栓30。所述衬底还包括栅极20，所述介电质层10填充在所述栅极20之间，且将所述栅极20完全掩埋在内。部分或者全部的所述导电接触插栓30中的每个所述导电接触插栓30位于相应的两个相邻所述栅极20之间的所述介电质层10中。所述导电接触插栓30的材质可以包括金属或金属硅化物，也可以包括金属和金属硅化物的混合物，所述金属可以是钨(W)、金(Au)、铜(Cu)、铝(Al)等中的至少一种，所述金属硅化物可以包括钛硅化物、钴硅化物等。图3是本发明一实施例的衬底的示意图，图4是图3所示的衬底的剖面示意图，从图3和图4中可看出，形成所述衬底的步骤包括：首先，可以在硅基底(未图示)上形成所述栅极20，所述栅极20之间存在间隙，形成所述栅极20的方法可以是化学沉积，所述栅极20上可以已经覆盖有侧墙，例如可覆盖多晶硅、二氧化硅(SiO2)和氮化硅(Si3N4)等，以形成具有圆弧形侧壁的所述栅极20；然后，形成所述介电质层10，所述介电质层10填充在所述栅极20之间的间隙内，且将所述栅极20完全掩埋在内，形成所述介电质层10的方法可以是化学沉积，所述介电质层10的材料可以是二氧化硅(SiO2)、正硅酸乙酯(TEOS)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)中的任一种或多种；然后，在所述介电质层10中形成接触孔，所述接触孔可以部分位于相邻的所述栅极20之间的所述介电质层10中，另一部分位于所述栅极20的顶部的所述介电质层10中，形成所述接触孔的方法可以是曝光和刻蚀；然后，在所述接触孔内填充金属，以形成所述导电接触插栓30，同时，填充的金属可将所述介电质层10完全掩埋在内，填充的方法可以是化学沉积；最后，将覆盖在所述介电质层10表面上的金属薄膜清除掉，清除的方法可以是通过化学机械研磨将其研磨掉，这样也可以将所述衬底的表面平坦化，以得到所述衬底。
另外，所述衬底还可包括形成于所述栅极20两侧的源极和漏极(未图示)，所述介电质层10将所述栅极20以及源极和漏极均完全掩埋在内；所有的所述导电接触插栓30中的一部分导电接触插栓30的底部与所述源极或所述漏极的顶部电接触，另一部分所述导电接触插栓30与所述栅极20的顶部电接触。
另外，在所述介电质层10中形成空洞的过程包括：在制作所述衬底的过程中，当填充所述介电质层10到所述栅极20之间的间隙中时，若所述栅极20的圆弧形侧壁向间隙方向的倾斜角度偏大时，所述栅极20之间的间隙可能会提前被介电质闭合，使得在最后沉积的所述介电质和间隙的底部已经沉积的所述介电质之间形成空洞。当所述空洞较大时，可能会连接2个或2个以上的所述接触孔，使得在向所述接触孔中填充金属时，金属也会进入到连接所述接触孔的空洞中，从而形成桥接缺陷40，所以，所述桥接缺陷40的位置即为所述介电质层10沉积时产生的空洞的位置。
然后，参阅图5和图6，按照步骤S2-B，去除部分厚度的所述介电质层10，以暴露出所述导电接触插栓30部分高度的侧壁。所述介电质层10被去除的厚度为所述介电质层10原本厚度的1/5～4/5，例如去除的厚度为原本厚度的2/5、3/5、2/3等。去除所述介电质层10的方法包括曝光和刻蚀。由于所述桥接缺陷40的具体位置不确定，所以可能需要经过多次曝光和刻蚀之后才可将所述桥接缺陷40暴露出来。图5是图3所示的衬底暴露出桥接缺陷的剖面示意图，图6是图5所示的衬底暴露出桥接缺陷的俯视示意图，从图5和图6中可看出，所述桥接缺陷40上方的所述介电质层10已经被完全刻蚀清除掉，暴露出所述桥接缺陷40，同时也将所述栅极20的部分侧壁和所述导电接触插栓30的部分侧壁暴露出来。由于所述导电接触插栓30是很细的圆柱状结构，如果将所述介电质层10完全清除，会将所述导电接触插栓30的侧壁完全暴露出来，这样可能会导致所述导电接触插栓30的侧壁上没有支撑物而倾倒，影响后续的检测，所以，不需将全部的所述介电质层10去除，去除的所述介电质层10的厚度只需将所述桥接缺陷40暴露出来即可。若所述介电质层10的去除厚度达到预设的最大去除厚度(例如4/5)，或者，直至所述介电层10的剩余厚度达到预设的最少保留厚度(例如1/5)之后仍未将所述桥接缺陷40暴露出来，那么，说明所述导电接触插栓30之间不存在所述桥接缺陷40。
最后，按照步骤S2-C，扫描具有暴露出的所述导电接触插栓30的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓30的侧壁之间是否存在桥接缺陷40，所述桥接缺陷40的位置为所述介电质层10沉积时产生空洞的位置。可以采用缺陷扫描机台扫描具有暴露出的所述导电接触插栓30的侧壁的所述衬底的表面，通过扫描获得的介电质与金属之间的光信号的强弱差异来检测相邻的所述导电接触插栓30的侧壁之间是否存在所述桥接缺陷40。当缺陷扫描机台对图6中所示的所述衬底的表面进行扫描的时候，若所述导电接触插栓30的侧壁之间不存在所述桥接缺陷40，那么缺陷扫描机台将会获得所述导电接触插栓30的侧壁之间反射的与所述导电接触插栓30不同的较弱的光信号；若所述导电接触插栓30的侧壁之间存在所述桥接缺陷40，那么缺陷扫描机台将会获得所述导电接触插栓30的侧壁之间反射的与所述导电接触插栓30相同的较强的光信号。另外，由于步骤S2-B所述的可能需要经过多次曝光和刻蚀去除所述介电质层10才能暴露出所述桥接缺陷40，所以，每次曝光和刻蚀之后都需要采用缺陷扫描机台对所述衬底的表面进行扫描，以确认是否已经将所述桥接缺陷40暴露出来。若去除的所述介电质层10的厚度已经达到预设的最大去除厚度，或者，所述介电层10的剩余厚度已经达到预设的最少保留厚度时仍未扫描到所述桥接缺陷40，那么，说明所述导电接触插栓30之间不存在所述桥接缺陷40，即所述介电质层10沉积时未产生空洞，或者产生的空洞不会导致所述接触孔连接。
综上所述，本发明提供的介电质层中的空洞检测方法，包括：首先，提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；然后，去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；最后，扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。通过本发明提供的所述介电质层中的空洞检测方法能够在当站制程中即可快速准确地检测出所述介电质层中的相邻的所述导电接触插栓的侧壁之间的桥接缺陷的具体位置和数量，以获得所述介电质层中的空洞的位置和数量，从而可以及时改善同批次后续产品的介电质层的沉积性能，避免了成本浪费以及良率损失。
本发明一实施例提供一种半导体器件的缺陷检测方法，包括：采用本发明提供的所述介电质层中的空洞检测方法，检测所述半导体器件中的介电质层中的空洞。所述半导体器件包括：本发明提供的所述衬底中的所述栅极、介电质层和导电接触插栓，以及形成在所述衬底上的多层介电质层和多层金属层等。在所述衬底中，所述栅极、介电质层和导电接触插栓的结构关系已在以上的内容中进行说明，在此不再赘述。所述多层金属层和多层介电质层可相间形成在所述衬底上。所述多层金属层的材质可以是铜(Cu)、铝(Al)、钴(Co)、金(Au)、镍(Ni)中的任一种或多种，所述多层介电质层的材质可以是二氧化硅(SiO2)、氮化硅(Si3N4)、正硅酸乙酯(TEOS)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)中的任一种或多种。所述半导体器件中也可包含位于所述衬底下方的基底，所述基底的材质可以是硅(Si)等。为了防止所述半导体器件出现短路、漏电等缺陷，可以在所述导电接触插栓形成之后(即在当站制程)即对所述半导体器件采用本发明提供的所述介电质层中的空洞检测方法检测，以确认所述半导体器件中的所述介电质层中是否存在空洞，此过程可能只需2天到1周的时间，进而可以提前发现空洞问题，避免了空洞造成的所述半导体器件的缺陷，同时加快了所述半导体器件的研发进度及提升了所述半导体器件的良率，最终节省了成本。
本发明一实施例提供一种半导体器件的制造方法，包括：首先，提供一衬底，并沉积一介电质层于所述衬底上；然后，形成多个接触孔于所述介电质层中，所述接触孔的底部暴露出所述衬底的表面；然后，填充导电接触插栓于各个所述接触孔中；然后，采用本发明提供的所述介电质层中的空洞检测方法，检测所述半导体器件中的所述介电质层中的空洞；最后，根据所述检测结果调整用于沉积所述介电质层的工艺参数，并采用调整后的所述工艺参数在具有所述导电接触插栓的衬底上再次沉积所述介电质层。通过采用本发明提供的所述介电质层中的空洞检测方法能够提前对所述半导体器件中的空洞进行检测，以对用于沉积所述介电质层的工艺参数进行调整，进而将所述介电质层中的空洞数量降低到最少、尺寸降低到最小或者完全清除空洞，以加快所述半导体器件的制造速度和提升所述半导体器件的良率。
本发明另一实施例提供一种半导体器件的制造方法，包括：首先，提供一用于介电质层中的空洞检测的样品，所述样品包括具有测试用的介电层的衬底，所述测试用的介电质层中形成有多个测试用的导电接触插栓；然后，采用本发明提供的所述介电质层中的空洞检测方法，检测所述样品中的所述测试用的介电质层中的空洞；然后，根据所述检测结果调整用于沉积介电质层的工艺参数；提供正式生产的晶圆，并采用调整后的所述工艺参数在所述正式生产的晶圆上沉积正式使用的介电质层；然后，形成多个接触孔于所述正式使用的介电质层中，所述接触孔的底部暴露出所述晶圆的表面；最后，填充导电接触插栓于各个所述接触孔中。通过采用本发明提供的所述介电质层中的空洞检测方法能够提前对所述样品中的空洞进行检测，以对用于沉积所述介电质层的工艺参数进行调整，从而可以及时改善正式生产的晶圆的所述介电质层的沉积性能，进而将所述介电质层中的空洞数量降低到最少、尺寸降低到最小或者完全清除空洞，以加快所述半导体器件的制造速度和提升所述半导体器件的良率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种介电质层中的空洞检测方法，其特征在于，包括：
(A)提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；
(B)去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；以及，
(C)扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以在当站制程检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置；
还包括，重复循环步骤(B)和步骤(C)直至所述介电质层的去除厚度达到预设的最大去除厚度，或者，直至所述介电层的剩余厚度达到预设的最少保留厚度。
2.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，所述衬底还包括栅极，所述介电质层填充在所述栅极之间，且将所述栅极完全掩埋在内。
3.如权利要求2所述的介电质层中的空洞检测方法，其特征在于，部分或者全部的所述导电接触插栓中的每个所述导电接触插栓位于相应的两个相邻所述栅极之间的所述介电质层中。
4.如权利要求2所述的介电质层中的空洞检测方法，其特征在于，所述衬底还包括形成于所述栅极两侧的源极和漏极，所述介电质层将所述栅极以及源极和漏极均完全掩埋在内；所有的所述导电接触插栓中的一部分导电接触插栓的底部与所述源极或所述漏极的顶部电接触，另一部分所述导电接触插栓与所述栅极的顶部电接触。
5.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，所述介电质层被去除的厚度为所述介电质层原本厚度的1/5～4/5。
6.如权利要求1至5中任一项所述的介电质层中的空洞检测方法，其特征在于，去除所述介电质层的方法包括曝光和刻蚀。
7.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，采用缺陷扫描机台扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在所述桥接缺陷。
8.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，所述导电接触插栓的材质包括金属和/或金属硅化物。
9.一种半导体器件的缺陷检测方法，其特征在于，包括：采用权利要求1至8中任一项所述的介电质层中的空洞检测方法，检测所述半导体器件中的介电质层中的空洞。
10.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，并沉积一介电质层于所述衬底上；
形成多个接触孔于所述介电质层中，所述接触孔的底部暴露出所述衬底的表面；
填充导电接触插栓于各个所述接触孔中；
采用权利要求1至8中任一项所述的介电质层中的空洞检测方法，检测所述半导体器件中的所述介电质层中的空洞；以及，
根据所述检测结果调整用于沉积所述介电质层的工艺参数，并采用调整后的所述工艺参数在具有所述导电接触插栓的衬底上再次沉积所述介电质层。
11.一种半导体器件的制造方法，其特征在于，包括：
提供一用于介电质层中的空洞检测的样品，所述样品包括具有测试用的介电层的衬底，所述测试用的介电质层中形成有多个测试用的导电接触插栓；
采用权利要求1至8中任一项所述的介电质层中的空洞检测方法，检测所述样品中的所述测试用的介电质层中的空洞；
根据所述检测结果调整用于沉积介电质层的工艺参数；
提供正式生产的晶圆，并采用调整后的所述工艺参数在所述正式生产的晶圆上沉积正式使用的介电质层；
形成多个接触孔于所述正式使用的介电质层中，所述接触孔的底部暴露出所述晶圆的表面；以及，
填充导电接触插栓于各个所述接触孔中。
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