CN110164819A - 半导体检测结构及其形成方法、插塞缺陷的检测方法 - Google Patents

半导体检测结构及其形成方法、插塞缺陷的检测方法 Download PDF

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Abstract

一种半导体检测结构及其形成方法、以及插塞缺陷的检测方法，其中形成方法包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；在所述通孔和凹槽内填充导电材料，在所述通孔内形成插塞，在所述凹槽内形成导电线，且所述导电线与插塞相连接；刻蚀去除所述导电线，直至暴露出插塞顶部表面。所述方法有利于对所述半导体检测结构内的插塞进行缺陷检测时，避免成本浪费。

Description

半导体检测结构及其形成方法、插塞缺陷的检测方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体检测结构的形成方法、插塞缺陷的检测方法。
背景技术
先进的集成电路制造工艺一般都包含几百步的工序，任何环节的微小错误将导致整个芯片的失效，特别是随着电路关键尺寸的不断缩小，其对工艺控制的要求越来越严格。因此，在生产过程中，为能及时地发现和解决问题，就必须配备相应的缺陷检测设备以对产品进行缺陷检测。
目前，电子束检测技术是通过电子束缺陷扫描仪(E-Beam defect scan tool)，以精确聚焦的电子束来探测缺陷的检测手段。其检测过程为：一、通过高压产生电子束，照射晶片，激发出二次电子、背散射电子和俄歇电子等(主要为二次电子)；二、二次电子被探测器感应并传送至图像处理器；三、处理后形成放大图像。电子束检测技术作为捕捉晶片缺陷的检测手段之一，其分辨率极高。经常被用于检测待测产品内的通孔缺陷的检测。
然而，现有对半导体检测结构内的插塞缺陷的检测方法，无法及时监控制程的异常，容易造成成本浪费。
发明内容
本发明解决的技术问题是提供一种半导体检测结构及其形成方法、以及插塞缺陷的检测方法，以便对所述半导体检测结构内的插塞进行缺陷检测时，避免成本浪费。
为解决上述技术问题，本发明提供一种半导体检测结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；在所述通孔和凹槽内填充导电材料，在所述通孔内形成插塞，在所述凹槽内形成导电线，且所述导电线与插塞相连接；刻蚀去除所述导电线，直至暴露出插塞顶部表面。
可选的，刻蚀去除所述导电线的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
可选的，刻蚀去除所述导电线的工艺为湿法刻蚀工艺。
可选的，所述导电材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
可选的，所述插塞和导电线的形成方法包括：在所述第一介质层表面形成第一掩膜层，所述第一掩膜层内具有第一开口；以所述第一掩膜层为掩膜，刻蚀所述第一介质层，在所述第一介质层内形成凹槽；在所述凹槽内、以及第一介质层表面形成第二掩膜层，所述第二掩膜层内具有第二开口，所述第二开口暴露出所述凹槽的部分底部表面；以所述第二掩膜层为掩膜，刻蚀所述第一介质层，直至暴露出衬底表面，在所述第一介质层内形成通孔；形成所述通孔之后，去除所述第二掩膜层；去除所述第二掩膜层之后，在所述通孔内、凹槽内、以及第一介质层表面形成导电材料膜，所述导电材料膜填充满所述通孔和凹槽；平坦化所述导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成所述导电线，在所述通孔内形成所述插塞。
可选的，所述插塞和导电线的形成方法包括：在所述第一介质层表面形成第三掩膜层，所述第三掩膜层内具有第三开口；以所述第三掩膜层为掩膜，刻蚀所述第一介质层，在所述第一介质层内形成初始通孔；形成所述初始通孔之后，去除所述第三掩膜层；去除所述第三掩膜层之后，在所述第一介质层表面形成第四掩膜层，所述第四掩膜层内具有第四开口，且第三开口在基底表面上的投影位于第四开口在基底表面上的投影范围内；以所述第四掩膜层为掩膜，刻蚀所述第一介质层，直至暴露出衬底表面，在所述第一介质层内形成凹槽、以及位于凹槽底部的通孔；形成所述通孔和凹槽之后，去除所述第四掩膜层；在所述通孔内、凹槽内、以及第一介质层表面形成导电材料膜，所述导电材料膜填充满所述通孔和凹槽；平坦化所述导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成所述导电线，在所述通孔内形成所述插塞。
可选的，形成所述导电材料膜的工艺包括：电镀工艺。
可选的，所述衬底包括：基底、位于所述基底表面的第二介质层、以及位于第二介质层内的导电结构，且所述第二介质层暴露出导电结构顶部表面；所述第一介质层位于所述第二介质层和导电结构表面；所述插塞底部与导电结构顶部表面相连接。
可选的，同一凹槽底部连通一个或多个通孔；所述导电线底部与一个或多个插塞顶部表面相连接。
相应的，本发明实施例还提供一种采用上述任一项方法形成的半导体检测结构，包括：衬底；位于衬底表面的第一介质层；位于所述第一介质层内的通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；位于所述通孔内的插塞。
本发明还提供一种插塞缺陷的检测方法，包括：采用上述任一项方法，刻蚀去除所述导电线，直至暴露出插塞顶部表面；暴露出插塞顶部表面之后，对所述插塞进行缺陷检测。
可选的，采用电子束缺陷扫描仪对所述插塞进行缺陷检测。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体检测结构的形成方法中，通过刻蚀去除所述导电线，将若干插塞顶部表面暴露，从而使各个插塞被第一介质层隔离，实现电隔离。由于各个插塞之间电隔离，有利于后续进行缺陷检测时，能够对每个插塞进行分析，从而得出每个插塞是否具有缺陷。同时，所述方法刻蚀去除导电线，暴露出插塞的顶部表面的过程中，不会对第一介质层造成影响，仍能够保持所述半导体检测结构的整体性。因此，进行所述插塞缺陷的检测之后，仍能够在所述凹槽内填充导电材料形成导电线，进而具有插塞和导电线的半导体检测结构可以后续被继续使用，避免报废，从而节约了成本。
附图说明
图1是一种半导体检测结构的结构示意图；
图2至图9是本发明一实施例中半导体检测结构的形成方法各步骤的剖面示意图。
具体实施方式
正如背景技术所述，现有的半导体检测结构的形成方法容易造成成本浪费。
图1是一种半导体检测结构的结构示意图。
请参考图1，所述半导体检测结构包括：衬底100；位于衬底100表面的介质层110；位于介质层110内的若干相互分立的插塞120、以及导电线130，且所述导电线130底部与多个插塞120顶部表面相连接。
通常，通过电子束缺陷扫描仪对所述半导体检测结构中的插塞120进行缺陷检测。当形成电连接通路时，激发出的二次电子接地被传导走，从而探测器接收到的电子数目少，得出的图像较暗；当无法形成电连接通路时，激发出的二次电子无法传导走，与形成电连接通路时的电子数目相比，探测器接收到的电子数目要多一些，得到的图像相对亮一些。通过明暗的比较，从而能够检测到插塞缺陷。
然而，上述半导体检测结构中的导电线130底部与若干插塞120顶部表面相连接，即，所述导电线130能够与多个插塞120形成电连接。进行插塞缺陷检测时，当与所述导电线130相连接的部分插塞120具有缺陷，即，导电线130能够与至少一个正常插塞120形成电连接，从而仍能形成电连接通路，进而无法得知与导电线130相连接的插塞120是否具有缺陷。只有与所述导电线相130连接的若干插塞120均具有缺陷时，才会无法形成电连接通路，从而得知与导电线130中相接触的若干插塞120均具有缺陷。由此可知，现有缺陷检测的方法，无法得知每个插塞120是否具有缺陷。
为了解决上述技术问题，现有通过化学机械研磨工艺，直至暴露出插塞120顶部表面。由于插塞120顶部表面暴露，从而使各个插塞120能被介质层110隔离，实现电隔离，从而有利于后续对每个插塞120的检测结果分析，得出每个插塞120是否具有缺陷。
然而，上述方法中，由于经过所述化学机械研磨工艺之后的半导体检测结构不能继续使用，只能被报废处理，导致成本的浪费。
为了解决所述技术问题，本发明技术方案提供一种半导体检测结构的形成方法，包括：提供衬底，在所述衬底表面形成第一介质层；在所述第一介质层内形成通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；在所述通孔和凹槽内填充导电材料，在所述通孔内形成插塞，在所述凹槽内形成导电线，且所述导电线与插塞相连接；刻蚀去除所述导电线，直至暴露出插塞顶部表面。所述方法有利于对所述半导体检测结构内的插塞进行缺陷检测时，避免成本浪费。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至9图是本发明一实施例中半导体检测结构的形成方法各步骤的剖面示意图。
请参考图2，提供衬底200。
在本实施例中，所述衬底200包括：基底201、位于所述基底201表面的第二介质层202、以及位于第二介质层202内的导电结构203，且所述第二介质层202暴露出导电结构203顶部表面。
本实施例中，以两个导电结构203为示例，在其他实施例中，导电结构的数量为一个或者三个以上。
所述基底201的材料可以是单晶硅，多晶硅或非晶硅；所述基底201也可以是硅、锗、锗化硅、砷化镓等半导体材料；在本实施例中，所述基底201的材料为单晶硅。
请参考图3，在所述衬底200表面形成第一介质层210。
在本实施例中，所述第一介质层210位于第二介质层202和导电结构203表面。
所述第一介质层210用于后续形成通孔和凹槽。
所述第一介质层210的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
接着，在所述第一介质层内形成通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；在所述通孔和凹槽内填充导电材料，在所述通孔内形成插塞，在所述凹槽内形成导电线，且所述导电线与插塞相连接，具体形成所述插塞和导电线的过程请参考图4至图7。
请参考图4，在所述第一介质层210表面形成第一掩膜层220，所述第一掩膜层220内具有第一开口221；以所述第一掩膜层220为掩膜，刻蚀所述第一介质层210，在所述第一介质层220内形成凹槽230。
所述凹槽230用于后续填充导电材料形成导电线。
在本实施例中，所述凹槽230位于所述导电结构203上。
所述第一掩膜层220的材料包括：氧化硅、氮化硅或者氮氧化硅。
在本实施例中，所述第一掩膜层220的材料为氮化硅。
刻蚀所述第一介质层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀所述第一介质层220的工艺为各向异性干法刻蚀工艺。
在本实施例中，形成所述凹槽230之后，去除所述第一掩膜层220；在其实施例中，形成所述凹槽之后，可以不去除所述第一掩膜层。
请参考图5，形成所述凹槽230之后，在所述凹槽230内、以及第一介质层210表面形成第二掩膜层240，所述第二掩膜层240内具有第二开口241，所述第二开口241暴露出所述凹槽230的部分底部表面；以所述第二掩膜层240为掩膜，刻蚀所述第一介质层210，直至暴露出衬底200表面，在所述第一介质层210内形成通孔250。
所述通孔250用于后续填充导电材料形成导电线。
由于所述第二开口241暴露出所述凹槽230的部分底部表面，从而形成的通孔250与所述凹槽230相连通。
同一凹槽230底部连通一个或多个通孔250。
在本实施例中，所述第二掩膜层240内具有两个第二开口241，从而在第一介质层210内形成的通孔250的数量为两个。所述凹槽230和两个通孔250相连通。
在其他实施例中，所述第二掩膜层内具有一个或者三个以上第二开口，从而所述凹槽和一个或者三个以上通孔相连通。
所述第二掩膜层240的材料和第一掩膜层220的材料相同，在此不再赘述。
刻蚀所述第一介质层210形成通孔250的工艺和刻蚀第一介质层210形成凹槽230的工艺相同，在此不再赘述。
形成所述通孔250之后，还包括：去除所述第二掩膜层240。
请参考图6，去除所述第二掩膜层240之后，在所述通孔250(图5中所示)内、凹槽230(图4中所示)内、以及第一介质层210表面形成导电材料膜260，所述导电材料膜260填充满所述通孔250和凹槽230。
所述导电材料膜260的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
在本实施例中，所述导电材料膜260的材料为Cu。
形成所述导电材料膜260的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者电镀工艺。
在本实施例中，形成所述导电材料膜260的工艺为电镀工艺。
请参考图7，平坦化所述导电材料膜260，直至暴露出第一介质层210表面，在所述凹槽230内形成所述导电线270，在所述通孔250内形成所述插塞280。
平坦化所述导电材料膜260的工艺包括：化学机械研磨工艺。
在本实施例中，由于所述凹槽230与两个所述通孔250相连通，因此形成的所述导电线270与两个所述插塞280相连接。
在其他实施例中，形成的导电线与一个或者三个以上插塞相连接。
在本实施例中，所述插塞280底部与导电结构203顶部表面相连接，从而能够使后续进行插塞缺陷检测时，通过导电结构203接地。
在其他实施例中，所述插塞和导电线的形成方法包括：在所述第一介质层表面形成第三掩膜层，所述第三掩膜层内具有第三开口；以所述第三掩膜层为掩膜，刻蚀所述第一介质层，在所述第一介质层内形成初始通孔；形成所述初始通孔之后，去除所述第三掩膜层；去除所述第三掩膜层之后，在所述第一介质层表面形成第四掩膜层，所述第四掩膜层内具有第四开口，且第三开口在基底表面上的投影位于第四开口在基底表面上的投影范围内；以所述第四掩膜层为掩膜，刻蚀所述第一介质层，直至暴露出衬底表面，在所述第一介质层内形成凹槽、以及位于凹槽底部的通孔；形成所述通孔和凹槽之后，去除所述第四掩膜层；在所述通孔内、凹槽内、以及第一介质层表面形成导电材料膜，所述导电材料膜填充满所述通孔和凹槽；平坦化所述导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成所述导电线，在所述通孔内形成所述插塞。
请参考图8，形成所述插塞280和导电线270之后，刻蚀去除所述导电线270，直至暴露出插塞280顶部表面。
所述插塞280和导电线270由平坦化所述导电材料膜260而形成，因此，所述插塞280的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi，所述导电线270的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
在本实施例中，所述插塞280的材料为Cu，所述导电线270的材料为Cu。
刻蚀去除所述导电线270的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，刻蚀去除所述导电线270的工艺为湿法刻蚀工艺。
所述湿法刻蚀工艺对导电线270的刻蚀速率大于对第一介质层210的刻蚀速率，从而对第一介质层270的刻蚀损伤较小。
根据所述导电线270的实际厚度，控制所述湿法刻蚀工艺的时间。所述湿法刻蚀工艺的时间不能太小，则无法彻底去除导电线270，不能将插塞270顶部表面暴露，后续不能使每个插塞280被第一介质层210电隔离，从而无法得知每个插塞280是否具有缺陷；所述湿法刻蚀工艺的时间也不能太大，容易过刻蚀所述插塞280，一方面，会对后续进行的插塞缺陷检测过程造成影响，另一方面，插塞缺陷检测之后，通过填充导电材料继续使用所述半导体检测结构时，导致成本提高。
所述导电线270底部与一个或多个插塞280顶部表面相连接。
在本实施例中，由于同一凹槽230底部连通两个所述通孔250，因此，所述导电线270底部与两个所述插塞280顶部表面相连接。
通过刻蚀去除所述导电线270，将若干插塞280顶部表面暴露，从而使各个插塞280被第一介质层210隔离，实现电隔离。由于各个插塞280之间电隔离，有利于后续进行缺陷检测时，能够对每个插塞280进行分析，从而得出每个插塞280是否具有缺陷。同时，所述方法刻蚀去除导电线270，暴露出插塞280的顶部表面的过程中，不会对第一介质层210造成影响，仍能够保持所述半导体检测结构的整体性。因此，进行所述插塞缺陷的检测之后，仍能够在所述凹槽230内填充导电材料形成导电线，进而具有插塞和导电线的半导体检测结构可以后续被继续使用，避免报废，从而节约了成本。
相应的，本发明实施例还提供一种采用上述方法形成的半导体检测结构，请继续参考图8，包括：衬底200；位于衬底200表面的第一介质层210；位于所述第一介质层210内的通孔250和凹槽230，且所述凹槽250底部暴露出通孔230，所述通孔250底部暴露出衬底200表面；位于所述通孔250内的插塞280。
本发明实施例还提供一种插塞缺陷的检测方法，请参考图9，包括：采用上述方法，刻蚀去除所述导电线270，直至暴露出插塞280顶部表面；暴露出插塞280顶部表面之后，对所述插塞280进行缺陷检测。
由于各个插塞280之间电隔离，所述插塞缺陷检测时，能够对每个插塞280进行分析，从而得出每个插塞280是否具有缺陷。同时，所述方法刻蚀去除导电线270，暴露出插塞280的顶部表面的过程中，不会对第一介质层210造成影响，仍能够保持所述半导体检测结构的整体性。因此，进行所述插塞缺陷的检测之后，仍能够在所述凹槽230内填充导电材料形成导电线，进而具有插塞和导电线的半导体检测结构可以后续被继续使用，避免报废，从而节约了成本。
在本实施例中，采用电子束缺陷扫描仪对所述插塞280进行缺陷检测。
通过电子束缺陷扫描仪对所述半导体检测结构中的每个插塞280进行缺陷检测。当插塞280不具有缺陷，则形成电连接通路，激发出的二次电子接地被传导走，从而探测器接收到的电子数目少，得出的图像较暗；当插塞280内具有缺陷时，则无法形成电连接通路时，激发出的二次电子无法传导走，与形成电连接通路时的电子数目相比，探测器接收到的电子数目要多一些，得到的图像相对亮一些。通过明暗的比较，能够检测到每个插塞280是否具有缺陷。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体检测结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成第一介质层；
在所述第一介质层内形成通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；
在所述通孔和凹槽内填充导电材料，在所述通孔内形成插塞，在所述凹槽内形成导电线，且所述导电线与插塞相连接；
刻蚀去除所述导电线，直至暴露出插塞顶部表面。
2.如权利要求1所述的半导体检测结构的形成方法，其特征在于，刻蚀去除所述导电线的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
3.如权利要求2所述的半导体检测结构的形成方法，其特征在于，刻蚀去除所述导电线的工艺为湿法刻蚀工艺。
4.如权利要求1所述的半导体检测结构的形成方法，其特征在于，所述导电材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
5.如权利要求1所述的半导体检测结构的形成方法，其特征在于，所述插塞和导电线的形成方法包括：在所述第一介质层表面形成第一掩膜层，所述第一掩膜层内具有第一开口；以所述第一掩膜层为掩膜，刻蚀所述第一介质层，在所述第一介质层内形成凹槽；在所述凹槽内、以及第一介质层表面形成第二掩膜层，所述第二掩膜层内具有第二开口，所述第二开口暴露出所述凹槽的部分底部表面；以所述第二掩膜层为掩膜，刻蚀所述第一介质层，直至暴露出衬底表面，在所述第一介质层内形成通孔；形成所述通孔之后，去除所述第二掩膜层；去除所述第二掩膜层之后，在所述通孔内、凹槽内、以及第一介质层表面形成导电材料膜，所述导电材料膜填充满所述通孔和凹槽；平坦化所述导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成所述导电线，在所述通孔内形成所述插塞。
6.如权利要求1所述的半导体检测结构的形成方法，其特征在于，所述插塞和导电线的形成方法包括：在所述第一介质层表面形成第三掩膜层，所述第三掩膜层内具有第三开口；以所述第三掩膜层为掩膜，刻蚀所述第一介质层，在所述第一介质层内形成初始通孔；形成所述初始通孔之后，去除所述第三掩膜层；去除所述第三掩膜层之后，在所述第一介质层表面形成第四掩膜层，所述第四掩膜层内具有第四开口，且第三开口在基底表面上的投影位于第四开口在基底表面上的投影范围内；以所述第四掩膜层为掩膜，刻蚀所述第一介质层，直至暴露出衬底表面，在所述第一介质层内形成凹槽、以及位于凹槽底部的通孔；形成所述通孔和凹槽之后，去除所述第四掩膜层；在所述通孔内、凹槽内、以及第一介质层表面形成导电材料膜，所述导电材料膜填充满所述通孔和凹槽；平坦化所述导电材料膜，直至暴露出第一介质层表面，在所述凹槽内形成所述导电线，在所述通孔内形成所述插塞。
7.如权利要求5或6所述的半导体检测结构的形成方法，其特征在于，形成所述导电材料膜的工艺包括：电镀工艺。
8.如权利要求1所述的半导体检测结构的形成方法，其特征在于，所述衬底包括：基底、位于所述基底表面的第二介质层、以及位于第二介质层内的导电结构，且所述第二介质层暴露出导电结构顶部表面；所述第一介质层位于所述第二介质层和导电结构表面；所述插塞底部与导电结构顶部表面相连接。
9.如权利要求1所述的半导体检测结构的形成方法，其特征在于，同一凹槽底部连通一个或多个通孔；所述导电线底部与一个或多个插塞顶部表面相连接。
10.一种采用权利要求1至9任一项所述方法形成的半导体检测结构，其特征在于，包括：
衬底；
位于衬底表面的第一介质层；
位于所述第一介质层内的通孔和凹槽，且所述凹槽底部暴露出通孔，所述通孔底部暴露出衬底表面；
位于所述通孔内的插塞。
11.一种插塞缺陷的检测方法，其特征在于，包括：
采用权利要求1至9任一项方法，刻蚀去除所述导电线，直至暴露出插塞顶部表面；
暴露出插塞顶部表面之后，对所述插塞进行缺陷检测。
12.如权利要求11所述的插塞缺陷的检测方法，其特征在于，采用电子束缺陷扫描仪对所述插塞进行缺陷检测。
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