CN113675105A - 测试样品及其制备方法 - Google Patents
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Abstract
本发明实施例提供了一种测试样品及其制备方法，所述制备方法包括：提供芯片；所述芯片包括位于所述芯片背面的基板；利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种测试样品及其制备方法。
背景技术
随着半导体芯片技术的发展，集成化程度越来越高，所需要的半导体芯片制造技术也越来越精密，在半导体芯片制造过程中或完成制造时，需要对半导体芯片相关的参数进行测试，以监测生产出的半导体芯片是否符合工艺要求，良率是否合格等，并可以通过对半导体芯片的相关参数进行测试，找出芯片异常的原因，为相应的工艺改进提供依据。
然而，相关技术中制备的测试样品在测试时存在测试结果不准确或测试难度大的问题。
发明内容
为解决相关技术问题，本发明实施例提出了一种测试样品及其制备方法。
本发明实施例提供了一种测试样品的制备方法，包括：
提供芯片；所述芯片包括位于所述芯片背面的基板；
利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；
至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。
上述方案中，所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平；所述测试样品用于检测所述第一栓塞和所述第二栓塞之间的电性情况。
上述方案中，所述利用刻蚀工艺去除所述基板，包括：
利用感应耦合等离子体刻蚀工艺去除所述基板。
上述方案中，所述至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，包括：
利用聚焦离子束(FIB，Focused Ion Beam)至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料。
上述方案中，所述第一导电材料包括钨。
上述方案中，所述方法还包括：
将测试探针接触所述第一栓塞和所述第二栓塞，以使得所述测试样品与外部检测设备连接；
通过外部检测设备的检测结果，确定所述第一栓塞和所述第二栓塞之间的电性情况。
上述方案中，所述芯片包括未封装的芯片或已封装的芯片。
上述方案中，所述方法还包括：
在利用刻蚀工艺去除所述基板之前，将所述芯片的正面固定在载体上；
所述利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来，包括：
利用刻蚀工艺去除固定在载体上的芯片的所述基板，以使所述芯片的栓塞层裸露出来。
上述方案中，所述芯片包括三维存储器。
本发明实施例提供了一种测试样品，包括：提供芯片；所述芯片包括位于所述芯片背面的基板；利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。本发明实施例中，在制备测试样品的过程中，先通过刻蚀工艺去除芯片背面的基板，使得栓塞层快速且均匀的裸露出来，并通过在裸露的栓塞层中的第一栓塞孔和第二栓塞孔中填充第一导电材料形成第一栓塞和第二栓塞，使得第一栓塞和第二栓塞的裸露面与栓塞层的表面在一定误差范围内基本齐平，从而改善了因第一栓塞孔和第二栓塞孔中的栓塞的高度不同而使得测试探针无法与第一栓塞孔和第二栓塞孔中的栓塞同时进行良好接触而带来的测试结果不准确或难以进行测试的问题。
附图说明
图1a-图1c为相关技术中测试样品制备过程的示意图；
图2为相关技术中测试样品的示意图；
图3为本发明实施例提供的测试样品的制备方法的实现流程示意图；
图4a-图4e为本发明实施例提供的测试样品的制备过程的示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明的具体技术方案做进一步详细描述。
以三维存储器为例进行说明，三维存储器中可以包括多个栓塞孔，每个栓塞孔都填充了第一导电材料，例如钨。通过栓塞孔中填充的第一导电材料实现存储阵列或者外围电路与互连层之间的连接，从而实现存储阵列或者外围电路与外部器件的连接。
在对三维存储器的两栓塞之间的电性情况进行测试并分析的过程中，需要先将三维存储器背面的硅基板全部移除，使得三维存储器的栓塞层露出表面，以对两栓塞之间的电性情况进行测试，裸露的栓塞层中包括了在芯片中所处位置不同的第一栓塞孔和第二栓塞孔，在芯片的制造过程中，第一栓塞孔和第二栓塞孔中已被填充第一导电材料钨，形成了栓塞。相关技术中，在对两栓塞之间的电性情况进行检测时，如图1a-图1c所示，对于未封装的三维存储器芯片，过程大致为：先将三维存储器芯片的正面固定在载玻片上；将固定在载玻片上的三维存储器芯片置于研磨机台上，通过手动按压三维存储器芯片，在研磨机台的旋转下，三维存储器芯片被研磨，使得三维存储器芯片背面的硅基板被去除，从而使得三维存储器芯片中的待测试栓塞露出；对露出的栓塞进行测试。
如图2所示，在利用手动按压研磨的方式去除三维存储器芯片背面的硅基板过程中，由于手动按压三维存储器芯片进行研磨时，三维存储器芯片所受的按压力在各个位置不均匀，从而导致三维存储器芯片各个位置暴露出的栓塞也不均匀，出现三维存储器芯片靠近边缘的位置的部分栓塞被磨完，而中间位置的硅基板还没被去除，也就是说三维存储器芯片中间位置的栓塞还未暴露出来，使得测试样品中间和边缘存在较大差异，从而导致测试时所能选取的两栓塞的位置受限制，严重时导致测试无法进行。
基于此，在本发明的各实施例中，在制备测试样品的过程中，先利用刻蚀工艺快速且均匀的去除三维存储器芯片背面的硅基板，使得栓塞层露出来，并通过在栓塞层中的栓塞孔中填充第一导电材料，从而使得能够对两栓塞之间的电性情况进行准确的测试。
本发明实施例提供一种测试样品的制备方法，图3为本发明实施例测试样品的制备方法的实现流程示意图。如图3所示，所述方法包括以下步骤：
步骤301：提供芯片；所述芯片包括位于所述芯片背面的基板；
步骤302：利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；
步骤303：至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。
其中，在步骤301中，所述芯片即为待检测的试样，所述芯片包括背面及与所述背面相对的正面，这里，芯片的正面是指在半导体基板上形成元件、叠层、连接线以及焊盘等的表面。
这里，芯片背面的基板的组成材料可包括半导体材料，例如硅、锗或者砷化镓，但不局限于此。
下面以芯片背面的基板的组成材料为硅进行说明。
在一些实施例中，所述芯片包括三维存储器。
这里，三维存储器中存在被硅基板覆盖的栓塞孔，栓塞孔中填充有钨等导电材料，从而形成具有连通功能的栓塞，栓塞的一端与三维存储器中具有存储功能的存储阵列相连接，或者与三维存储器中的外围电路相连接，栓塞的另一端与互连层连接，从而实现三维存储器中的存储阵列或者外围电路与外部器件的连接。
在步骤302中，如图4b-图4c所示，主要实现对所述芯片背面基板的去除，使得被芯片背面的基板覆盖的栓塞层裸露出来。
需要说明的是，图4c是图4b中的芯片在去除背面基板后的局部放大示意图。
实际应用中，所述第一栓塞孔和第二栓塞孔的截面可以是圆形、椭圆形或长条形等。
在一些实施例中，如图4a所示，所述方法还包括：
在利用刻蚀工艺去除所述基板之前，将所述芯片的正面固定在载体上；
所述利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来，包括：
利用刻蚀工艺去除固定在载体上的芯片的所述基板，以使所述芯片的栓塞层裸露出来。
实际应用中，将所述芯片的正面固定在载体上的方法包括利用热熔胶或AB胶将所述芯片的正面固定在载体上，但不局限于此。
在一些实施例中，所述利用刻蚀工艺去除所述基板，包括：
利用感应耦合等离子体刻蚀工艺去除所述基板。
可以理解的是，感应耦合等离子体刻蚀工艺是使用等离子气体对材料进行刻蚀的技术，等离子气体的化学活性较强，针对不同的材料，选择合适的气体，就可以很快与材料发生反应。另一方面，可以利用电场对等离子气体进行引导和加速，使其具备一定的能量，当其轰击到被刻蚀材料的表面时，会将被刻蚀物材料的原子击出，从而去除相应的材料。
这里，是对硅基板的去除，选择与其对应的等离子气体，并加以适当的电场，来达到一定的刻蚀速率，在一定的刻蚀时间后，硅基板被全部去除，栓塞层被均匀的裸露出来，这样改善了如相关技术中利用手动按压研磨的方式去除芯片背面的硅基板时，由于芯片受力的不均匀使得芯片在研磨后，各部分栓塞的裸露情况大不相同而造成无法进行测试的问题。另一方面，手动研磨耗时长，而利用感应耦合等离子体刻蚀工艺去除硅基板的方式能达到快速去除硅基板的效果，使得能够节省制备测试样品的时间。
这里，所述第一栓塞孔和第二栓塞孔在所述芯片中所处的位置不同可以理解为，在裸露出的栓塞层中，第一栓塞孔和第二栓塞孔在栓塞层中的位置不一样。可以理解的是，相关技术中，利用手动按压研磨的方式使得有些位置的栓塞层还未露出，而有些位置的栓塞已被磨完，这样使得在选择进行测试的两栓塞时，由于芯片各个位置栓塞孔中的栓塞高度不同，不能任意选择位置不同的两栓塞进行测试的限制，造成测试不准确或难以进行测试的问题。而本发明实施例提出的利用刻蚀工艺去除芯片背面的基板的方法使得芯片中各位置的栓塞高度均匀，在选择测试的两栓塞时不必受限于各个位置栓塞高度不同而不能进行测试。
实际应用中，可根据组成基板的材料来对应的选择感应耦合等离子体刻蚀工艺中所使用的刻蚀气体，以组成基板的材料为硅为例，利用感应耦合等离子体刻蚀工艺去除硅基板时，会使用与硅基板能进行反应的气体，例如六氟化硫(SF6)。SF6与Si发生反应生成的副产物呈气态被排出，但SF6同时也可以与第一栓塞孔和第二栓塞孔中填充的形成栓塞的导电材料反应，使得第一栓塞孔和第二栓塞孔中的导电材料被全部或者部分消耗。
可以理解的是，由于第一栓塞孔和第二栓塞孔中原本填充的导电材料在利用刻蚀工艺去除基板时被部分或全部消耗，在对两栓塞之间的电性情况进行测试时，所用的测试探针需要与第一栓塞孔和第二栓塞孔中的导电材料接触才能进行测试，而第一栓塞孔和第二栓塞孔中被消耗的导电材料的量无法准确控制，这样使得在第一栓塞孔和第二栓塞孔中剩余的导电材料的厚度无法准确控制，从而使得测试探针需要插入第一栓塞孔和第二栓塞孔中的深度无法准确控制，由于测试探针需要插入的终点无法判断，使测试探针与栓塞表面接触的操作难度大，若测试探针需要插入的深度较深，易对测试探针造成损伤，最终造成测试结果不准确或者测试难度大的问题。
基于上述问题，如图4d所示，在步骤303中，主要实现对第一栓塞孔和第二栓塞孔中部分或全部的导电材料被消耗后的栓塞进行修复的作用，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。
在一些实施例中，所述至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，包括：
利用FIB至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料。
在一些实施例中，所述第一导电材料包括钨，但不局限于此。
需要说明的是，第一导电材料与栓塞孔中用于形成栓塞的材料相同。
这里，FIB技术是利用电透镜将离子束聚焦成非常小尺寸的离子束轰击材料表面，实现材料的剥离、沉积、注入、切割和改性。
可以理解的是，所述第一栓塞孔和第二栓塞孔一般尺寸较小且深度较深，而FIB可以实现对小尺寸且较深孔的填充，且能实现选择性的只对第一栓塞孔和第二栓塞孔进行填充，这样避免了填充材料的浪费，且避免了第一栓塞孔和第二栓塞孔中的第一导电材料因填充时有间隙而使得测试结果不准确的问题。
在一些实施例中，如图4e所示，所述方法还包括：
将测试探针接触所述第一栓塞和所述第二栓塞，以使得所述测试样品与外部检测设备连接；
通过外部检测设备的检测结果，确定所述第一栓塞和所述第二栓塞之间的电性情况。
在一些实施例中，所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平；所述测试样品用于检测所述第一栓塞和所述第二栓塞之间的电性情况。
这里，所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平；可以理解为，第一栓塞的裸露面与所述栓塞层的表面在一定误差范围内基本齐平，所述第二栓塞的裸露面与所述栓塞层的表面在一定误差范围内基本齐平，利用第一导电材料填充第一栓塞孔和第二栓塞孔后，第一栓塞孔和第二栓塞孔中被填充满了第一导电材料，且第一栓塞孔和第二栓塞孔中的第一导电材料的在一定误差范围内高度基本相同，这样使得在使用测试探针对测试样品进行测试时，测试探针可以直接与栓塞层表面基本齐平的第一栓塞和第二栓塞接触即可，也就是说，测试探针不用再插入第一栓塞孔和第二栓塞孔内部，这样避免了因第一栓塞孔和第二栓塞孔中的导电材料的高度不一致或者不确定而造成的在对第一栓塞和第二栓塞之间的电性关系进行测试时，测试探针无法同时与第一栓塞和第二栓塞中的导电材料进行良好的接触而产生的测试不准确或无法测试的问题，同时也能避免测试探针插入过深而对测试探针造成损伤。
在一些实施例中，所述芯片包括未封装的芯片或已封装的芯片。
可以理解的是，上述样品制备方法主要针对未封装的芯片，而对于已封装的芯片，一般先将芯片进行一定的处理后取出单个的芯片，再依照如上述相关技术中对未封装的芯片的步骤进行，或者不取出芯片，直接将已封装的芯片经过处理后背面达到基板，再使用研磨机台手动按压研磨至测试栓塞露出表面，进而对露出表面的栓塞进行测试。由于已封装的芯片的边缘存在封装芯片的绝缘结构，绝缘结构会使芯片产生一定的应力，一方面，封装芯片本身翘曲更严重，另一方面，绝缘结构比芯片更难磨，这样使得手动研磨后芯片不同位置的栓塞的高度差异更大。而本申请实施例未用到研磨工艺而是通过刻蚀工艺去除芯片背面的基板，因此对未封装的芯片或已封装的芯片普遍适用。
本发明实施例提供了一种测试样品的制备方法，包括：提供芯片；所述芯片包括位于所述芯片背面的基板；利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。本发明实施例中，在制备测试样品的过程中，先通过刻蚀工艺去除芯片背面的基板，使得栓塞层快速且均匀的裸露出来，并通过在裸露的栓塞层中的第一栓塞孔和第二栓塞孔中填充第一导电材料形成第一栓塞和第二栓塞，使得第一栓塞和第二栓塞的裸露面与栓塞层的表面在一定误差范围内基本齐平，从而改善了因第一栓塞孔和第二栓塞孔中的栓塞的高度不同使得测试探针无法与第一栓塞孔和第二栓塞孔中的栓塞同时进行良好接触而带来的测试结果不准确或难以进行测试的问题。
基于上述测试样品的制备方法，本发明实施例还提供了一种测试样品，包括：
位于芯片背面裸露的栓塞层；所述裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；
第一栓塞，位于所述第一栓塞孔中；所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；
以及第二栓塞，位于所述第二栓塞孔中；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平。
这里，所述栓塞层是通过去除芯片背面的基板裸露出来的，所述第一栓塞是通过至少在所述第一栓塞孔中填充第一导电材料形成，所述第二栓塞是通过至少在所述第二栓塞孔中填充第一导电材料形成。
在一些实施例中，所述第一栓塞和所述第二栓塞的组成材料包括钨。
本发明实施例提供了一种测试样品，包括：位于芯片背面裸露的栓塞层；所述裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；第一栓塞，位于所述第一栓塞孔中；所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；以及第二栓塞，位于所述第二栓塞孔中；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平。本发明实施例中，在制备的测试样品中，先通过刻蚀工艺去除芯片背面的基板，使得栓塞层快速且均匀的裸露出来，并通过在裸露的栓塞层中的第一栓塞孔和第二栓塞孔中填充第一导电材料形成第一栓塞和第二栓塞，使得第一栓塞和第二栓塞的裸露面与栓塞层的表面在一定误差范围内基本齐平，从而改善了因第一栓塞孔和第二栓塞孔中的栓塞的高度不同而使得测试探针无法与第一栓塞孔和第二栓塞孔中的栓塞同时进行良好接触而带来的测试结果不准确或难以进行测试的问题。
需要说明的是，本发明实施例中“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
另外，在本发明实施例中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，仅为本发明的较佳实施方式而已，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种测试样品的制备方法，其特征在于，包括：
提供芯片；所述芯片包括位于所述芯片背面的基板；
利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来；裸露的栓塞层中包括第一栓塞孔和第二栓塞孔；所述第一栓塞孔和所述第二栓塞孔在所述芯片中所处的位置不同；
至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，以在所述第一栓塞孔中形成第一栓塞，并在所述第二栓塞孔中形成第二栓塞，从而得到测试样品。
2.根据权利要求1所述的方法，其特征在于，所述第一栓塞的裸露面与所述栓塞层的表面基本齐平；所述第二栓塞的裸露面与所述栓塞层的表面基本齐平；所述测试样品用于检测所述第一栓塞和所述第二栓塞之间的电性情况。
3.根据权利要求1所述的方法，其特征在于，所述利用刻蚀工艺去除所述基板，包括：
利用感应耦合等离子体刻蚀工艺去除所述基板。
4.根据权利要求1所述的方法，其特征在于，所述至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料，包括：
利用聚焦离子束至少在所述第一栓塞孔和所述第二栓塞孔中填充第一导电材料。
5.根据权利要求1所述的方法，其特征在于，所述第一导电材料包括钨。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
将测试探针接触所述第一栓塞和所述第二栓塞，以使得所述测试样品与外部检测设备连接；
通过外部检测设备的检测结果，确定所述第一栓塞和所述第二栓塞之间的电性情况。
7.根据权利要求1所述的方法，其特征在于，所述芯片包括未封装的芯片或已封装的芯片。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在利用刻蚀工艺去除所述基板之前，将所述芯片的正面固定在载体上；
所述利用刻蚀工艺去除所述基板，以使所述芯片的栓塞层裸露出来，包括：
利用刻蚀工艺去除固定在载体上的芯片的所述基板，以使所述芯片的栓塞层裸露出来。
9.根据权利要求1所述的方法，其特征在于，所述芯片包括三维存储器。
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