CN113130318B - 半导体结构的形成方法 - Google Patents

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Abstract

本申请公开了一种半导体结构的形成方法，包括：提供栅极心轴掩模图案和第一栅极掩模图案；消除第一栅极掩模图案中的间隙，使第一栅极掩模图案形成辅助掩模图案；组合栅极心轴掩模图案和辅助掩模图案，以形成目标掩膜图案；提供衬底，衬底上形成有栅极结构材料层；基于目标掩膜图案在栅极结构材料层上形成主心轴结构和伪心轴结构，主心轴结构对应栅极心轴掩模图案，伪心轴结构对应第一栅极掩模图案；在伪心轴结构的侧壁形成伪侧墙，在主心轴结构的侧壁形成主侧墙；以及在形成主侧墙和伪侧墙之后，去除主心轴结构、伪心轴结构和伪侧墙。所述半导体结构的形成方法减小刻蚀负载效应并改善CD均一性。

Description

半导体结构的形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造工艺中，可以根据所要形成的半导体结构的关键尺寸(CriticalDimension，CD)的大小而选择合适的制造工艺。对于CD较小的半导体结构， 可以采用自对准双重成像工艺(Self-Aligned Double Patterning，SADP)来形成。 然而，在SADP工艺中，心轴结构在密度过低的区域容易引发刻蚀负载效应，导 致最终获得的半导体结构的CD均一性较差。因此，需要新的半导体结构及其形 成方法来提高半导体结构的性能。
发明内容
鉴于以上所述现有技术的缺点，本申请的目的在于提供一种半导体结构的 形成方法，以减小刻蚀负载效应并改善CD均一性。
本申请的一个方面提供了一种半导体结构的形成方法，所述方法包括：提 供栅极心轴掩模图案和第一栅极掩模图案；消除所述第一栅极掩模图案中的间 隙，使所述第一栅极掩模图案形成辅助掩模图案；组合所述栅极心轴掩模图案 和所述辅助掩模图案，以形成目标掩膜图案；提供衬底，所述衬底上形成有栅 极结构材料层；基于所述目标掩膜图案在所述栅极结构材料层上形成主心轴结 构和伪心轴结构，所述主心轴结构对应所述栅极心轴掩模图案，所述伪心轴结 构对应所述第一栅极掩模图案；在所述伪心轴结构的侧壁形成伪侧墙，在所述 主心轴结构的侧壁形成主侧墙；以及在形成所述主侧墙和所述伪侧墙之后，去 除所述主心轴结构、所述伪心轴结构和所述伪侧墙。
可选的，去除所述主心轴结构、所述伪心轴结构和所述伪侧墙的过程包括： 在去除所述主心轴结构和所述伪心轴结构之后，去除所述伪侧墙。
可选的，所述半导体结构的形成方法还包括：在去除所述主心轴结构和所 述伪心轴结构之后，对所述主侧墙进行切割处理；在进行所述切割处理的过程 中，去除伪侧墙。
可选的，消除所述第一栅极掩模图案中的间隙的步骤包括：放大所述第一 栅极掩模图案中的一个或多个图形，直至所述第一栅极掩模图案中的所有间隙 都被消除。
可选的，所述第一栅极掩模图案包括多个第一子图形，所述第一子图形的 形状为矩形，所述多个第一子图形沿第一子图形的宽度方向平行布置且以预定 间隔隔开，其中，放大所述第一栅极掩模图案中的一个或多个图形的步骤包括： 使每个第一子图形在第一子图形的宽度方向上向两侧均等地延伸，所延伸的量 大于或等于所述预定间隔。
可选的，消除所述第一栅极掩模图案中的间隙的步骤包括：向所述第一栅 极掩模图案中添加一个或多个图形以填补所述第一栅极掩模图案中的间隙，直 至所述第一栅极掩模图案中的所有间隙都被消除。
可选的，在对所述主侧墙进行切割处理之前，所述主侧墙为环状结构，各 主侧墙包括相对的第一区和相对的第二区，所述第一区的两端分别与所述第二 区连接，所述第一区的延伸方向平行于所述主心轴结构的延伸方向；对所述主 侧墙进行切割处理包括：去除所述第二区；或者，在去除所述第二区的同时将 所述第一区在所述第一区的延伸方向上切断。
可选的，所述方法还包括：在去除所述伪侧墙之后，基于所述第一栅极掩 模图案在所述栅极结构材料层上形成第一栅极掩模层；在形成所述第一栅极掩 模层之后，以所述主侧墙为掩模对所述栅极结构材料层进行刻蚀，以形成第二 栅极结构；在以所述主侧墙为掩模对所述栅极结构材料层进行刻蚀的过程中， 以所述第一栅极掩模层为掩模对所述栅极结构材料层进行刻蚀，以形成第一栅 极结构，所述第一栅极结构的线宽尺寸大于第二栅极结构的线宽尺寸。
可选的，在形成主心轴结构和伪心轴结构之前，所述栅极结构材料层上具 有中间硬掩模层；形成主心轴结构和伪心轴结构之后，主心轴结构和伪心轴结 构位于中间硬掩模层上；所述半导体结构的形成方法还包括：在去除所述伪侧 墙之后，基于所述第一栅极掩模图案在所述中间硬掩模层上形成第一栅极掩模 层；在形成所述第一栅极掩模层之后，以所述主侧墙为掩模对所述中间硬掩模 层进行刻蚀，在中间硬掩模层中形成第二开口；在以所述主侧墙为掩模对所述 中间硬掩模层进行刻蚀的过程中，以所述第一栅极掩模层为掩模对所述中间硬 掩模层进行刻蚀，以在中间硬掩模层中形成第一开口；以所述中间硬掩模层为 掩模刻蚀第一开口和第二开口底部的栅极结构材料层，在第一开口的底部形成 第一栅极结构，在第二开口的底部形成第二栅极结构，所述第一栅极结构的线 宽尺寸大于第二栅极结构的线宽尺寸。
可选的，所述方法还包括：在对所述栅极结构材料层进行刻蚀以形成第一 栅极结构和第二栅极结构之后，移除所述主侧墙和所述第一栅极掩模层。
可选的，所述第一栅极掩模层为光阻结构。
本申请的技术方案具有以下有益效果：
在最终设计的半导体结构中需要同时包括大CD的第一栅极结构和小CD的 第二栅极结构，第一栅极结构的位置和大小由第一栅极掩模图案来直接定义， 栅极心轴掩模图案用于定义主心轴结构的位置和大小，第二栅极结构的位置和 大小由主心轴结构侧壁的主侧墙直接定义。本发明利用第一栅极掩模图案经调 整而形成为面积较大的没有空隙的完整的辅助掩模图形。所述辅助图形和栅极 心轴掩模图案组合成目标掩模图案。由于所述辅助掩模图形的存在弥补了栅极 心轴掩模密度不足的缺陷，故而本申请的技术方案有效降低了形成主心轴结构 的过程中的刻蚀负载效应，使得形成的主心轴结构的CD均一性得到改善，相应 的，有利于提高第二栅极结构的CD均一性。
另外，由于所述辅助掩模图形是完整图形，且其在SADP工艺所形成的伪心 轴结构最终也将被去除，以及伪心轴结构侧壁的伪侧墙也会被去除，因此去除 伪心轴结构和伪侧墙之后，不会占用主心轴结构周围的区域，也不影响后续在 栅极结构材料层上形成第一栅极掩模层。
其次，在本申请的技术方案中，辅助掩模图形是基于大CD的第一栅极掩模 图案调整而生成的，而非专门针对栅极心轴掩模图案进行的二次设计，因此提 高了生产效率并节省了工艺成本。
进一步，形成第一栅极掩模层之后，以所述主侧墙为掩模对所述栅极结构 材料层进行刻蚀，形成第二栅极结构；在以所述主侧墙为掩模对所述栅极结构 材料层进行刻蚀的过程中，以所述第一栅极掩模层为掩模对所述栅极结构材料 层进行刻蚀，形成第一栅极结构，第一栅极结构的线宽尺寸大于第二栅极结构 的线宽尺寸。这样形成了两种尺寸的栅极结构，满足工艺的设计。由于主心轴 结构的CD均一性得到改善，因此提高了第二栅极结构的CD均一性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记 在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施 例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在 限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。 应当理解，附图未按比例绘制。其中：
图1至图8示出了一种半导体结构的形成过程的结构示意图；
图9为根据本申请的实施例的半导体结构的形成方法的流程图；
图10为本申请的实施例的栅极心轴掩膜图案和第一栅极掩膜图案的示意 图；
图11至图14为本申请的实施例的第一栅极掩膜图案向辅助掩膜图案的转换 的示意图；
图15至图23为本申请的实施例的半导体结构的形成过程的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员 能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施 例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下， 可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所 示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1至图8示出了一种半导体结构的形成过程的结构示意图，形成所述半导 体结构的方法包括：提供衬底1(参考图1)；在衬底1上形成栅极结构材料层2(参 考图2)；基于与小CD的窄栅极结构的心轴掩模图案在栅极结构材料层2上形成多 个心轴(Mandrel)结构3(参考图3)；在心轴结构3中的每个心轴的侧面形成侧 墙4(参考图4)；在形成侧墙4之后，移除心轴结构3(参考图5)；在移除心轴结 构3之后，基于与大CD宽栅极结构的掩模图案在栅极结构材料层2上形成光阻结 构5(参考图6)；在形成光阻结构5之后，以所述侧墙4和光阻结构5为掩模对栅 极结构材料层2进行刻蚀以形成多个栅极结构6，多个栅极结构6包括宽栅极结构 和窄栅极结构(参考图7)；在对栅极结构材料层2进行刻蚀之后，移除侧墙4和 光阻结构5(参考图8)。
初始的心轴掩模图案中可能存在的图形密度过低的区域，故而在将心轴掩 模图案转移至心轴结构的过程中，会引发心轴结构的刻蚀负载效应，而所获得 的心轴结构的CD均一性也会变差，进而导致最终形成的半导体结构(例如，栅 极结构)的CD均一性不佳。另外，所要形成的心轴结构的CD越小，图形密度过 低所引发的刻蚀效应就越明显，最终获得的心轴结构的CD均一性就越差。
在低密度区域附近增加虚拟(Dummy)图形以提高整体图形密度来补偿局 部图形密度过低的缺陷是一种解决方案。然而，为了降低半导体制造工艺成本， 总是希望在晶圆上布置更多的器件，提高晶圆上的空间利用率。对于小CD图案 来说，其周围往往也设计有其他的图案，因而很难在其周围找到合适的空间来 设置虚拟图形以进行密度补偿。虽然可以考虑将处于合适位置的用于补偿大CD 半导体结构的掩膜图案的虚拟图形替换为用于补偿心轴结构的虚拟图形，但这 可能导致大CD半导体结构的相应掩膜图案的图形密度得不到足够的补偿。
在图1至图8所示的半导体结构及其形成方法中，心轴结构和大CD光阻结构 所对应的工艺流程彼此独立，如果对应于心轴结构的心轴掩膜图案中存在图形 密度过低的区域，则会在后续的刻蚀过程中引发刻蚀负载效应，使得所获得的 心轴结构的CD均一性变差，进而导致最终获得的半导体结构的CD均一性不佳。
为了解决上述问题，本发明实施例提供一种半导体结构形成方法。
如图9所示，所述方法包括以下步骤：
步骤S11：提供栅极心轴掩模图案和第一栅极掩模图案；
步骤S12：消除所述第一栅极掩模图案中的间隙，使所述第一栅极掩模图案 形成辅助掩模图案；
步骤S13：组合所述栅极心轴掩模图案和所述辅助掩模图案，以形成目标掩 膜图案；
步骤S14：提供衬底，所述衬底上形成有栅极结构材料层；
步骤S15：基于所述目标掩膜图案在所述栅极结构材料层上形成主心轴结构 和伪心轴结构，所述主心轴结构对应所述栅极心轴掩模图案，所述伪心轴结构 对应所述第一栅极掩模图案；
步骤S16：在所述伪心轴结构的侧壁形成伪侧墙，在所述主心轴结构的侧壁 形成主侧墙；
步骤S17：在形成所述主侧墙和所述伪侧墙之后，去除所述主心轴结构、所 述伪心轴结构和所述伪侧墙。
下面结合图10至图23对上述各个步骤进行详细说明。应注意，以其他顺序执 行以上和以下步骤的方法也落入本公开的保护范围。
如图10所示，提供栅极心轴掩模图案100和第一栅极掩模图案200。
在本实施例中，在最终设计的半导体结构中需要同时包括大CD的第一栅极 结构和小CD的第二栅极结构，第一栅极结构的位置和大小由第一栅极掩模图案 来直接定义，栅极心轴掩模图案100用于定义主心轴结构的位置和大小，第二栅 极结构的位置和大小由主心轴结构侧壁的主侧墙直接定义。
如图所示，栅极心轴掩膜图案100存在部分图形密度低的区域102。在本申 请中，术语″图形密度″指的是单位面积内的图形数量。
如图11所示，消除第一栅极掩膜图案200中的间隙，使第一栅极掩模图案200 形成辅助掩模图案300。
在本实施例中，消除第一栅极掩膜图案200中的间隙的步骤包括：放大第一 栅极掩膜图案200中的一个或多个图形，直至第一栅极掩膜图案200中的所有间 隙都被消除。在一些实施例中，放大第一栅极掩膜图案200中的所有图形。
如图12所示，在一些实施例中，仅放大第一栅极掩膜图案200中的不处在边 缘的图形。
如图13所示，在一些实施例中，不放大图形的处在边缘的一侧。
对于待放大的图形，可以仅使其在一个方向上延伸或扩张，也可以使其在 多个方向上延伸或扩张。在一些实施例中，所述待放大的图形在某一方向上的 延伸或扩张的程度取决于所述图形与在该方向上的相邻图形的间距。例如，两 个相邻图形可以朝着彼此分别延伸或扩张二者间距的一半。在本实施例中，第 一栅极掩膜图案200包括多个第一子图形，所述第一子图形的形状为矩形，所述 多个第一子图形沿第一子图形的宽度方向(如图中的y方向)平行布置且以预定 间隔S隔开，其中，放大第一栅极掩膜图案200中的一个或多个图形的步骤包括： 使每个第一子图形在第一子图形的宽度方向上向两侧均等地延伸，所述延伸的 量大于或等于所述预定间隔S。
在一些实施例中，消除第一栅极掩膜图案200中的间隙的步骤包括：向第一 栅极掩膜图案200中添加一个或多个图形202以填补第一栅极掩膜图案200中的 间隙，直至第一栅极掩膜图案200中的所有间隙都被消除(如图14所示)。
如图15所示，组合栅极心轴掩膜图案100和辅助掩膜图案300，以生成目标 掩膜图案400。
在本实施例中，辅助掩膜图案300的位置与第一栅极掩膜图案200的位置基 本相同。在一个实施例中，辅助掩膜图案300的中心位置和第一栅极掩膜图案200 的中心位置保持一致。
在一些实施例中，目标掩膜图案400可包括多个辅助掩膜图案300。
目标掩膜图案400中的辅助掩膜图案300和栅极心轴掩膜图案100彼此分立。
如图16所示，提供衬底500，衬底500上形成有栅极结构材料层600。
衬底500的材料可以包含硅。例如，衬底500可以是半导体晶圆。衬底500也 可包含其他元素半导体，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化 镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如磷化镓砷、砷化铝铟、砷 化铝镓、砷化铟镓、磷化镓铟及/或磷化镓铟砷；或上述材料的组合。在一些实 施例中，衬底500可包含主动区、磊晶特征、隔离结构、鳍状半导体区及/或其他 适合的特征。
所述栅极结构材料层600包括栅介质材料层和位于栅介质材料层上的栅电 极材料层。
所述栅电极材料层的材料可以为多晶硅，所述多晶硅可用于形成多晶硅栅 电极或用于形成虚拟栅极电极。所述栅介质材料层的材料可以为氧化硅或高K介 质层。
栅电极材料层和栅介质材料层可通过化学气相沉积(CVD)、物理气相沉积 (PVD)、电浆增益化学气相沉积(PECVD)、原子层沉积(ALD)等工艺形成。
在其他实施例中，所述栅极结构材料层600上形成有中间硬掩模层。
如图17所示，基于目标掩膜图案400在栅极结构材料层600上形成主心轴结 构702和伪心轴结构704，主心轴结构702对应栅极心轴掩模图案100，伪心轴结 构704对应第一栅极掩模图案200。
所述主心轴结构702和伪心轴结构704在同一道光刻工艺中形成。
在本实施例中，仅示出了一个伪心轴结构704。在其他实施例中，可以存在 多个伪心轴结构704。
在本实施例中，形成主心轴结构702和伪心轴结构704的步骤可包括：在栅 极结构材料层600上形成心轴结构材料层；在所述心轴结构材料层上形成光阻图 案；经由所述光阻图案的开口对所述心轴结构材料层进行刻蚀以形成主心轴结 构702和伪心轴结构704；以及移除所述光阻图案。
在一些实施例中，所述心轴结构材料层为多晶硅层。在一些实施例中，可 利用微影制程来形成所述光阻图案。例如，可利用旋转涂布制程以及软烤(Soft Baking)工艺在所述心轴结构材料层上形成光阻层，随后使用由主心轴结构702 和伪心轴结构704的图案定义的掩膜将所述光阻层曝光。曝光后的所述光阻层通 过曝光后烘烤(Post-exposureBaking)、显影以及硬烤(Hard Baking)工艺来显 影，以最终形成所述光阻图案。对所述心轴结构材料层的刻蚀可包含干式(或 电浆)刻蚀、湿刻蚀、或其他适合的刻蚀工艺。可通过湿式剥除或电浆灰化来 移除所述光阻图案。
由于伪心轴结构704靠近多个主心轴结构702中的图形密度较低的区域703， 其作为虚拟图形对该区域703的图形密度的不足作出了一定程度上的补偿，从而 降低了在对所述心轴结构材料层进行刻蚀时的刻蚀负载效应，改善了最终心轴 结构的CD均一性。
如图18所示，在伪心轴结构704的侧壁形成伪侧墙804，在主心轴结构702的 侧壁形成主侧墙802。
在本实施例中，形成伪侧墙804和主侧墙802的步骤可包括：在栅极结构材 料层600上、主心轴结构702的顶部和侧壁以及伪心轴结构704的顶部和侧壁形成 间隙材料层；以及对所述间隙材料层进行回刻蚀以暴露主心轴结构702和伪心轴 结构704的顶部表面，从而获得主侧墙802和伪侧墙804。
在一些实施例中，所述间隙材料层可包含介电材料，例如氮化钛、氮化硅 或氧化钛。所述间隙材料层可透过化学气相沉积、物理气相沉积、原子层沉积、 或其他适合的沉积技术来形成。
在一些实施例中，所述方法还包括对主侧墙802和伪侧墙804进行修整或刻 蚀的步骤。所述修整或刻蚀步骤可以使所述间隙层的相邻的侧壁之间的间距与 心轴的尺寸相匹配。
如图19所示，在形成主侧墙802和伪侧墙804之后，移除主心轴结构702和伪 心轴结构704。
在一些实施例中，可以通过选择性刻蚀工艺来移除主心轴结构702和伪心轴 结构704，其中，刻蚀工艺可为湿式刻蚀、干式刻蚀或二者的组合。
在一些实施例中，在去除主心轴结构702和伪心轴结构704之后，可对主侧 墙802进行切割处理。在一些实施例中，在对主侧墙802进行切割处理之前，主 侧墙802可以为环状结构，各主侧墙包括相对的第一区和相对的第二区，所述第 一区的两端分别与所述第二区连接，所述第一区的延伸方向平行于主心轴结构 702的延伸方向。在一些实施例中，对主侧墙802进行切割处理包括：去除所述 第二区；或者，在去除所述第二区的同时将所述第一区在所述第一区的延伸方 向上切断。
如图20所示，在去除主心轴结构702和伪心轴结构704之后，去除伪侧墙804。
在一些实施例中，可在对主侧墙802进行切割处理的过程中，去除伪侧墙 804。在一些实施例中，伪侧墙804可通过干法或湿法刻蚀工艺去除。
如图21所示，在去除所述伪侧墙之后，基于所述第一栅极掩模图案200在所 述栅极结构材料层600上形成第一栅极掩模层1000。
在本实施例中，第一栅极掩模层1000可以为光阻结构。在一些实施例中， 形成所述第一栅极掩模层1000的步骤可包括：在栅极结构材料层600上形成光阻 层；在基于第一栅极掩膜图案200对所述光阻层进行曝光、显影以形成所述第一 栅极掩模层1000。
如图22所示，在形成第一栅极掩模层1000之后，以主侧墙802为掩模对栅极 结构材料层600进行刻蚀，以形成第二栅极结构902；在以主侧墙802为掩模对栅 极结构材料层600进行刻蚀的过程中，以第一栅极掩模层200为掩模对栅极结构 材料层600进行刻蚀，以形成第一栅极结构901。
在一些实施例中，第一栅极结构901和第二栅极结构902可以在同一刻蚀过 程中形成。第一栅极结构901的线宽尺寸大于第二栅极结构902的线宽尺寸。
在一些实施例中，对栅极结构材料层600进行刻蚀的操作包含湿式刻蚀、干 式刻蚀、或二者的组合。在一些实施例中，主侧墙802可能有部分或全部会在刻 蚀工艺中消耗，第一栅极掩模层200可能有部分或全部会在刻蚀工艺中消耗。
在其他实施中，当形成有中间硬掩模层时，所述半导体结构的形成方法还 包括：在去除所述伪侧墙之后，基于所述第一栅极掩模图案在所述中间硬掩模 层上形成第一栅极掩模层；在形成所述第一栅极掩模层之后，以所述主侧墙为 掩模对所述中间硬掩模层进行刻蚀，在中间硬掩模层中形成第二开口；在以所 述主侧墙为掩模对所述中间硬掩模层进行刻蚀的过程中，以所述第一栅极掩模 层为掩模对所述中间硬掩模层进行刻蚀，以在中间硬掩模层中形成第一开口； 以所述中间硬掩模层为掩模刻蚀第一开口和第二开口底部的栅极结构材料层， 在第一开口的底部形成第一栅极结构，在第二开口的底部形成第二栅极结构， 所述第一栅极结构的线宽尺寸大于第二栅极结构的线宽尺寸。
如图23所示，在对栅极结构材料层600进行刻蚀以形成第一栅极结构和第二 栅极结构之后，移除主侧墙802和所述第一栅极掩模层1000。
在一些实施例中，所述主侧墙802和所述第一栅极掩模层可通过干法或湿法 刻蚀工艺去除。
当形成有中间硬掩模层时，在对栅极结构材料层600进行刻蚀以形成第一栅 极结构和第二栅极结构之后，还包括：去除中间硬掩模层。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述 详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没 有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改 变、改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的 示例性实施例的精神和范围内。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供栅极心轴掩模图案和第一栅极掩模图案；
消除所述第一栅极掩模图案中的间隙，使所述第一栅极掩模图案形成辅助掩模图案；
组合所述栅极心轴掩模图案和所述辅助掩模图案，以形成目标掩膜图案；
提供衬底，所述衬底上形成有栅极结构材料层；
基于所述目标掩膜图案在所述栅极结构材料层上形成主心轴结构和伪心轴结构，所述主心轴结构对应所述栅极心轴掩模图案，所述伪心轴结构对应所述第一栅极掩模图案；
在所述伪心轴结构的侧壁形成伪侧墙，在所述主心轴结构的侧壁形成主侧墙；
在形成所述主侧墙和所述伪侧墙之后，去除所述主心轴结构、所述伪心轴结构和所述伪侧墙；
在去除所述伪侧墙之后，基于所述第一栅极掩模图案在所述栅极结构材料层上形成第一栅极掩模层；
在形成所述第一栅极掩模层之后，以所述主侧墙为掩模对所述栅极结构材料层进行刻蚀，以形成第二栅极结构；
在以所述主侧墙为掩模对所述栅极结构材料层进行刻蚀的过程中，以所述第一栅极掩模层为掩模对所述栅极结构材料层进行刻蚀，以形成第一栅极结构，所述第一栅极结构的线宽尺寸大于第二栅极结构的线宽尺寸。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述主心轴结构、所述伪心轴结构和所述伪侧墙的过程包括：在去除所述主心轴结构和所述伪心轴结构之后，去除所述伪侧墙。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在去除所述主心轴结构和所述伪心轴结构之后，对所述主侧墙进行切割处理；在进行所述切割处理的过程中，去除伪侧墙。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，消除所述第一栅极掩模图案中的间隙的步骤包括：放大所述第一栅极掩模图案中的一个或多个图形，直至所述第一栅极掩模图案中的所有间隙都被消除。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一栅极掩模图案包括多个第一子图形，所述第一子图形的形状为矩形，所述多个第一子图形沿第一子图形的宽度方向平行布置且以预定间隔隔开，其中，放大所述第一栅极掩模图案中的一个或多个图形的步骤包括：使每个第一子图形在第一子图形的宽度方向上向两侧均等地延伸，所延伸的量大于或等于所述预定间隔。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，消除所述第一栅极掩模图案中的间隙的步骤包括：向所述第一栅极掩模图案中添加一个或多个图形以填补所述第一栅极掩模图案中的间隙，直至所述第一栅极掩模图案中的所有间隙都被消除。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，在对所述主侧墙进行切割处理之前，所述主侧墙为环状结构，各主侧墙包括相对的第一区和相对的第二区，所述第一区的两端分别与所述第二区连接，所述第一区的延伸方向平行于所述主心轴结构的延伸方向；
对所述主侧墙进行切割处理包括：去除所述第二区；或者，在去除所述第二区的同时将所述第一区在所述第一区的延伸方向上切断。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述方法还包括：在对所述栅极结构材料层进行刻蚀以形成第一栅极结构和第二栅极结构之后，移除所述主侧墙和所述第一栅极掩模层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极掩模层为光阻结构。
10.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供栅极心轴掩模图案和第一栅极掩模图案；
消除所述第一栅极掩模图案中的间隙，使所述第一栅极掩模图案形成辅助掩模图案；
组合所述栅极心轴掩模图案和所述辅助掩模图案，以形成目标掩膜图案；
提供衬底，所述衬底上依次形成有栅极结构材料层和中间硬掩模层；
基于所述目标掩膜图案在所述中间硬掩模层上形成主心轴结构和伪心轴结构，所述主心轴结构对应所述栅极心轴掩模图案，所述伪心轴结构对应所述第一栅极掩模图案；
在所述伪心轴结构的侧壁形成伪侧墙，在所述主心轴结构的侧壁形成主侧墙；
在形成所述主侧墙和所述伪侧墙之后，去除所述主心轴结构、所述伪心轴结构和所述伪侧墙；
在去除所述伪侧墙之后，基于所述第一栅极掩模图案在所述中间硬掩模层上形成第一栅极掩模层；
在形成所述第一栅极掩模层之后，以所述主侧墙为掩模对所述中间硬掩模层进行刻蚀，在中间硬掩模层中形成第二开口；
在以所述主侧墙为掩模对所述中间硬掩模层进行刻蚀的过程中，以所述第一栅极掩模层为掩模对所述中间硬掩模层进行刻蚀，以在中间硬掩模层中形成第一开口；
以所述中间硬掩模层为掩模刻蚀第一开口和第二开口底部的栅极结构材料层，在第一开口的底部形成第一栅极结构，在第二开口的底部形成第二栅极结构，所述第一栅极结构的线宽尺寸大于第二栅极结构的线宽尺寸。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述主心轴结构、所述伪心轴结构和所述伪侧墙的过程包括：在去除所述主心轴结构和所述伪心轴结构之后，去除所述伪侧墙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在去除所述主心轴结构和所述伪心轴结构之后，对所述主侧墙进行切割处理；在进行所述切割处理的过程中，去除伪侧墙。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，消除所述第一栅极掩模图案中的间隙的步骤包括：放大所述第一栅极掩模图案中的一个或多个图形，直至所述第一栅极掩模图案中的所有间隙都被消除。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一栅极掩模图案包括多个第一子图形，所述第一子图形的形状为矩形，所述多个第一子图形沿第一子图形的宽度方向平行布置且以预定间隔隔开，其中，放大所述第一栅极掩模图案中的一个或多个图形的步骤包括：使每个第一子图形在第一子图形的宽度方向上向两侧均等地延伸，所延伸的量大于或等于所述预定间隔。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，消除所述第一栅极掩模图案中的间隙的步骤包括：向所述第一栅极掩模图案中添加一个或多个图形以填补所述第一栅极掩模图案中的间隙，直至所述第一栅极掩模图案中的所有间隙都被消除。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，在对所述主侧墙进行切割处理之前，所述主侧墙为环状结构，各主侧墙包括相对的第一区和相对的第二区，所述第一区的两端分别与所述第二区连接，所述第一区的延伸方向平行于所述主心轴结构的延伸方向；
对所述主侧墙进行切割处理包括：去除所述第二区；或者，在去除所述第二区的同时将所述第一区在所述第一区的延伸方向上切断。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，所述方法还包括：在对所述栅极结构材料层进行刻蚀以形成第一栅极结构和第二栅极结构之后，移除所述主侧墙和所述第一栅极掩模层。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一栅极掩模层为光阻结构。
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KR20100126998A (ko) * 2009-05-25 2010-12-03 삼성전자주식회사 라인 및 스페이스 패턴의 형성 방법
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