TWI564943B - 鰭式場效電晶體與其製造方法 - Google Patents

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Description

鰭式場效電晶體與其製造方法
本發明是有關於一種電晶體，特別是有關於一種鰭式場效電晶體。
半導體工業經歷了指數型成長。在成長的過程中，隨著裝置特徵的尺寸或結構的縮減，半導體裝置的密度泛函亦增加。如此規模縮減的過程一般以提高生產效率、降低成本、及/或改進裝置效能來提供助益，但卻增加積體電路(IC)生產過程之複雜度。
為了解決生產複雜度的增加，諸多非平面式電晶體，如鰭式場效電晶體(FinFET)，被研發出來以取代平面電晶體。然而，在進階的科技應用中，如FinFET等之裝置效能仍不令人滿意。因此，具有更佳裝置效能的FinFET之結構及製造方法改良仍有待尋找。
根據本發明之一些實施例，一種製造鰭式場效電晶體(FinFET)之方法包含蝕刻基底基材以形成梯形鰭式結構。接下來，隔離層係被沉積以覆蓋受蝕刻之基底基材。 接著，梯形鰭式結構係被暴露。梯形鰭式結構包含頂面及底面，且頂面具有的寬度大於底面之寬度。
根據本發明之其他實施例，一種製造鰭式場效電晶體(FinFET)之方法包含形成具有頂面、底面、及一對側壁的鰭式結構於基材之上。接下來，隔離層係被沉積以覆蓋基材。接著，鰭式結構係被暴露。鰭式結構之頂面所具有之寬度大於底面之寬度。至少一個側壁具有多於一個斜面。至少一個側壁及隔離層具有一銳夾角。
根據本發明又其他之實施例，一種鰭式場效電晶體(FinFET)包含基材、鰭式結構及隔離層。鰭式結構位於基材上且包含頂面、底面、及一對側壁。隔離層位於基材上，且鰭式結構係突出自隔離層。鰭式結構之頂面所具有之寬度大於該底面之寬度。至少一個側壁具有多於一個斜面。至少一個側壁及隔離層間之夾角為銳角。
100‧‧‧流程圖
110、120、130‧‧‧步驟
200‧‧‧流程圖
210、220、230‧‧‧步驟
300‧‧‧鰭式場效電晶體(FinFET)
310‧‧‧基材
320‧‧‧鰭式結構
330‧‧‧隔離層
340‧‧‧閘極堆疊
342‧‧‧閘極介電層
344‧‧‧閘極電極
400‧‧‧鰭式場效電晶體(FinFET)
410‧‧‧基底基材
410a‧‧‧受蝕刻基底基材
412‧‧‧第一氧化物層
412a‧‧‧受蝕刻第一氧化物層
414‧‧‧氮化物層
414a‧‧‧受蝕刻氮化物層
416‧‧‧第二氧化物層
416a‧‧‧受蝕刻第二氧化物層
420‧‧‧鰭式結構
430‧‧‧隔離層
430a‧‧‧受蝕刻隔離層
500‧‧‧鰭式場效電晶體(FinFET)
510‧‧‧基材
520‧‧‧鰭式結構
530‧‧‧隔離層
600‧‧‧鰭式場效電晶體(FinFET)
610‧‧‧基材
620‧‧‧鰭式結構
630‧‧‧隔離層
A-A’‧‧‧線
h‧‧‧高度
l‧‧‧厚度
w1‧‧‧頂面寬度
w2‧‧‧底面寬度
w3‧‧‧頂面寬度
w4‧‧‧底面寬度
w5‧‧‧頂面寬度
w6‧‧‧底面寬度
w7‧‧‧頂面寬度
w8‧‧‧底面寬度
配合以下圖式簡單說明，將能使本發明之不同面向最被完整瞭解。值得注意的是，與業界實務一致，許多特徵不會按比例繪製。事實上，許多技術特徵的尺寸都能為了討論的明確性而任意增大或縮減：第1圖係顯示了根據本發明一些實施方式中製造FinFET之方法的流程圖。
第2圖係顯示了根據本發明一些實施方式中製造FinFET之方法的流程圖。
第3圖係顯示了根據本發明一些實施方式中FinFET的概要透視圖。
第4A至第4F圖係顯示沿著第3圖中A-A’線之製造FinFET的諸多階段的概要剖視圖。
第5圖係顯示了根據本發明一些實施方式中FinFET的概要剖視圖。
第6圖係顯示了根據本發明一些實施方式中FinFET的概要剖視圖。
為了彰顯本發明之不同技術特徵，本發明於以下提供許多不同實施方式或範例。為了使本發明簡潔，確切的元件或排列方式範例將於以下進行描述。然而，這些僅僅是範例而並非用以限定本發明。舉例來說，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施方式、及第一與第二特徵之間可能形成額外特徵的實施方式以至於第一與第二特徵未直接接觸。此外，本發明在不同範例中可能重複使用參考數字及/或字元。這些重複是為了簡潔性及明確性，而非指示所討論之不同實施方式及/或其構成間之關係。
進一步來說，空間相對之詞，如「緊鄰...之下」、「在…之下」、「在…之上」、「…之上部」及其類似詞，可在此用於描述一元素或特徵與另一元素或特徵之關係以簡化敘述。這些空間相對詞是為了涵蓋圖式所敘述方向外使用中裝 置之不同面向。當裝置被轉向(旋轉90°或其他角度)時，空間相對詞之詮釋也將相應變化。
如前所述，傳統鰭式場效電晶體(FinFET)的裝置效能在進階科技之應用上尚不令人滿意。傳統方法所形成之FinFET容易形成頂面區域小於底面區域之鰭式結構，其頂面之寬度小於底面之寬度。因此，只有鰭式結構的一小部分能作為FinFET的通道，且裝置效能無法提升。
為了解決上述問題，本發明提供一種FinFET及其製造方法，其中此FinFET所包含鰭式結構的頂面大於底面。因此，此FinFET具有擴大的有效通道區域，其改善了FinFET的裝置效能。
請參閱第1圖，其係顯示了根據本發明一些實施方式中製造FinFET之方法100的流程圖。可瞭解到額外步驟可實施於此方法之前、之中、及之後，且一些所述步驟可在此方法之其他實施例中被代替或消除。值得注意的是方法100所述步驟之順序僅為範例，而非用以進行限制。諸多改變、替換、及變化可在不脫離本發明之精神及範圍之下進行。
在步驟110中，基底基材係被蝕刻以形成梯形鰭式結構。所形成之梯形鰭式結構包含頂面及底面，且頂面具有之寬度大於底面之寬度。梯形鰭式結構包含較大的頂面區域以增強FinFET的有效通道區域。FinFET的有效通道區域係閘極材料與鰭式結構交界之部分，且與FinFET的裝置效能相關。當有效通道區域被擴大時，裝置效能即提升。
梯形鰭式結構之材料可與基底基材相同。基底基材及梯形鰭式結構之材料範例包括但不限於矽、矽化鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及其組合。
在一些實施例中，梯形鰭式結構只具有一個傾斜的側壁，而梯形鰭式結構的另一側壁為垂直的。在一些實施例中，梯形鰭式結構的兩個側壁皆為傾斜的，且側壁可能為一向內斜之側壁及一向外斜之側壁，或兩個向內傾斜之側壁，其中向內或向外之方向係相對於鰭式結構的中心。例如，當側壁皆為向內斜之側壁，即斜向鰭式結構之中心時，梯形鰭式結構為倒置的梯形鰭式結構。
在一些實施例中，蝕刻基底基材係透過操作電漿蝕刻。電漿蝕刻可藉由操作CH4、CHxFy、Cl2、HBr電漿或其類似者，其中CHxFy代表氟烷電漿，而x與y為正整數。蝕刻化學，例如流速、功率範圍、偏壓、蝕刻持續長度、及其他與蝕刻相關之參數，可能影響所形成梯形鰭式結構的形狀。因此，製造FinFET之方法100中步驟110的蝕刻參數係經過調整以形成具有較大頂面的梯形鰭式結構，以增進FinFET的有效通道區域。
在一些實施例中，蝕刻基底基材係於約100毫伏特(mV)至約200mV之範圍的蝕刻偏壓進行操作。一般而言，傳統FinFET製造方法中的蝕刻偏壓係於約0mV至約100mV之範圍。所形成之鰭式結構易於有較大之底面，因為較少離子碰撞鰭式結構之底部。方法100增加了蝕刻偏壓以增加撞 擊鰭式結構底部的離子量，使得具有較小底面之鰭式結構得以形成。
在一些實施例中，蝕刻基底基材係於約400瓦特(W)至約800W之範圍的功率進行操作。一般而言，傳統FinFET製造方法中的功率係於約50W至約200W之範圍。由於與蝕刻偏壓相似之原因，所形成之鰭式結構易於有較大之底面。方法100增加了功率以形成具有較小底面之鰭式結構。
在一些實施例中，蝕刻基底基材係於約每分鐘50標準立方公分(sccm)至約250sccm之範圍的流速進行操作。一般而言，傳統FinFET製造方法中的流速係於約0sccm至約50sccm之範圍。由於電漿氣體沉積於鰭式結構之底面，所形成之鰭式結構易於有較大之底面。方法100增加了流速以減少沉積於鰭式結構底面之電漿氣體，因而形成具有較小底面之鰭式結構。
在步驟120中，隔離層係沉積以覆蓋受蝕刻之基底基材。接著，梯形鰭式結構在步驟130中被暴露出來。在一些實施例中，隔離層係形成於受蝕刻基底基材之上，且隔離層之上部係被移除以暴露出梯形鰭式結構。隔離層可由任何合適之沉積方法所形成，如化學氣相沉積(CVD)、常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學 液相沉積、濺鍍、或其組合。隔離層之上部可藉由化學機械研磨(CMP)及/或如反應性離子(RI)蝕刻之蝕刻方法而被移除。
在一些實施例中，隔離層係淺溝渠隔離(STI)結構。隔離層可由介電材質所組成。介電材質之範例包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃、低介電值材質及其組合。
在一些實施例中，方法100尚包含在步驟130之後形成閘極堆疊跨於鰭式結構上。閘極堆疊可包含閘極介電層及閘極電極，且可由如沉積等任何合適之方法所形成。在一些實施例中，閘極介電層及閘極電極之形成係藉由化學氣相沉積(CVD)、常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學液相沉積、濺鍍、或其組合。閘極電極之材料可為任何適合之半導體材料，如多晶矽、鍺、矽與鍺之組合、金屬、金屬合金、金屬矽化物。金屬閘極電極之範例材質包括但不限於鎢(W)、鈦(Ti)、鉭(Ta)、鋁(Al)、鎳(Ni)、釕(Ru)、鈀(Pd)、鉑(Pt)、氮化鎢(WNx)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁(AlN)、矽化鎢(WSix)、矽化鎳(Ni2Si)、矽化鈦(TiSi2)、鋁化鈦(TiAl)、其合金及其組合。閘極介電層之材料可為任何合適之材料，例如氧化矽、氮化矽、氮氧化矽、高介電值材質或其他合適之隔離材料。高介電值材料包括但不限於Al2O3、HfO2、ZrO2、La2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、 LaAlOxNy、Y2OxNy、SiON、SiNx、其矽酸鹽、其合金、及其組合。每一個x值係0.5至3之獨立值，而每一個y值係0至2之獨立值。
在一些實施例中，方法100進一步包括於步驟130之後形成源極及汲極區域於鰭式結構兩端之步驟。源極及汲極區域可由任何適合方法所形成，如摻雜或磊晶。
在一些實施例中，源極及汲極區域係由磊晶所形成，其包含形成凹部於梯形鰭式結構中並磊晶生長源極及汲極區域於凹部之步驟。隨著梯型鰭式結構頂面之增加，當在梯形鰭式結構中形成凹部時，磊晶源極及汲極區域的形成過程會更加容易，並因此使所形成的磊晶源極及汲極區域具有較大體積。磊晶源極及汲極區域的材質可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、及其他合適材料。
製造FinFET之方法100調整了蝕刻參數而蝕刻基底基材以形成梯型鰭式結構。所形成之梯形鰭式結構包含較大之頂面面積以增強FinFET的有效通道區域，而FinFET的裝置效能因此被提升。此外，方法100所形成之FinFET可具有較佳的裝置一致性。
參閱第2圖，其係顯示了根據本發明一些實施方式中製造FinFET之方法200的流程圖。應可瞭解到額外步驟可實施於此方法之前、之中、及之後，且一些所述步驟可在此方法之其他實施例中被代替或消除。值得注意的是方法200所述步驟之順序僅為範例，而非用以進行限制。 諸多改變、替換、及變化可在不脫離本發明之精神及範圍之下進行。
在步驟210中，鰭式結構係形成於基材上。所形成之鰭式結構包括頂面、底面、及一對側壁。頂面之寬度大於底面之寬度。此外，至少一個側壁具有多於一個斜面。也就是說，鰭式結構之至少一側壁具有變化之斜面而非平面，其中平面是不具有厚度之二維、平坦表面。另外，至少一個側壁及隔離層具有一銳夾角，其小於90°。鰭式結構係形成以具有較大之頂面面積以增強FinFET的有效通道區域，而FinFET的裝置效能因此被提升。
鰭式結構可透過任何合適方法所形成，如微影術及蝕刻技術。微影術可包括形成光阻層於基材上、曝光此光阻層以形成圖案、進行曝光後烘烤過程、及沖洗此圖案以形成光阻遮罩。前述之光阻遮罩係在基材中形成溝道的蝕刻過程中，用以保護一部分之基材，以形成鰭式結構。基材與鰭式結構可一體成形，其中基材與鰭式結構由相同材料組成。
此外，鰭式結構可由凹陷化過程及沉積過程所形成。例如，具有所欲形狀之孔洞首先透過凹陷化過程而形成於隔離層中。接著，鰭式材料會沉積以填滿繷動並形成鰭式結構。
步驟210中形成之鰭式結構可具有任何形狀，只要頂面之寬度大於底面之寬度，至少一個側壁具有多於一個斜面，且至少一個側壁及隔離層具有一銳夾角。在一些實施例中，所形成鰭式結構中此對側壁之斜面係相同。也就是說，鰭式結構之側壁具有同樣的側壁輪廓，且鰭式結構具有沿著寬度 方向之對稱剖面。在一些實施例中，所形成鰭式結構中此對側壁之斜面係彼此不同。也就是說，鰭式結構之側壁具有不同的斜面輪廓，且鰭式結構具有沿著寬度方向之不對稱剖面。例如，鰭式結構可包含一個曲面側壁及一個斜面側壁。
在步驟220中，隔離層係被沉積以覆蓋基材。接著，鰭式結構在步驟230中被暴露。隔離層之形成可透過任何適合之沉積方法，如化學氣相沉積(CVD)、常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學液相沉積、濺鍍、或其組合。在一些實施例中，隔離層係淺溝渠隔離(STI)結構。隔離層可由介電材質所組成。介電材質之範例包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃、低介電值材質及其組合。
在一些實施例中，方法200進一步包括在步驟230後形成閘極堆疊跨於鰭式結構之上。閘極堆疊可包含閘極介電層及閘極電極。且可透過如沉積等任何合適方法所形成。在一些實施例中，閘極介電層及閘極電極之形成係透過化學氣相沉積(CVD)、常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學液相沉積、濺鍍、或其組合。閘極介電層及閘極電極之材質可為任何合適之材質，而閘極電極及閘極介電層之範例材質可參閱上述相關描述。
在一些實施例中，方法200進一步包括於步驟230之後形成源極及汲極區域於鰭式結構兩端之步驟。源極及汲極區域可由任何適合方法所形成，如摻雜或磊晶。
在一些實施例中，源極及汲極區域係由磊晶所形成，其包含在梯形鰭式結構中形成凹部並磊晶生長源極及汲極區域於凹部之步驟。隨著梯型鰭式結構頂面之增加，當在梯形鰭式結構中形成凹部時，磊晶源極及汲極區域的形成過程會更加容易，並因此使所形成的磊晶源極及汲極區域具有較大體積。磊晶源極及汲極區域的材質可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、及其他合適材料。
製造FinFET的方法200會形成頂面較大之鰭式結構，以增強FinFET的有效通道區域。受增強之有效通道區域可增進FinFET的裝置效能。
請參閱第3圖，其顯示了根據本發明一些實施方式中製造FinFET 300的概要透視圖。FinFET 300包含基材310、梯形鰭式結構320、隔離層330、及閘極堆疊340。梯形鰭式結構320係位於基材310之上。閘極堆疊340係跨於梯形鰭式結構320之上，且包含一閘極介電層342及閘極電極344。FinFET 300可透過製造FinFET之上述方法100所形成。
在一些實施例中，基材310係本體基材或絕緣層覆矽(SOI)基材。基材310之範例材料包括但不限於矽、矽化鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及其組合。
每一個梯形鰭式結構320具有沿著寬度方向之梯形剖面。每一個鰭式結構320之一部分係被隔離層330所覆蓋，用以 分隔兩梯型鰭式結構320。每一個梯形鰭式結構320之暴露部分包含頂面及底面。頂面具有寬度w1，而底面具有寬度w2。寬度w1大於寬度w2。在一些實施例中，梯形鰭式結構320之頂面寬度w1及底面寬度w2係獨立位於約1nm至25nm範圍中。在一些實施例中，梯形鰭式結構320之暴露部分具有高度h，其為由梯形鰭式結構320之頂面至隔離層330之頂面的側壁長度。在一些實施例中，梯形鰭式結構320之高度h係位於10nm至80nm之範圍中。在一些實施例中，基材310及梯形鰭式結構320係一體成型，而在基材310及梯形鰭式結構320之間沒有邊界。在一些實施例中，基材310及梯形鰭式結構320係由相同材質組成。
在一些實施例中，隔離層330係淺溝渠隔離(STI)結構。隔離層330係介於梯形鰭式結構320之間，且係被建構以分隔兩梯形鰭式結構320。隔離層330可由介電材質所組成。介電材質之範例包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃、低介電值材質及其組合。
閘極介電層342係跨於梯形鰭式結構320之上，且閘極電極344係位於閘極介電層342之上。閘極介電層342係夾在梯形鰭式結構320及閘極電極344之間。在一些實施例中，閘極堆疊具有厚度l，其介於約5nm至約50nm之範圍中。
FinFET 300可進一步包括源極區域(未顯示)及汲極區域(未顯示)於鰭式結構之兩端。梯形鰭式結構中介於源極及汲極區域之間的部分作為FinFET 300之通道。FinFET 300之有效通道區域可藉由下列之方程式I來計算：有效通道區域=(2h+wl)×1 I
FinFET 300包括具有較大頂面的梯形鰭式結構320。相較於傳統FinFET其鰭式結構的頂面寬度小於底面寬度，FinFET 300所包括之每個鰭式結構320具有較大之頂面寬度w1以擴大FinFET 300的有效通道區域。因此，FinFET 300之裝置效能被提升。
第4A圖至第4F圖係顯示製造FinFET 400之諸多階段的剖視圖，其可為沿著第3圖中A-A’線的剖視圖，即沿著梯形鰭式結構320之寬度方向。
參閱第4A圖，第一氧化物層412、氮化物層414、及第二氧化物層416係沉積於基底基材410之上。基材410可由任何合適材料所構成，如矽、矽化鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及其組合。第一氧化層412係作為緩衝層，其可在沉積氮化物層414時釋放壓力。氮化物層414可作為屏蔽，其保護鰭式結構免於後續製造過程之蝕刻。在一些實施例中，氮化物層414係由氮化矽所組成。第二氧化物層係避免鰭式結構在後續製造過程中被蝕刻。
參閱第4B圖，基底基材410、第一氧化物層412、氮化物層414及第二氧化物層416係被蝕刻以形成受蝕刻基底基材410a、受蝕刻第一氧化物層412a、受蝕刻氮化物層414a、及受蝕刻第二氧化物層416a。梯形鰭式結構420係接著形成於受蝕刻基底基材410a之上。
在一些實施例中，蝕刻之操作係透過電漿蝕刻。電漿蝕刻可藉由操作CH4、CHxFy、Cl2、HBr電漿或其類似者。蝕刻參數經過調整以形成具有較大頂面區域的梯形鰭式結構 420以增強FinFET 400的有效通道區域。在一些實施例中，蝕刻係於約100mV至約200mV之範圍的蝕刻偏壓進行操作，其高於傳統方法以增加撞擊鰭式結構底部的離子量。在一些實施例中，蝕刻係於約400W至約800W之範圍的功率進行操作，其大於傳統方法以形成具有較大頂面之鰭式結構420。在一些實施例中，蝕刻係於約50sccm至約250sccm之範圍的流速進行操作，其快於傳統方法之減少沉積於鰭式結構底部之電漿氣體。
參閱第4C圖，一些梯形鰭式結構420係被移除以避免梯形鰭式結構420彼此間太靠近，其避免相鄰梯形鰭式結構420之間的短路。
參閱第4D圖，受蝕刻第二氧化層416a係被移除。接著，隔離層430之材料會被沉積以覆蓋受侵蝕基底基材410a。隔離層430之材料可透過任何適合之方法沉積，如化學氣相沉積(CVD)、常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、化學液相沉積、濺鍍、或其組合。在一些實施例中，隔離層係在沉積之後以化學機械研磨(CMP)進行研磨以暴露出受蝕刻氮化物層414a之頂面。在一些實施例中，隔離層係淺溝渠隔離(STI)結構。隔離層可由介電材質所組成。介電材質之範例包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽玻璃、低介電值材質及其組合。
參閱第4E圖，受蝕刻氮化物層414a係被移除。
參閱第4F圖，隔離層430係形成凹陷以暴露梯形鰭式結構420，且受侵蝕之第一氧化物層416a係被移除，而FinFET 400接著形成。暴露之梯形鰭式結構420係倒置的，而梯形鰭式結構420之剖面圖具有一倒置之梯形。每一個梯形鰭式結構420具有頂面、底面、及一對側壁。每一個梯形鰭式結構420之頂面寬度w3大於底面寬度w4。
在形成FinFET 400之後，傳統製造過程可接著進行。在一些實施例中，閘極堆疊可形成於鰭式結構420之上以形成第3圖中之結構。接著，源極及汲極區域可形成於鰭式結構420之兩端。
閘極堆疊可透過任何適合之方法所形成，且可包含沉積以形成諸多閘極材料、化學機械研磨過程以移除多餘之閘極材料、及平坦化FinFET之頂面。在一些實施例中，閘極堆疊包含閘極介電層跨於鰭式結構上、及閘極電極於閘極介電層之上。閘極介電層及閘極電極可由沉積所形成，且可由任何合適材所組成。閘極介電層及閘極電極的沉積方法與材料之特定特徵可參閱上述之有關敘述。
源極及汲極區域可由任何適合方法所形成，如摻雜或磊晶。在一些實施例中，源極及汲極區域係為磊晶源極及汲極區域。隨著鰭式結構420頂面之增加，所形成的磊晶源極及汲極區域具有較大體積。因此，由於磊晶體積的增加，FinFET 400會具有較佳而集中的磊晶壓力。在一些實施例中，磊晶源極及汲極區域的材質係Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、及其他合適材料。
FinFET 400的鰭式結構420之形成係透過以調整後之蝕刻參數進行蝕刻以形成頂面大於底面之鰭式結構420。 由於具有擴大的有效通道區域，一大部分之閘極材料可影響鰭式結構。因此，FinFET可達到較佳的FinFET裝置效能。
參閱第5圖，其係顯示了根據本發明一些實施方式中FinFET 500的概要剖視圖。FinFET 500包含基材510、鰭式結構520、及隔離層530。鰭式結構520係位於基材510之上。隔離層530係位於基材510之上，而鰭式結構520係突出自隔離層530。每一個梯形鰭式結構520具有頂面、底面、及一對側壁。每一個梯形鰭式結構520之頂面寬度w5大於底面寬度w6。鰭式結構520中該對側壁之斜面相同，表示鰭式結構520具有沿著寬度方向之對稱剖面，且側壁皆為曲面並往鰭式結構520之中心收斂。鰭式結構520之側壁與隔離層530所夾之內角為銳角。FinFET 500可由上述製造FinFET的方法200所形成。
在一些實施例中，鰭式結構520的頂面寬度w5及底面寬度w6係獨立位於約1nm至約25nm的範圍中。鰭式結構520可具有高度，位於10nm至80nm之範圍中。
在一些實施例中，FinFET 500包含閘極堆疊(未顯示)跨於鰭式結構520之上，閘極堆疊具有厚度，位於約5nm至50nm之範圍中。FinFET 500的有效通道區域可透過將w1取代為w5，而由前述之方程式I加以計算。
FinFET 500包括具有較大頂面之鰭式結構520。相較於傳統FinFET中鰭式結構之頂面寬度小於鰭式結構之底面寬度，每一個鰭式結構520經增加之寬度w5擴大了FinFET 500之有效通道區域。因此，FinFET 500的裝置效能被提升。
FinFET 500包括具有較大頂面之鰭式結構520以增進FinFET 500之有效通道區域，而FinFET 500的裝置效能提升。
參閱第6圖，其係顯示了根據本發明一些實施方式之FinFET 600的概要剖視圖。FinFET 600包含基材610、鰭式結構620、及隔離層630。鰭式結構620係位於基材610之上。隔離層630係位於基材610之上，而鰭式結構620係突出自隔離層630。每一個梯形鰭式結構620具有頂面及底面，且頂面寬度w7大於底面寬度w8。每一個梯形鰭式結構620包括一對側壁。鰭式結構620中該對側壁之斜面不同，表示鰭式結構620具有沿著寬度方向之不對稱剖面。尤其，每一個鰭式結構620之一個側壁為垂直，而每一鰭式結構620的另一個側壁具有兩種斜面，而可被非為上部及下部。每一鰭式結構620之此側壁之上部的斜率為無限大，即此側壁之上部為垂直。每一鰭式結構620之此側壁之下部之斜率的絕對值大於零而小於無限大。也就是說，每一鰭式結構620之此側壁之下部之斜面係向內傾斜，即斜向鰭式結構620之中心，而側壁之下部會收斂。鰭式結構620之傾斜側壁與隔離層630所夾之內角為銳角。FinFET600可由上述製造FinFET的方法200所形成。
FinFET 600及FinFET 500之差異在於鰭式結構之形狀。鰭式結構520之側壁為曲面，而鰭式結構620之其中一個側壁包含多於一個斜面。此差異不會影響FinFET 600的每一個構件之功能。因此，FinFET 600具有與FinFET 500相同之功能與優勢。
前述之本發明實施例具有優於現有方法及系統之優勢。FinFET包含了具有頂面大於底面之鰭式結構，其擴大了FinFET的有效通道區域。藉由擴大的有效通道區域，FinFET具有改善的FinFET裝置效能。同時，若此FinFET包含磊晶源極及汲極區域，則由於磊晶體積的擴大，而使FinFET具有較佳而集中的磊晶壓力。然而，應可瞭解到其他實施例可具有不同優勢，且沒有特定優勢對於所有實施例皆為必須。
根據本發明之一些實施例，一種製造鰭式場效電晶體(FinFET)之方法包含蝕刻基底基材以形成梯形鰭式結構。接下來，隔離層係被沉積以覆蓋受蝕刻之基底基材。接著，梯形鰭式結構係被暴露。梯形鰭式結構包含頂面及底面，且頂面具有的寬度大於底面之寬度。
根據本發明之其他實施例，一種製造鰭式場效電晶體(FinFET)之方法包含形成具有頂面、底面、及一對側壁的鰭式結構於基材之上。接下來，隔離層係被沉積以覆蓋基材。接著，鰭式結構係被暴露。鰭式結構之頂面所具有之寬度大於底面之寬度。至少一個側壁具有多於一個斜面。且至少一個側壁及隔離層具有一銳夾角。
根據本發明又其他之實施例，一種鰭式場效電晶體(FinFET)包含基材、鰭式結構及隔離層。鰭式結構位於基材上且包含頂面、底面、及一對側壁。隔離層位於基材上，且鰭式結構係突出自隔離層。鰭式結構之頂面所具有之寬度大於該底面之寬度。至少一個側壁具有多於一個斜面。至少一個側壁及隔離層間之夾角為銳角。
前述概要以諸多實施方式為特徵，使所屬領域中熟習此技藝者能更了解本發明之面向。所屬領域中熟習此技藝者應了解到其能順利實施本發明以作為設計或改良其他程序或結構之基礎而實現相同目的及/或達到實施方式所介紹之相同功效。所屬領域中熟習此技藝者應意識到若有等同之架構，其不應脫離本發明之精神和範圍，且當可在不脫離本發明之精神和範圍內進行多種之改變、取代、更動與潤飾。
300‧‧‧鰭式場效電晶體(FinFET)
310‧‧‧基材
320‧‧‧鰭式結構
330‧‧‧隔離層
340‧‧‧閘極堆疊
342‧‧‧閘極介電層
344‧‧‧閘極電極
A-A’‧‧‧線
h‧‧‧高度
l‧‧‧厚度
w1‧‧‧頂面寬度
w2‧‧‧底面寬度

Claims (10)

  1. 一種製造鰭式場效電晶體之方法，包含：蝕刻一基底基材以形成至少兩相鄰之梯形鰭式結構；移除該至少兩相鄰之梯形鰭式結構中之一第一梯形鰭式結構的一上部分以形成一梯形虛設鰭式結構；沉積一隔離層以覆蓋該至少兩相鄰之梯形鰭式結構中之一第二梯形鰭式結構及該梯形虛設鰭式結構；以及暴露出該第二梯形鰭式結構的一上部分，其中該第二梯形鰭式結構包含一頂面及一底面，且該頂面具有一寬度大於該底面之一寬度。
  2. 如申請專利範圍第1項所述之方法，其中蝕刻該基底基材係透過操作電漿蝕刻。
  3. 如申請專利範圍第2項所述之方法，其中蝕刻該基底基材係於約100mV至約200mV之範圍的一蝕刻偏壓進行操作。
  4. 如申請專利範圍第2項所述之方法，其中蝕刻該基底基材係於約400W至約800W之範圍的一功率進行操作。
  5. 如申請專利範圍第2項所述之方法，其中蝕刻該基底基材係於約50sccm至約250sccm之範圍的一流速進行操作。
  6. 一種製造鰭式場效電晶體之方法，包含：形成至少兩相鄰之鰭式結構；移除該至少兩相鄰之鰭式結構中之一第一鰭式結構的一上部分以形成一虛設鰭式結構； 沉積一隔離層以覆蓋該至少兩相鄰之鰭式結構中之一第二鰭式結構及該虛設鰭式結構；以及暴露出該第二鰭式結構之一上部分，其中該第二鰭式結構包含一頂面、一底面及一對側壁於一基材之上，且該第二鰭式結構之該頂面具有一寬度大於該底面之一寬度，該一對側壁中有至少一個側壁具有多於一個之一斜面，且該一對側壁中之每個側壁與該隔離層具有一銳夾角。
  7. 一種鰭式場效電晶體，包含：一基材；一鰭式結構，於該基材上且包含一頂面、一底面、及一對側壁；一虛設鰭式結構，於該基材之上且包含一頂面、一底面及一對側壁；以及一隔離層，於該基材上，其中該鰭式結構之一上部分係突出自該隔離層，且該隔離層覆蓋相鄰於該鰭式結構之該虛設鰭式結構，其中該鰭式結構之該頂面具有一寬度大於該底面之一寬度，且該鰭式結構之該一對側壁中有至少一個側壁具有多於一個之一斜面，且該至少一個側壁及該隔離層間之一夾角為銳角。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體，其中該鰭式結構之該頂面及該底面之該些寬度係獨立位於約1nm至約25nm的範圍中。
  9. 如申請專利範圍第7項所述之鰭式場效電晶體，其中該鰭式結構具有一高度，在約10nm至約80nm的範圍中。
  10. 如申請專利範圍第7項所述之鰭式場效電晶體，尚包含一閘極堆疊跨於該鰭式結構上。
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