TW201417189A - 用於ｍｏｓ裝置製造的自行對準３－ｄ磊晶結構 - Google Patents

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Abstract

揭示在相同的積體電路晶粒內提供多樣範圍的通道配置及/或材料系統之鰭部為基礎的電晶體裝置的客製化技術。根據一範例實施例，□牲鰭部被移除及由適合給定應用的應變和任意成分的定製半導體材料取代。在一此實施例中，第一組□牲鰭部中的各□牲鰭部被凹陷或是被移除及由p型材料取代，以及第二組□牲鰭部中的各□牲鰭部被凹陷或是被移除及由n型材料取代。p型材料完全地獨立於n型材料的製程，反之亦然。使用此處提供的技術，能夠造成許多其它電路配置及裝置變異。

Description

用於MOS裝置製造的自行對準3-D磊晶結構
本發明係關於用於MOS裝置製造的自行對準3-D磊晶結構。
隨著微電子裝置尺寸持續縮小，維持遷移率的增進及短通道控制是裝置製造的挑戰。鰭部為基礎的電晶體裝置用以提供改善的短通道控制。舉例而言，矽鍺(SixGe1-x，其中，x<0.2)鰭部為基礎的通道結構提供遷移率增強，適用於很多傳統的產品。
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1至8顯示根據本發明的實施例之用於形成鰭部為基礎的電晶體裝置製程、以及不同的範例結果結構。
圖9a-9c顯示根據本發明的另一實施例之用於形成鰭部為基礎的電晶體裝置的製程、以及多種範例結果結構。
圖10a-10c顯示根據本發明的另一實施例之用於形成鰭部為基礎的電晶體裝置的處理、以及不同的範例結果結 構。
圖11a-11f顯示根據範例實施例之用於形成雙層源極/汲極結構的處理。
圖12顯示根據本發明的實施例配置之一或更多積體電路結構實施的計算系統。
如同將瞭解般，圖式不一定依比例繪製或是要將申請專利範圍的發明侷限於所示的特定配置。舉例而言，雖然某些圖式大致地標示直線、直角、及平滑表面，但是，在使用的處理設備及技術之真實世界的侷限下，積體電路結構的真實實施可以具有較不完美的直線、直角，以及，某些特徵具有表面拓蹼或不平滑的表面。簡而言之，圖式僅用以顯示舉例說明的結構。
揭示提供多樣範圍的通道配置及/或材料系統、以及在相同的積體電路晶粒內之鰭部為基礎的電晶體裝置的客製化技術。根據本發明的實施例，犠牲鰭部被移除及由適用於特定應用的應變及任意成分的定製半導體材料取代。在一此實施例中，第一組犠牲鰭部中的各犠牲鰭部凹陷或是被移除及由p型層材料取代，以及第二組犠牲鰭部中的各犠牲鰭部凹陷或是被移除及由n型層材料取代。p型層材料可完全地獨立於n型層材料的製程，反之亦然。另一實施例包含原始鰭部及更換鰭部的結合。另一實施例可包含全部具有相同配置的更換鰭部。利用本文提供的技術， 能有許多其他電路配置及裝置變化。
概述
金屬氧化物半導體(MOS)電晶體的內部電阻一般以尺寸及材料特性表示。MOS電晶體通道的標準材料是矽。雖然矽具有很多良好的屬性，但是，其並非總是適合的，特別是當要求產生的電晶體具有比矽中可能的載子遷移率更高的載子遷移率時。當要求在p型MOS(PMOS)及n型MOS(NMOS)區域具有不同通道材料的彈性時，以及特別當要求這些不同通道材料是無缺陷且沉積於薄的(例如，<200Å)或是無緩衝層時，矽都不適合。以其它材料取代矽的一方式涉及在矽基底上沉積平面膜覆蓋層，然後進行淺溝凹陷處理。不幸地，此方式嚴苛地限定用於PMOS及NMOS區域的相異材料的整合。此外，舉例而言，假定鍺在矽上的平面膜，對於以標準沉積技術製造的平面假形態膜，在典型要求的100nm之厚度時，最大的應變(無缺陷)鍺濃度限制於幾乎40%。舉例而言，在要求能夠有顯著更高的鍺濃度及避免外來前驅材料之情形中，此限制並不適當。
因此，根據本發明的實施例，初始結構設有在淺溝隔離矩陣中的圖型化犠牲鰭部。在溝離處理之後，犠牲鰭部(或是鰭部子集合)被移除及由具有適合給定應用的應變及任意成分的磊晶材料取代。在一此實施例中，第一組犠牲鰭部的各犠牲鰭部凹陷或是被移除及由p型層材料取代， 以及，第二組犠牲鰭部的各犠牲鰭部凹陷或是被移除及由n型層材料取代。考慮本揭示時將瞭解，p型層材料可完全地獨立於用於n型層材料的製程，反之亦然。在另一實施例中，設置原始鰭部及更換鰭部的結合。在另一實施例中，設置全部具有相同配置的更換鰭部。各種設置的鰭部之極性、成分、及應變可配置成任何要求的設計。
在某些實施例中，更換鰭部是例如任何成分的矽鍺(SiGe)合金、鍺、任何成分的鍺錫合金、任何成分的III-V族材料、或是任何其它的半導體材料、適合給定應用或其它要求的合金或複合物之磊晶生長。在考量本揭示時將瞭解例如化學汽相沉積(CVD)、快速熱CVD(RT-CVD)、氣體源分子束磊晶(GS-MBE)、等等任何適合的磊晶沉積技術能用以提供更換鰭部材料，以及，能使用許多適合的半導體材料及其合金(例如，IV族材料、III-V族材料、等等)。
在某些實施例中，舉例而言，使用此處提供的凹陷及更換技術，以製造鰭部為基礎的電晶體裝置，例如鰭式場效電晶體(FinFET)，以及特別適合形成三閘極電晶體架構，其中，擴散線比用於平面電晶體的等效處理節點更加窄。在某些實施例中，舉例而言，提供小於50nm、或是小於40nm、或小於30nm的擴散寬度。此外，在某些實施例中，例如SiGe合金(或其它適合的半導體材料類別)等磊晶材料當沉積在這些相當窄的結構中時是無缺陷的。在此情形中，由於膜是有意地無例如錯位及晶粒邊界等缺 陷，所以，沉積的形狀未具有結晶缺陷上的陷阱效應。
在一特定範例實施例中，揭示的技術用以製造與混合通道MOS共容之完全應變矽鍺(SiGe)鰭部為基礎的PMOS電晶體。如同考量本揭示將瞭解般，使用此處提供的技術，能夠有許多其它電路配置及裝置變異。舉例而言，各式各樣的鰭部尺寸可以調諧，以提供要求的效應(例如，電晶體密度、通道應變、電流密度、等等)。在另一實施例中，電路配置包含在相同晶粒上的多種型式的的NMOS及/或PMOS電晶體。另一實施例配置有訂製通道層尺寸及/或在電路晶粒之內的成分(例如，藉由適當掩罩或選擇性沉積)。另一實施例配置有不同的鰭部及/或材料層。舉例而言，一此實施例可以配置有用於一裝置型式的原始基底為基礎的鰭部、以及用於另一裝置型式的更換鰭部。一特定實例電路配置有矽或SixGe1-x原始鰭部，其中，x=0.25，以及SixGe1-x的更換鰭部，其中，x=0.4。另一實例電路可以配置有IV族材料原始鰭部以及III-V族材料更換鰭部。另一實例電路可以配置有III-V族材料原始鰭部以及IV族材料更換鰭部。另一實例電路可以配置有III-V族材料更換鰭部以及IV族材料更換鰭部。另一實例電路可以配置有用於NMOS的砷化鎵鰭部以及用於PMOS的SiGe鰭部，至少之一是如本文多種說明所述般，這些鰭部中至少之一是更換鰭部。當採用此處提供的各種技術時，關於裝置極性及/或通道成分之多樣性有效地不受限制。
當參考本揭示時將瞭解，根據實施例，原始犠牲鰭部(擴散)材料作為樣板或佔位，以便於後續的擴散區客製化。在某些情形中，在凹陷或是短的鰭部之上方的空穴區中生長的磊晶材料的品質取決於凹部/空穴的幾何形狀以及二材料(STI材料及更換鰭部材料)的晶格失配及表面能量。對於長及窄的線，膜能夠磊晶地生長以及比大面積平面生長可能具有的結晶缺陷密度更低。磊晶膜生長進行以填充凹部及填充得稍微更高。在某些實施例中，使用柱膜生長拋光處理以修整任何過多的磊晶膜而與周圍的STI材料平坦化或是如同所需地。根據某些實施例，微影掩罩獨立地界定與極性(例如，PMOS及NMOS、或是不同的PMSO型、或是不同的NMOS型、等等)、應變(例如，用於PMOS的壓縮應變，用於NMOS的拉伸應變)、以及成分有關的多樣晶粒區以致於能結合地使用任何材料集合。
因此，此處提供的這些技術能夠顯著地客製化電晶體通道，以提供多樣範圍的配置及/或材料系統。依據本發明的部份實施例，垂直於閘極線或鰭部之掃描式電子顯微鏡(SEM)或是穿透式電子顯微鏡(TEM)剖面可用以顯示非平面電晶體結構中的訂製通道。舉例而言，在某些此類實施例中，SEM/TEM剖面將顯示具有第一配置的p型通道、具有不同於第一配置的第二配置之n型通道。
方法及架構
圖1至8顯示根據本發明的實施例之用於形成鰭部為 基礎的電晶體裝置製程、以及不同的範例結果結構。如同所見般，範例製程使用凹陷及更換技術於形成通道材料，這接著造成不同於被圖型化成為鰭部之先期製造的二維平面材料形成的結構之結構。舉例而言，根據本發明的實施例實施的結構呈現多樣化的通道材料及/或配置，多樣化的通道材料及/或配置藉由犠牲鰭部材料的移除而提供的凹部而在自行對準處理的環境中形成。
圖1顯示導因於犠牲鰭部及淺溝隔離(STI)製程的圖型化之結構。如同所見，設置基底。舉例而言，基底為藉由在其中形成一些犠牲鰭部結構而被製備成用於後續半導體製程的空白基底。替代地，基底是部份地形成的半導體結構，犠牲鰭部結構預先形成在其上。仍然在其它實施例中，基底是部份地形成的半導體結構，犠牲鰭部結構形成在其上、以及在STI製程後接著被凹陷或是被移除以提供鰭部凹部。因此，基底可為空白或是設有預成形的鰭部、或是設有預形成的鰭部及STI、或是設有預形成的STI及鰭部凹部。在一此範例實施例中，基底設有預形成鰭部及STI，其中，某些鰭部的頂部與STI的頂表面齊平，以及，其它鰭部的至少某些鰭部的頂部低於STI的頂表面，以致於它們被預凹陷或是被製成比與STI齊平的鰭部更短。在此情形中，注意，不一定要求鰭部凹陷化的動作，只要設置具有頂部低於STI的鰭部即可。
此處，使用任何數目的適當基底配置，包含塊體基底，半導體在絕緣體基底(XOI，其中，X是例如Si、Ge 或富有Ge的Si的半導體材料)上、及多層結構。更一般而言，可在後續的電晶體形成製程之前有犠牲鰭部形成於上的任何基底可以被使用。在一特定實例情形中，基底是矽塊體基底。在其它實施中，使用可以或不可以與矽結合的替代材料以形成半導體基底，替代材料包含但不限於鍺、銻化銦、鍗化鉛、砷化銦、磷化銦、砷化鎵、或是銻化鎵。此外，歸類為III-V族或是IV族材料之半導體材料也可用以形成基底。雖然此處說明一些形成基底的材料實例，但是，在申請專利之本發明的精神及範圍之內，可以建立作為半導體裝置可形成於上的基地之任何材料。
使用任何數目的適當製程，形成犠牲鰭部。某些實施例使用例如基底上硬掩罩的沉積及圖型化。這可以使用標準的微影術而實現，包含硬掩罩材料(舉例而言，例如二氧化矽、氮化矽、及/或其它適當的硬掩罩材料)的沉積、將暫時餘留以保護鰭部的下方區(例如電晶體裝置的擴散或主動區)之部份硬掩罩上的光阻圖型化、蝕刻以移除未被掩罩(無光阻)的部份硬掩罩(例如，使用乾蝕刻、或是其它適當的硬掩罩移除製程)、以及剝除圖型化的光阻材料而藉以留下圖型化的掩罩。在某些此類實施例中，造成的硬掩罩是雙層硬掩罩，配置有底層氧化物(舉例而言，原生氧化物，例如導因於矽基底氧化的二氧化矽)及頂層氮化矽。如同清楚可見，在形成犠牲鰭部時，使用任何數目之適當的掩罩配置。雖然所示的實施例顯示鰭部具有的寬度不隨著與基底的距離而變，但是，在另一實施例中鰭部 在頂部比在底部更窄、在另一實施例中鰭部在頂部比在底部更寬、或是具有任何其它的寬度變異及均勻度(或非均勻度)。又注意，寬度變異在某些實施例中是對稱或不對稱的。而且，雖然鰭部顯示為具有相同的寬度，但是，某些鰭部可以比其它鰭部更寬及/或不同地成形。舉例而言，在實施例中，要用於NMOS電晶體產生的鰭部比要用於PMOS電晶體產生的鰭部更窄。如同將瞭解般，其它配置是可能的。在某些實施例中，舉例而言，界定鰭部為基礎的電晶體裝置的擴散區寬度的鰭部寬度小於50nm、或小於40nm、或小於30nm。更一般而言，鰭部圖型化成為具有的寬度相對於如平坦電晶體技術更加的窄。
又如圖1所見般，根據本發明的實施例，淺溝槽設在基底中以及接著由絕緣材料填充，以致提供圍繞複數個鰭部之淺溝隔離(STI)。以適合給定應用之任何要求的圖型或是配置，設置任何數目的鰭部。舉例而言，以包含濕或乾蝕刻、或需要時多種蝕刻的結合之標準微影術完成淺溝槽蝕刻。如同將瞭解般，溝槽的幾何形狀(寬度、深度、形狀、等等)隨著不同的實施例而不同，以及，申請專利的發明並非要受限於任何特定的溝槽幾何。在具有塊體矽基底及以底部二氧化矽(SiO2)層及頂部氮化矽層等二層硬罩之一特定範例實施例中，使用乾蝕刻以形成低於基底的頂表面約例如100Å至5000Å的溝槽。如同將瞭解般，視所需的鰭部高度，使用任何數目的溝槽配置。接續地使用任何數目的適當沉積處理，填充溝槽。在具有矽基底的一 特定範例實施例中，絕緣STI填充材料是SiO2，但是，可以使用任何數目的適當隔離介電材料以形成此處的淺溝隔離(STI)結構。一般而言，例如根據與基底材料的原生氧化物之並容性，選擇用於填充溝之沉積的或以其它方式生長的隔離介電材料。注意，STI溝槽本質上可為圓形的或多邊形，以及任何述及溝「側」是要意指任何此配置，以及不應被解釋為意指特定的幾何形狀結構。圖1又顯示如何使用例如化學機械平坦化(CMP)或其它能夠平坦化結構的適當製程以平坦化STI絕緣材料。在所示的範例實施例中，在犠牲鰭部上的掩罩完全地移除。例如圖2所示，其它實施例利用選擇性平坦化，配置成將可於後續處理使用之部份掩罩留在原位。
圖2顯示根據本發明的實施例之某些鰭部被遮罩及其它鰭部被凹陷之製程及造成的結構。在本實例情形中，顯示有四個鰭部，以交替方式(例如，被凹陷、被掩罩、被凹陷、被掩罩)，二鰭部被掩罩，二鰭部被凹陷。舉例而言，如同先前所述般，掩罩被重新設置或是從STI製程餘留。在任何情形中，掩罩是將可耐受未被掩罩的鰭部之凹陷蝕刻及後續處理的任何適當材料，以填充那些凹陷(例如磊晶處理)。可以使用任何適當的蝕刻製程(例如，具有掩罩及/或蝕刻選擇性的濕及/或乾蝕刻)。在一範例實施例中，凹陷蝕刻是選擇性蝕刻，將移除未被掩罩的鰭部材料但不是STI或掩罩材料。在此情形中，注意，也以STI材料(例如，二氧化矽)或任何其它可抵抗鰭部凹陷蝕刻的材 料(例如，氮化矽)來實施掩罩材料。在一特定範例實施例中，犠牲鰭部是矽，以及，掩罩是二氧化矽及/或氮化矽，以及，使用濕蝕刻(例如，氫氧化鉀或其它將移除未被掩罩的矽鰭部材料但不是STI材料之適合的蝕刻劑)進行凹陷蝕刻。犠牲鰭部的深度隨實施例不同而不同，以及，留下腳座(如圖2所示)或是凹入基底中，通過原始鰭部底部(有效地，跨越x軸的腳座之鏡影像)、或是與STI溝的底部齊平。如同參考本揭示時將瞭解，鰭部凹陷的深度將取決於例如要求的通道配置及材料、基底厚度、及/或鰭部高度等因素。在某些實施例中，蝕刻處理改變凹部的寬度，在某些此類情形中，溝的頂部比底部還寬。在原始的犠牲鰭部於底部比頂部還寬的另一實施例中，頂部可以加寬至更接近或是超過在底部的寬度。在又另一實施例中，凹部以稍微砂漏形狀結束，在頂部及底部比在中間寬。在又另一實施例中，寬度實質上未被蝕刻製程改變。更一般而言，凹部/鰭部的形狀由蝕刻製程改變(但不一定要如此)，這接著改變擴散區(或其部份)的形狀。
圖3顯示根據本發明的實施例之涉及在各凹陷鰭部中選擇性地生長或以其它方式形成更換物、然後於需要時平坦化之製程。如同可於此實例情形所見，凹陷的鰭部已由特定的半導體材料、合金或化合物(例如IV族材料、III-V族材料、等等)填充。關於例如層厚度、極性、摻雜、成分及/或應變等任何數目的有關參數，磊晶材料如所需地配置。造成的更換鰭部，在圖3中大致上標示為更換鰭部 A，也稱為A型鰭部。注意，在某些實施例中，用於更換鰭部A的平坦化製程也用以從餘留的犠牲鰭部移除掩罩，以便於它們後續的處理。在一特定實施例中，基底是塊體矽基底且更換鰭部是SiGe。注意，磊晶沉積造成某些從表面延伸且是變形的、小面的及不規則的的過量材料。在平坦化期間此過量材料被移除，以及頂表面沉積拓蹼未與申請專利的發明特別有關。
圖4顯示根據本發明的實施例之製程及造成的結構，其中，某些完成的鰭部(A型更換鰭部)被掩罩，以及其它餘留的鰭部凹陷。與圖2有關的掩罩及凹陷鰭部之相關的先前說明可相等地應用於此。可以使用任何數目的適當掩罩及/或選擇性蝕刻處理，以及，申請專利的發明並非要侷限於任何特定製程。
圖5顯示根據本發明的實施例之涉及在圖4中形成的各凹陷鰭部中選擇性地生長或以其它方式形成更換鰭部、然後於需要時平坦化之製程。如同本實例情形中可見般，此第二組的凹陷鰭部已由不同於A型更換鰭部之特定的半導體材料、合金或化合物(例如IV族材料、III-V族材料、等等)填充。本製程之造成的更換鰭部，在圖5中大致上標示為更換鰭部B，也稱為B型更換鰭部。關於例如層厚度、成分、極性、摻雜、及/或應變等任何數目的有關參數，各更換鰭部如所需地配置。注意，A型更換鰭部可完全獨立於用於B型更換鰭部的製程，反之亦然。因此，根據其它實施例，一更換鰭部型的極性、應變、及/ 或成分與另一更換鰭部型是不同的。
圖6顯示根據本發明的實施例，在執行移除掩罩層的製程之後、及在任何所需的平坦化之後造成的結構。注意，平坦化對所需處是局部的，以及使用STI層的頂部及/或未被掩罩的鰭部作為有效的蝕刻停止部。參考本文將瞭解，配置有A型及B型的更換鰭部之造成的結構用於許多應用。在CMOS應用中，舉例而言，A型更換鰭部配置成NMOS電晶體及B型更換鰭部配置成PMOS電晶體。替代地，A型更換鰭部配置成第一型NMOS電晶體及B型更換鰭部配置成第二型NMOS電晶體。替代地，A型更換鰭部配置成第一型PMOS電晶體及B型更換鰭部配置成第二型PMOS電晶體。此外，注意，其它實施例具有任何數目的多樣化更換鰭部配置，以及，申請專利的發明並非要侷限於所示的二型式。舉例而言，一實施例包含四個不同的A型、B型、C型、及D型更換鰭部，其中，A型更換鰭部配置成第一型NMOS電晶體及B型更換鰭部配置成第一型PMOS電晶體，C型更換鰭部配置成第二型NMOS電晶體及D型更換鰭部配置成第二型PMOS電晶體。除了如此處所述的任何提供的更換鰭部，另一範例實施例包含一或更多未凹陷的鰭部，以在相同積體電路中提供凹部及更換為基礎的電晶體與原始鰭部為基礎的電晶體裝置之混合。更一般而言，如同參考本揭示將瞭解般，以或不以原始鰭部來實施任何任意數目的更換鰭部型式的變更。
圖7顯示根據本發明的實施例之製程及結果的結構，其中，圖6中所示的結構的溝氧化物(或其它STI材料)凹陷。舉例而言，藉由掩罩完成的更換鰭部A及B以及蝕刻STI至適合的深度、或是藉由使用選擇性蝕刻而不用掩罩之設計，執行此點。使用任何適合的蝕刻製程(例如，濕的及/或乾的)。舉例而言，在一特定範例實施例中，其中，以二氧化矽實施STI以及各更換鰭部A及B由SiGe實施，使用對鰭部材料有選擇性的蝕刻劑(不蝕刻鰭部材料或是蝕刻鰭部材料比蝕刻STI材料更慢)，執行STI凹陷製程。如同將瞭解般，假使需要時，不受STI蝕刻劑影響或是適當地抗STI蝕刻劑之掩罩被圖型化以保護更換鰭部A及B。STI凹部的深度隨著實施例不同而不同，以及，在此範例實施例中與餘留的犠牲鰭部材料(或腳座)的頂部齊平。在參考本揭示時將進一步瞭解，STI凹部的深度將取決於例如所需的擴散幾何、STI厚度及所需的隔離、及/或鰭部高度等因素。在各式各樣的實施例中，此STI的部份移除會改變更換鰭部A及B中之一或更多者的寬度，而在實施例中，更換鰭部的頂部比更換鰭部的底部相對較窄地結束。在其它實施例中，沿著更換鰭部的高度之相對寬度維持相對地未改變。在某些實施例中，更換鰭部A及B包括不同的材料，而A型更換鰭部具有的寬度比B型更換鰭部改變更多。注意，如同此處所述的及與圖2有關的這些寬度變異可以應用至本揭示中所述的任何蝕刻製程。
圖8顯示根據本發明的實施例之製程及結果結構，其中，假閘極電極材料沉積於更換鰭部A和B上，然後被圖型化以形成複數個犠牲閘極。如同進一步所示，在沉積假閘極電極材料之前，設置假閘極介電質。此閘極介電質因其在某些實施例中的後續製程中被移除及更換而被稱為假閘極介電質。注意，但是，在其它實施例中，使用擬用於最終結構的閘極介電質。範例假閘極介電材料包含例如二氧化矽，以及，範例假閘極電極材料包含多晶矽，雖然可以使用任何適當的假/犠牲閘極介電質及/或電極材料。如同將瞭解般，閘極材料的尺寸將隨著實施例不同而不同以及取決於例如所需的裝置性能屬性、裝置尺寸、及閘極隔離等因素而如所需地配置。
因此，在CMOS應用中，PMOS及NMOS電晶體通道均可由所需材料更換。舉例而言，一實施例在p通道中包含SiGe以及在n通道中包含InAs。類似地提出例如碳化矽合金、磷化銦、砷化鎵、等等廣泛的材料以用於n通道，以及用於p通道。注意，p或n通道的次序取決於例如可接受的熱預算考慮或其它此類因素。申請專利之發明並非要受限於首先偏好p型或n型。在任何此類情形中，使用範圍從IV族半導體材料及合金至任何型式的化合物半導體之任何半導體通道材料的混合及匹配。
例如如同傳統上所製成般或使用任何所需的客製處理，執行用以形成包含例如源極和汲極區、最終閘極堆疊、及金屬接點之完成的裝置之後續處理。參考本揭示， 將清楚許多配置，以及，申請專利之發明並非要侷限於任何特定的配置。此外，接著進一步參考圖11a-f，提供根據各式各樣的實施例之某些範例源極/汲極形成技術及結構。
圖9a-9c顯示根據本發明的另一實施例之用於形成鰭部為基礎的電晶體裝置的製程、以及多種範例結果結構。本範例製程假定更換鰭部材料(例如，SiGe或其它所需的半導體材料、合金或化合物)適用於p通道及n通道，或是無論被配置電晶體為何。圖9a類似於參考圖2所述的凹陷製程，此處所有原始鰭部被凹陷除外。因此，無掩罩或是選擇性是必須的(對STI的掩罩或選擇性除外)。舉例而言，同時地(所有鰭部一起)、個別地、或是以子群組、及未依特定次序，執行鰭部的凹陷。圖9b類似於參考圖3及5所述的沉積製程所述的磊晶沉積製程。共同材料因而沉積至各凹陷鰭部區內，然後被平坦化。圖9c類似於參考圖7所述的STI凹陷製程。在本實例情形中，注意，STI凹陷成未與蝕刻鰭部的頂部齊平，而是凹陷至更換鰭部的中間區。其它實施例具有更淺或更深的凹陷溝隔離材料，如適用於給定的應用。然後，如參考圖8之先前所述般，提供閘極堆疊。與執行凹陷及更換方法有關之其它先前有關的討論，於此可相等地應用。
鰭部及更換鰭部混合
圖10a-10c顯示根據本發明的另一實施例之用於形成 鰭部為基礎的電晶體裝置之製程、以及多種範例結果結構。圖10a類似於參考圖2所述的凹陷製程，以及，圖10b類似於參考圖3及5所述的磊晶沉積製程。如同先前所述般，共同材料因而沉積至各凹陷鰭部區內，然後被平坦化。因而設置原始及更換鰭部的結合。圖10c類似於參考圖7所述的STI凹陷製程。在本實例情形中，STI凹陷至原始鰭部及更換鰭部的中間區。然後，如參考圖8之先前所述般，提供閘極堆疊。與執行凹陷及更換方法有關之其它先前有關的討論，於此可相等地應用。
在一範例實施例中，原始鰭部是矽，及更換鰭部由例如具有範圍在0.1%至90%鍺濃度或更高達純鍺之應變SiGe合金等p-MOS通道材料實施。注意，假使SiGe合金以傳統方式沉積為後續被蝕刻成鰭部之平面層，則對於高達100nm的厚度，最高的應變鍺濃度將侷限於40%。此外，習知的技術未允許矽鰭部與SiGe鰭部以相同高度混合於相同晶圓上。參考本揭示，將清楚許多鰭部/更換鰭部材料及配置，以及申請專利的發明不限於任何特定材料及配置。在如此處所述般客製化鰭部時，考慮例如所需的電路效能、可取得的材料、製造能力、及特定應用細節等因素。在例如n型或p型極性、或例如操作頻率、電流密度、功率能力、增益、頻寬、等等任何電晶體效能因素之方面，作出此客製化。
在相同水平平面中多樣性的通道材料
考量本揭示時，將清楚許多替代實施例及變化。舉例而言，在所示的實施例中，一更換鰭部型的通道區與另一更換鰭部型的通道區在相同的水平平面上或是重疊。在另一範例實施例中，一更換鰭部型的通道區與另一更換鰭部型的通道區不在相同水平平面上、或是重疊。在一特定實例情形中，原始鰭部的通道區是矽，C型更換鰭部的通道區是SiGe，B型更換鰭部的通道區是砷化鎵，以及，D型更換鰭部的通道區是砷化銦。如同此處所使用般，在相同的水平平面中意指在第一更換鰭部型的通道區與第二更換鰭部型的通道區之間至少有某些重疊，以致於沿著單一軸取得的至少一共同平面切割經過第一及第二更換鰭部型各者的二通道區。但是，如同參考本揭示時將瞭解般，注意，此重疊並非必須。更一般而言，各更換鰭部型式獨立於其它更換鰭部型而實施，以及配置或未配置相對於其它更換鰭部型之存在的共同平面及/或材料成分。藉由此處提供的技術，能夠造成鰭部/更換鰭部的多樣性至同質性的完整範圍。
閘極及源極/汲極形成
根據某些範例實施例，在例如圖8、9a-c及10a-c中所示的各種範例實施例中分離通道區的形成之後，執行閘極介電質及閘極電極處理，以及添加源極和汲極接點。舉例而言，如同傳統執行般，執行此後置通道處理。促進完整製造電晶體為基礎的積體電路之其它典型的處理步驟將 清楚可知，例如，中間平坦化及清潔製程、矽化製程、接點及互連形成製程、以及沉積-掩罩-蝕刻製程。此外，假使需要時，某些實施例使用移除及更換製程以形成源極/汲極區(而非使用原狀鰭部或更換鰭部材料)。參考本揭示，將清楚許多後續的處理設計。
在某些範例實施例中，舉例而言，閘極介電質可為例如SiO2等任何適當的氧化物或高k閘極介電材料。舉例而言，高k閘極介電材料的實例包含例如氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮酸鹽。在某些實施例中，當使用高k材料時，對閘極介電層執行退火製程以增進其品質。一般而言，閘極介電質的厚度應是足夠電隔離閘極電極與源極和汲極接點。舉例而言，閘極電極材料是多晶矽、氮化矽、碳化矽、或金屬層(例如，鎢、氮化鈦、鉭、氮化鉭)，但是，也可以使用其它適合的閘極電極。接著，以掩罩遮蓋形成的閘極電極以在後續處理期間保護它。閘極介電質、閘極電極及任何選加掩罩材料一般稱為閘極堆疊或閘極結構。
一旦製造閘極堆疊時，處理源極/汲極區。舉例而言，此處理包含例如藉由蝕刻以曝露源極/汲極區或者以其它方式從鰭部或更換鰭部周圍移除額外的絕緣器材料，以致於藉由例如使用矽化製程而完成源極汲極接點的設置。典型的源極汲極接點材料包含例如鎢、鈦、銀、黃 金、鋁、及其合金。
如同先前所解釋般，若真有需要，某些實施例使用移除及更換製程以形成源極/汲極區(而非使用原狀鰭部或更換鰭部材料)。根據範例實施例，圖11a-11f顯示一此實例製程以提供具有雙層源極/汲極結構的電晶體結構。如同將瞭解般，為了簡化說明，僅顯示一鰭部/更換鰭部，但是，相同的概念可以等同地應用至具有如此處所述之任何數目的鰭部/更換鰭部的結構以及任何數目配置之結構。圖11a顯示形成在鰭部的三表面上的閘極電極以形成三閘極(即，三閘極裝置)。在鰭部/更換鰭部與閘極電極之間設置閘極介電材料，以及，在閘極電極的頂部上形成硬掩罩。圖11b顯示在絕緣材料沉積及後續蝕刻後，在所有垂直表面上留下絕緣體材料的塗層，以致在閘極電極及鰭部/更換鰭部的側壁上提供間隔器的結果結構。圖11c顯示以額外的蝕刻處理，從鰭部/更換鰭部之側壁去除過多的隔離/間隔器材料之後所得的結構，因而只留下與閘極電極側壁對立的間隔器。圖11d顯示凹陷蝕刻後的結果結構，凹陷蝕刻是移除基底的源極/汲極區中的鰭部/更換鰭部，藉以形成凹部以致於凹陷的鰭部/更換鰭部具有低於STI的頂表面。注意，其它實施例可以不凹陷(例如，源極/汲極區與STI層齊平或是高於STI層)。圖11e顯示在磊晶襯裡生長後的結果結構，在某些實施例中，磊晶襯裡是薄的、p型的及含有顯著的矽比例(例如，具有70原子%矽之SiGe或是矽)或是純鍺(例如，分開的鍺層、或是整 合於或包含於接著要說明的蓋的成份中的非可查覺的層)。圖11f顯示在磊晶源極/汲極蓋的生長後的結果結構，在某些實施例中，磊晶源極/汲極蓋是p型的、及如先前所述般，主要包括鍺但可包含其它適合的合金材料或小於20原子%的錫。如同將進一步瞭解般，注意，三閘極配置的替代是雙閘極架構，包含在鰭部/更換鰭部的頂部上的介電/隔離層。又注意，構成圖11e-f中所示的源極/汲極區之襯裡及蓋的範例形狀並非要將申請專利的發明限定於任何特定源極/汲極型式或形成製程，以及，在考量本揭示時，將清楚其它源極/汲極形狀(例如，可以實施圓形、方形或長方形源極/汲極區)。
如同將瞭解般，取決於使用的材料及所需的輪廓而使用任何合適的標準半導體製程，執行所示的方法，標準的半導體製程包含微影術、化學汽相沉積(CVD)、原子層沉積(ALD)、旋轉塗佈沉積(SOD)、物理汽相沉積(PVD)、濕及乾蝕刻(例如，各向等性及/或各向異性)。也可使用替代的沉積技術，舉例而言，熱生長各式各樣的材料層。如同在參考本揭示後將進一步瞭解般，可以使用任何數目的適當材料、層幾何、及形成製程以實施本發明的實施例，以致提供如此處所述的客製的鰭部為基礎的裝置或結構。
範例系統
圖12顯示根據本發明的實施例配置之一或更多積體電路結構實施的計算系統。如同所見，計算系統1000包 含主機板1002。主機板1002包含多個組件，這些組件包含但不限於處理器1004及至少一通訊晶片1006(在本實例中顯示為二個)，各組件實體地及電地耦合至主機板1002、或是以其它方式整合於其中。如同將瞭解般，主機板1002可為例如任何印刷電路板，無論是主板或是安裝在主板上的子板或是僅有系統1000的機板、等等。取決於其應用，計算系統1000包含未實體地及電地耦合至主機板1002之一或更多其它組件。這些其它組件包含但不限於依電性記憶體(例如，動態隨機存取記憶體(DRAM))、非依電性記憶體(例如，唯讀記憶體(ROM))、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速儀、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式碟片(DVD)、等等)。包含在計算系統1000中的任何組件包含配置有具有訂製通道的鰭部為基礎的電晶體裝置之一或更多積體電路結構。在某些實施例中，複數個功能整合於一或更多晶片(舉例而言，注意通訊晶片1006是處理器1004的一部份或是以其它方式整合於處理器1004中)。
通訊晶片1006能夠對計算系統1000進行資料往返傳輸的無線通訊。「無線」一詞及其衍生詞可以用以說明經由使用經過非固態媒介之被調變的電磁輻射來傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名 詞並非意指相關的裝置未含有任何接線，但是，在某些實施例中它們可能未含有任何接線。通訊晶片1006可以實施任何多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-Do、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及任何其它被指定為3G、4G、5G、及後續世代的無線協定。計算系統1000包含複數個通訊晶片1006。舉例而言，第一通訊晶片1006專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片1006專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其它較長程無線通訊。
計算系統1000的處理器1004包含封裝在處理器1004之內的積體電路晶粒。在本發明的某些實施例中，處理器1004的積體電路晶粒包含如此處所述的具有訂製通道之一或更多鰭部為基礎的電晶體。「處理器」一詞意指處理例如來自暫存器及/或記憶體的電子資料以將電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片1006也包含封裝在通訊晶片1006之內的積體電路晶粒。根據某些此類範例實施例，通訊晶片1006的積體電路晶粒包含如此處所述的具有訂製通道之一或更多鰭部為基礎的電晶體。如同參考本揭示後將瞭解般，需注意，多標準無線能力可以直接地整合於處理器1004中 (例如，其中任何晶片1006的功能整合於處理器1004中，而非具有分開的通訊晶片)。又需注意，處理器1004可為具有此無線能力的晶片組。簡而言之，可以使用任何數目的處理器1004及/或通訊晶片1006。類似地，任何一晶片或晶片組具有複數個功能整合於其中。
在各式各樣的實施中，計算系統1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在另外的實施中，系統1000可為處理資料的任何其它電子裝置或是使用如本文所述的鰭部為基礎的電晶體裝置(例如，在相同晶粒上具有配置有訂製的通道之p及n型裝置的CMOS裝置)。如同在參考本揭示後將瞭解，藉由允許在相同晶粒上使用具有訂製及多樣性通道配置(例如，Si、SiGe、Si/SiGe、III-V族、及/或其組合)之鰭部為基礎的電晶體，本發明的各式各樣的實施例可以用以增進在任何製程節點製造的產品之性能(例如，在微米範圍中、或是次微米及更低)。
將清楚許多實施例，以及，此處所述的特點可以結合在任何數目的配置中。本發明的一範例實施例提供形成鰭部為基礎的電晶體結構之方法。方法包含在基底上形成複數個鰭部，各鰭部從基底延伸。方法又包含在各鰭部的相對側上形成淺溝隔離，以及，使至少某些鰭部凹陷以提供 第一組凹部。方法又包含在第一組凹部中的各凹部中形成第一型替代鰭部，各第一型替代鰭部包含電晶體結構的通道。在某些情形中，使至少某些鰭部凹陷以提供第一組凹部包含掩罩第一組複數個鰭部以留下第一組未被掩罩的犠牲鰭部，以及，使該第一組未被掩罩的犠牲鰭部凹陷以提供第一組凹部。在某情形中，方法包含使各第一型替代鰭部平坦化，其中，該平坦化包含移除第一組鰭部上的掩罩材料。在一此情形中，方法又包含掩罩各第一型替代鰭部以留下第二組未被掩罩的犠牲鰭部、使第二組未被掩罩的犠牲鰭部凹陷以提供第二組凹部、以及在第二組凹部中的各凹部中形成第二型替代鰭部。在一此情形中，沿著單一軸取得的至少一共同平面切割經過至少一第一型替代鰭部及至少一第二型替代鰭部的各別通道。在另一此實例情形中，沒有切割經過第一及第二型替代鰭部的各別通道之沿著單一軸取得的共同平面。在另一此情形中，在極性、應變、及/或成分中至少之一上，第一型替代鰭部與第二型替代鰭部是不同地配置。舉例而言，在一此情形中，第一型替代鰭部配置成用於PMOS或NMOS中之一以及第二型替代鰭部配置成用於PMOS或NMOS中之另一。在另一此情形中，方法又包含平坦化各第二型替代鰭部，其中，該平坦化包含移除第一型替代鰭部上的掩罩材料。在某些情形中，使至少某些鰭部凹陷以提供第一組凹部包括使所有鰭部複數個地凹陷。在某些情形中，方法包含使基底上的淺溝隔離凹陷以曝露第一型替代鰭部的側壁、在第 一型替代鰭部上形成閘極、及形成與閘極相關聯的源極/汲極區。在某些情形中，複數個鰭部中餘留的鰭部不是替代的鰭部且為第二型，各餘留的第二型鰭部包括電晶體結構的通道。在一此情形中，方法又包含使基底上的淺溝隔離凹陷以曝露第一型替代鰭部的側壁及餘留的第二型鰭部、在第一型替代鰭部及餘留的第二型鰭部上形成閘極結構、以及形成與閘極結構相關聯的源極/汲極區。許多變化將是清楚的。舉例而言，另一實施例提供由本段中多樣地定義的方法所形成的積體電路。
本發明的另一實施例提供電晶體裝置。裝置包含在基底上第一複數個第一型替代鰭部，第一複數個的各替代鰭部從基底延伸以及包括通道區。裝置又包含在基底上的第二複數個其它鰭部，第二複數個的各鰭部從基底延伸以及包括通道區。在某些情形中，第二複數個的其它鰭部也是第一型的替代鰭部。在某些情形中，第二複數個的其它鰭部是第二型，以及，在極性、應變、及/或成分中至少之一上，第一型替代鰭部的通道區與第二型其它鰭部的通道區不同地配置。在一此情形中，第二型其它鰭部也是替代鰭部。在另一此情形中，第二型其它鰭部不是替代的鰭部。在某些情形中，裝置包含在第一及第二複數個鰭部的各鰭部之相對側上的淺溝隔離。在某些情形中，沿著單一軸取得的至少一共同平面切割經過至少一第一型替代鰭部及其它鰭部中的至少之一的各別通道區。在其它情形中，沒有切割經過任一第一型替代鰭部及任一其它鰭部二者的 各別通道區之沿著單一軸取得的共同平面。在某些情形中，第一型替代鰭部的通道區配置成用於PMOS或NMOS中之一，以及，其它的鰭部的通道區配置成用於PMOS或NMOS中的另一者。在某些情形中，裝置又包含閘極堆疊以及源極/汲極區。另一實施例提供包含如此段中多樣地說明的裝置之積體電路。另一實施例提供包括積體電路的系統。
本發明的另一實施例提供電晶體裝置。在本實例情形中，裝置包含在基底上的第一複數個第一型替代鰭部，第一複數個的各替代鰭部從基底延伸以及包括通道區。裝置又包含在基底上的第二複數個其它鰭部，第二複數個的各鰭部從基底延伸以及包括通道區。裝置又包含在第一及第二複數個鰭部的各鰭部之相對側上的淺溝隔離。裝置又包含在第一及第二複數個鰭部的多通道區表面上的閘極堆疊，延伸在淺溝隔離上方以提供每一鰭部多閘極、以及對應於至少一閘極的源極/汲極區。沿著單一軸取得的至少一共同平面切割經過至少一第一型替代鰭部及其它鰭部中的至少之一的各別通道區。在某些實例情形中，第二複數個的其它鰭部是第二型，以及，在極性、應變、及/或成分中至少之一上，第一型替代鰭部的通道區與第二型其它鰭部的通道區不同地配置。在某些其它實例情形中，其它鰭部在成分上也是與第一型替代鰭部不同的替代鰭部。在一特定的此實例情形中，第一型替代鰭部的通道區配置成用於PMOS或NMOS中之一，以及，其它的鰭部的通道 區配置成用於PMOS或NMOS中的另一者。
為了顯示及說明而呈現本發明的範例實施例之上述說明。其並非是詳盡無遺的或是將發明限於揭示的精準形式。參考本揭示，能夠有很多修改及變異。舉例而言，雖然主要在形成例如FET等電晶體的脈絡中說明技術，但是，也可以製造其它裝置，例如二極體、可變電容器、動態電阻器等。本發明的範圍非受限於詳細說明、而是後述的申請專利範圍。

Claims (25)

  1. 一種鰭部為基礎的電晶體結構之形成方法，該方法包括：在基底上形成複數個鰭部，各鰭部從該基底延伸；在各鰭部的相對側上形成淺溝隔離；使該複數個等鰭部中的至少某些鰭部凹陷以提供第一組凹部；以及在該第一組凹部中的各凹部中形成第一型替代鰭部，各該第一型替代鰭部包括該電晶體結構的通道。
  2. 如申請專利範圍第1項之方法，其中，使該至少某些鰭部凹陷以提供第一組凹部包括：掩罩第一組該複數個鰭部以留下第一組未被掩罩的犠牲鰭部，以及使該第一組未被掩罩的犠牲鰭部凹陷以提供該第一組凹部。
  3. 如申請專利範圍第2項之方法，又包括：使各該第一型替代鰭部平坦化，其中，該平坦化包含移除該第一組鰭部上的掩罩材料。
  4. 如申請專利範圍第3項之方法，又包括：掩罩各該第一型替代鰭部以留下第二組未被掩罩的犠牲鰭部；使該第二組未被掩罩的犠牲鰭部凹陷以提供第二組凹部；以及在該第二組凹部中的各凹部中形成第二型替代鰭部。
  5. 如申請專利範圍第4項之方法，其中，沿著單一軸取得的至少一共同平面切割經過至少一該第一型替代鰭部及至少一該第二型替代鰭部的各別通道。
  6. 如申請專利範圍第4項之方法，其中，沒有切割經過該第一型替代鰭部及該第二型替代鰭部的各別通道之沿著單一軸取得的共同平面。
  7. 如申請專利範圍第4項之方法，其中，在極性、應變、及/或成分中至少之一上，該第一型替代鰭部與該第二型替代鰭部是不同地配置。
  8. 如申請專利範圍第7項之方法，其中，該第一型替代鰭部配置成用於PMOS或NMOS中之一以及該第二型替代鰭部配置成用於PMOS或NMOS中之另一。
  9. 如申請專利範圍第4項之方法，又包括：平坦化各該第二型替代鰭部，其中，該平坦化包含移除該第一型替代鰭部上的掩罩材料。
  10. 如申請專利範圍第1項之方法，其中，使至少某些鰭部凹陷以提供第一組凹部包括使所有該複數個鰭部凹陷。
  11. 如申請專利範圍第1項之方法，又包括：使該基底上的淺溝隔離凹陷以曝露該第一型替代鰭部的側壁；在該第一型替代鰭部上形成閘極；以及形成與該閘極相關聯的源極/汲極區。
  12. 如申請專利範圍第1項之方法，其中： 該複數個鰭部中餘留的鰭部不是替代的鰭部且是第二型，各該餘留的第二型鰭部包括該電晶體結構的通道。
  13. 如申請專利範圍第12項之方法，又包括：使該基底上的淺溝隔離凹陷以曝露該第一型替代鰭部的側壁及該餘留的第二型鰭部；以及在該第一型替代鰭部及該餘留的第二型鰭部上形成閘極結構；以及形成與該閘極結構相關聯的源極/汲極區。
  14. 一種積體電路，由如申請專利範圍第1至13項中任一項之方法形成。
  15. 一種電晶體裝置，包括：在基底上的第一複數個第一型替代鰭部，各該第一複數個替代鰭部從該基底延伸以及包括通道區；以及在該基底上的第二複數個其它鰭部，各該第二複數個的鰭部從該基底延伸以及包括通道區。
  16. 如申請專利範圍第15項之裝置，其中，各該第二複數個其它鰭部也是該第一型的替代鰭部。
  17. 如申請專利範圍第15項之裝置，其中，該第二複數個其它鰭部是第二型，以及，在極性、應變、及/或成分中至少之一上，該第一型替代鰭部的通道區與該第二型其它鰭部的通道區不同地配置。
  18. 如申請專利範圍第17項之裝置，其中，該第二型其它鰭部不是替代鰭部。
  19. 如申請專利範圍第15項之裝置，又包括： 在該第一複數個鰭部及該第二複數個鰭部的各鰭部之相對側上的淺溝隔離；在該第一複數個鰭部及該第二複數個鰭部的多通道區表面上的閘極堆疊，延伸在該淺溝隔離上方，以提供每一鰭部多閘極；以及對應於至少一該閘極的源極/汲極區。
  20. 如申請專利範圍第15、17、或19項中之裝置，其中沿著單一軸取得的至少一共同平面切割經過至少一第一型替代鰭部及其它鰭部中的至少之一的各別通道區。
  21. 如申請專利範圍第15、17、或19項中之裝置，其中，沒有切割經過該第一型替代鰭部的任一鰭部及該其它鰭部中的任一鰭部二者的各別通道區之沿著單一軸取得的共同平面。
  22. 如申請專利範圍第15、17、或19項中之裝置，其中，該第一型替代鰭部的通道區配置成用於PMOS或NMOS中之一以及該其它鰭部的通道區配置成用於PMOS或NMOS中之另一。
  23. 如申請專利範圍第15、17、或19項中之裝置，其中，該其它鰭部也是成分上不同於該第一型替代鰭部的替代鰭部。
  24. 一種積體電路，包括如申請專利範圍第15至19項中任一項之裝置。
  25. 一種系統，包括如申請專利範圍第24項之積體電路。
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